JP5479799B2 - 半導体装置 - Google Patents
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Description
Vgs=Vf_D11−Vbe, ・・・(1)
と表すことができるから、PMOSトランジスタP1を動作させるためには、下記の条件が成立する必要がある:
Vf_D11−Vbe>Vt_P1. ・・・(2)
ここで、Vf_D11、Vbeは、いずれも、PN接合の順方向バイアス電圧であるから、ともに0.6V程度になる。即ち、動作条件によっては、式(2)の条件が成立しなくなり、サイリスタ107が放電動作を行わないという事態が発生しうる。仮に寄生ダイオードD11に大きな電流が流れて、式(2)の条件を満足したとしても、PMOSトランジスタP1のソース−ゲート電圧Vgsと閾値電圧Vt_P1の差が小さくなり、PMOSトランジスタP1を流れる電流、即ちトリガ電流が小さくなる場合がある。サイリスタ107に供給されるトリガ電流が小さくなると、サイリスタ107が動作せずに破壊されたり、また、内部回路108に電圧ストレスが印加されて破壊されたりする恐れがある。
図4は、本発明の第1の実施形態の半導体装置の構成、特に、当該半導体装置に集積化された静電保護回路の構成を示す回路図である。本実施形態では、半導体装置が、VDDパッド1と、信号パッド2と、VSSパッド3と、電源線4と、信号線5と、接地線6と、サイリスタ7と、トリガ回路8とを備えている。VDDパッド1、VSSパッド3は、それぞれ、電源線4、接地線6に接続されており、信号パッド2は、信号線5に接続されている。信号線5は、信号を伝送する線であり、信号パッド2は、その信号を入力及び/又は出力する為の外部接続パッドである。信号線5には、内部回路が接続される。図4には、その内部回路の出力回路9のPMOSトランジスタP10が図示されている。PMOSトランジスタP10は、ゲートに供給された信号に応答して信号線5をプルアップするプルアップトランジスタであり、ドレインが信号線5に、ソース及びバックゲートが電源線4に接続されている。
信号パッド2にESDサージが印加されると信号線5の電位が電源線4の電位よりも高くなり、PMOSトランジスタP1のソース電位がゲート電位よりも高くなる。これにより、PMOSトランジスタP1が動作を開始して、PMOSトランジスタP1に電流I1が流れる。ただし、PMOSトランジスタP10の寄生ダイオードD1を介して電源容量Cxが速やかに充電される為、PMOSトランジスタP1の電流I1は余り大きくならない。電流I1は、サイリスタ7のトリガ電流としては不充分である。
Vgs_N1=I1・R1, ・・・(3)
となる。
図5は、本発明の第2の実施形態における半導体装置の構成を示す回路図である。本実施形態では、第1の実施形態と異なる構成のトリガ回路8Aが使用される。詳細には、第2の実施形態では、トリガ回路8Aに、NMOSトランジスタN2と抵抗素子R2が追加される。NMOSトランジスタN2は、そのドレインがノードT2に接続されており、ゲートがノードT1に接続されており、ソースが接地線6に接続されている。抵抗素子R2は、ノードT2と電源線4の間に接続されている。NMOSトランジスタN2は、ノードT1の電位に応答してノードT2から接地線6に電流が流れる経路を提供するスイッチ素子として機能する。
Vgs_P1=Vf_D11−Vbe+I2・R2, ・・・(4)
となる。したがって、電流I2が流れると、
Vgs_P1=Vf_D11−Vbe+I2・R2>Vt_P1, ・・・(5)
が成立しやすくなる。ここで、Vt_P1とは、PMOSトランジスタP1の閾値電圧である。このように、電流I2が流れることによってPMOSトランジスタP1のソース−ゲート間電圧Vgsと閾値電圧Vt_P1の差が大きくなり、PMOSトランジスタP1を流れる電流I1を増大させることができる。この効果により、NMOSトランジスタN1のソース−ゲート間電圧Vgs_N1が更に増大され、より多くのトリガ電流Itriggerを供給することができる。これは、サイリスタ7の低電圧・高速動作を可能にする。
(2)NMOSトランジスタN2を流れる電流I2
(3)トリガ電流Itrigger(NMOSトランジスタN1を流れる電流)
の波形を示している。
2:信号パッド
3:VSSパッド
4:電源線
5:信号線
6:接地線
7:サイリスタ
7A:PNPトランジスタ
8、8A:トリガ回路
9:出力回路
101:VDDパッド
102:信号パッド
103:VSSパッド
104:電源線
105:信号線
106:接地線
107:サイリスタ
P1、P10、P11:PMOSトランジスタ
N1、N2:NMOSトランジスタ
D1:ダイオード
D11:寄生ダイオード
D12:静電保護ダイオード
Claims (7)
- 電源線と、
接地線と、
信号を伝送する信号線と、
前記信号線に接続された信号パッドと、
前記信号線と前記接地線との間に設けられた保護素子と、
前記保護素子にトリガ電流を流すためのトリガ回路
とを具備し、
前記トリガ回路は、
ゲート及びバックゲートが前記電源線に接続され、ソースが前記保護素子に接続されたPMOSトランジスタと、
前記PMOSトランジスタを流れる第1電流に応答して前記第1電流が増幅された第2電流を生成する増幅回路部
とを備え、
前記増幅回路部が、
前記PMOSトランジスタのドレインに接続された第1ノードと前記接地線との間に接続された第1抵抗素子と、
ドレインが前記保護素子に接続され、ソースが前記接地線に接続され、ゲートが前記第1ノードに接続された第1NMOSトランジスタと、
前記PMOSトランジスタのゲートに接続された第2ノードと前記電源線との間に接続された第2抵抗素子と、
前記第1ノードの電位に応答して前記第2ノードと前記接地線の間に電流経路を提供するスイッチ素子
とを備えており、
前記トリガ電流が、前記第2電流を含んでいる
半導体装置。 - 請求項1に記載の半導体装置であって、
前記スイッチ素子が、ドレインが前記第2ノードに接続され、ゲートが前記第1ノードに接続され、ソースが前記接地線に接続された第2NMOSトランジスタを備えている
半導体装置。 - 請求項1又は2に記載の半導体装置であって、
前記信号線と前記電源線との間に寄生ダイオード又はダイオード素子が接続されている
半導体装置。 - 請求項1乃至3のいずれかに記載の半導体装置であって、
前記保護素子がサイリスタである
半導体装置。 - 請求項1乃至4のいずれかに記載の半導体装置であって、
前記第1電流の生成において前記PMOSトランジスタが寄生バイポーラ動作を行わない
半導体装置。 - 請求項1又は2に記載の半導体装置であって、
前記第2電流の生成において前記第1NMOSトランジスタが寄生バイポーラ動作を行わない
半導体装置。 - 請求項2に記載の半導体装置であって、
前記電流経路を提供する動作において前記第2NMOSトランジスタが寄生バイポーラ動作を行わない
半導体装置。
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