TW202420560A - 靜電放電保護元件 - Google Patents

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鄭鎭雨
周永 宋
李美珍
全燦熙
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南韓商三星電子股份有限公司
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Abstract

一種靜電放電保護元件包括：矽控整流器，包括陽極及陰極；至少一個第一電晶體，連接於矽控整流器的陽極與閘極之間；以及第二電晶體，包括與所述陰極或所述陽極之中的一者連接的源極以及與所述至少一個第一電晶體的本體連接的汲極。

Description

靜電放電保護元件
[相關申請案的交叉參考]
本申請案是基於在2022年10月28日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0141613號以及在2023年1月2日在韓國智慧財產局提出申請的韓國專利申請案第10-2023-0000365號且主張優先於該些韓國專利申請案，該些韓國專利申請案的揭露內容全文併入本案供參考。
本揭露是有關於一種靜電放電保護元件，且具體而言是有關於一種使用矽控整流器進行靜電放電（electrostatic discharge，ESD）保護的元件。
靜電放電（ESD）可能會導致積體電路發生故障，或者甚至對積體電路造成損壞。因此，積體電路可包括用於靜電放電保護的組件，所述組件可保護內部電路免受自積體電路外部產生的靜電放電影響。由於半導體製程的發展，積體電路中所包括的部件的大小可減小，積體電路中所包括的部件的操作電壓可減小以降低功耗，且被輸入至積體電路及自積體電路輸出的訊號的頻率可增大以達成高效能。因此，用於靜電放電保護的組件亦需要具有改善的效能。
提供一種使用矽控整流器來改善提供靜電放電保護方面的效能的元件。
在以下說明中將部分地對附加態樣進行陳述，且該些附加態樣根據本說明將部分地顯而易見，或者可藉由實踐所呈現的實施例而得知。
根據本揭露的一個態樣，一種元件包括：矽控整流器；至少一個第一電晶體，連接於所述矽控整流器的陽極與所述矽控整流器的閘極之間；以及第二電晶體，其中所述第二電晶體的源極連接至所述矽控整流器的所述陽極及陰極之中的一者，且其中所述第二電晶體的汲極連接至所述至少一個第一電晶體的本體。
根據本揭露的一個態樣，一種元件包括：矽控整流器，包括PNP雙極電晶體及NPN雙極電晶體，其中所述NPN雙極電晶體的基極連接至所述PNP雙極電晶體的集極，且其中所述NPN雙極電晶體的集極連接至所述PNP雙極電晶體的基極；第一電阻器，連接於所述矽控整流器的閘極與所述矽控整流器的陰極之間；至少一個第一電晶體，連接於所述PNP雙極電晶體的所述基極與所述陰極之間；以及第二電晶體，其中所述第二電晶體的源極連接至所述矽控整流器的所述陰極及陽極之中的一者，且其中所述第二電晶體的汲極連接至所述至少一個第一電晶體的本體。
根據本揭露的一個態樣，一種元件包括：矽控整流器，包括PNP雙極電晶體及NPN雙極電晶體，其中所述NPN雙極電晶體的基極連接至所述PNP雙極電晶體的集極，且其中所述NPN雙極電晶體的集極連接至所述PNP雙極電晶體的基極；第一電晶體，連接至所述PNP雙極電晶體的所述基極或所述NPN雙極電晶體的所述基極；以及第二電晶體，其中所述第二電晶體的汲極連接至所述第一電晶體的本體，其中所述第一電晶體被第一p井上的第一p+區環繞，且其中所述第二電晶體的所述汲極連接至所述第一p+區。
在下文中將參照附圖如下般闡述本揭露的實施例。
作為所述領域中的傳統，根據功能區塊、單元及/或模組來闡述各實施例且在圖式中示出各實施例。熟習此項技術者將理解，該些區塊、單元及/或模組由電子（或光學）電路（例如邏輯電路、離散的組件、微處理器、硬連線電路、記憶體部件、配線連接件及類似電路）在實體上實施，所述電子（或光學）電路可使用基於半導體的製作技術或其他製造技術形成。在區塊、單元及/或模組由微處理器或相似元件實施的情形中，可使用軟體（例如，微碼）來將所述區塊、單元及/或模組程式化，以執行本文中所論述的各種功能，且可視需要由韌體及/或軟體驅動所述區塊、單元及/或模組。作為另外一種選擇，每一區塊、單元及/或模組可由專用硬體實施，或者作為用於執行一些功能的專用硬體與用於執行其他功能的處理器（例如，一或多個程式化微處理器及相關聯的電路系統）的組合來實施。另外，可在不背離本揭露的範疇的條件下將實施例的每一區塊、單元及/或模組在實體上分成二或更多個交互作用且離散的區塊、單元及/或模組。此外，可在不背離本揭露的範疇的條件下將實施例的區塊、單元及/或模組在實體上組合成更複雜的區塊、單元及/或模組。
當本文中所使用的例如「...中的至少一者」等表達出現於一系列部件之後時，是修飾整個系列的部件而非修飾所述一系列中的各別部件。舉例而言，「a、b及c中的至少一者」此一表達應被理解為僅包括a、僅包括b、僅包括c、包括a及b二者、包括a及c二者、包括b及c二者、或包括a、b及c的全部
圖1是根據實例性實施例的元件的方塊圖。在一些實施例中，元件（例如，靜電放電保護元件）10可包括藉由半導體製程製造的積體電路。舉例而言，元件10可為晶片或晶粒，或者可為包括至少一個晶片或晶粒的半導體封裝。如圖1中所示，元件10可包括輸入/輸出（input/output，IO）墊11、第一IO箝位器（IO clamp）12、第二IO箝位器13、電阻器R、緩衝器14、內部電路15及電源箝位器16。
IO墊11可暴露於元件10的外部，且經由IO墊11接收的訊號可經由電阻器R及緩衝器14被提供至內部電路15。如圖1中所示，IO墊11可連接至第一IO箝位器12及第二IO箝位器13。在本文中，當稱二或更多個組件連接於一起時，此可意指所述二或更多個組件電性連接於一起。舉例而言，當稱兩個組件由電阻器連接於一起時，所述兩個組件可電性連接至彼此。
當在IO墊11中發生靜電放電時，第一IO箝位器12可在IO墊11與正電源電壓VDD節點之間形成低阻抗放電路徑。相似地，當在IO墊11中發生靜電放電時，第二IO箝位器13可在IO墊11與負電源電壓VSS節點之間形成低阻抗放電路徑。另外，當在正電源電壓VDD節點與負電源電壓VSS節點之間發生靜電放電時，電源箝位器16可在正電源電壓VDD節點與負電源電壓節點VSS之間形成低阻抗放電路徑。因此，第一IO箝位器12、第二IO箝位器13及電源箝位器16可保護內部電路15免受靜電放電影響。
由於半導體製程的發展，內部電路15中所包括的部件的大小可減小，且接面深度及閘極氧化物的厚度亦可減小。另外，為了達成低功耗及高操作速度，可減小內部電路15的操作電壓的電壓差（例如，正電源電壓VDD與負電源電壓VSS之間的電壓差）且可增大經由IO墊11輸入及輸出的訊號的頻率。因此，第一IO箝位器12、第二IO箝位器13及電源箝位器16可能需要滿足較高的操作參數，例如高電流驅動能力、低操作起動電壓、低洩漏電流、低電容及類似操作參數。
如圖1中所示，第一IO箝位器12、第二IO箝位器13及電源箝位器16可各自包括矽控整流器SCR及觸發電路TRIG。矽控整流器SCR可具有基於雙重注入（double injection）的高電流密度且可提供每單位面積的高靜電放電效能、減小的面積及減小的電容。然而，如以下參照圖3所闡述，作為突返部件（snapback element）的矽控整流器SCR可由於井之間的高崩潰電壓而具有高操作起動電壓，且在僅使用矽控整流器SCR來防止靜電放電時，具有低電壓的內部電路15可能會被損壞。
如以下所闡述，當發生靜電放電時，觸發電路TRIG可產生觸發電流，且觸發電流可使得矽控整流器SCR能夠形成低阻抗路徑。另外，觸發電路TRIG可在低電壓下產生觸發電流且亦可具有低洩漏電流。因此，可安全地保護具有低操作電壓的內部電路15的部件免受靜電放電影響、可防止元件10發生故障且可降低功耗。
圖2是根據實例性實施例的矽控整流器20的剖視圖，且圖3是示出根據示例性實施例的矽控整流器20的特性的曲線圖。舉例而言，圖2所示剖視圖示出矽控整流器20的沿著包括X軸及Z軸的平面切割的橫截面以及矽控整流器20的等效電路二者，且圖3所示曲線圖示出矽控整流器20的突返曲線。
在本文中，X軸方向可被稱為第一水平方向，Y軸方向可被稱為第二水平方向，且Z軸方向可被稱為垂直方向。包括X軸及Y軸的平面可被稱為水平平面，相對於第二組件而相對地設置於+Z方向上的第一組件可被稱為位於第二組件上方，且相對於第二組件而相對地設置於-Z方向上的第一組件可被稱為位於第二組件之下或第二組件下方。另外，組件的面積可指組件在與水平平面平行的平面上佔據的大小，且組件的寬度可指在與組件延伸的方向垂直的方向上的長度。在+Z方向上暴露出的表面可被稱為頂表面，在-Z方向上暴露出的表面可被稱為底表面，且在±X方向或±Y方向上暴露出的表面可被稱為側表面。包含導電材料的圖案可被稱為導電圖案且亦可被稱為圖案。
參照圖2，矽控整流器20可包括PNP雙極電晶體Qp及NPN雙極電晶體Qn，且PNP雙極電晶體Qp的基極（base）及集極（collector）與NPN雙極電晶體Qn的基極及集極可交叉耦合。PNP雙極電晶體Qp的射極（emitter）可被稱為矽控整流器20的陽極，連接至彼此的PNP雙極電晶體Qp的集極與NPN雙極電晶體Qn的基極二者可被稱為矽控整流器20的閘極，且NPN雙極電晶體Qn的射極可被稱為矽控整流器20的陰極。
矽控整流器20可包括連接於陽極與PNP雙極電晶體Qp的基極（或NPN雙極電晶體Qn的集極）之間的電阻器Ra。另外，矽控整流器20可包括連接於陰極與NPN雙極電晶體Qn的基極（或PNP雙極電晶體Qp的集極）之間的電阻器Rp。如以下所闡述，在一些實施例中，在矽控整流器20中可省略電阻器Ra及/或電阻器Rp。
如圖2中所示，矽控整流器20可由井與設置於井中的摻雜區組成。舉例而言，n井NW及p井PW可設置於P型基板（例如，P基板）SUB中。在實施例中，n井可指n型井，且p井可指p型井。在n井NW中可設置有第一n+區n1及第一p+區p1。在p井PW中可設置有第二p+區p2、第二n+區n2及第三p+區p3。在本文中，n+區可具有n型摻雜劑的濃度，所述濃度高於n井的濃度，且p+區可具有p型摻雜劑的濃度，所述濃度高於p井的濃度。另外，深n井可具有n型摻雜劑的濃度，其中所述濃度相似於n井NW的濃度或者低於n井NW及n+區的濃度。在第一n+區n1上可設置有第一接觸件C1，且在第一p+區p1上可設置有第二接觸件C2。第一接觸件C1與第二接觸件C2可經由第一圖案M11連接至彼此。在第二p+區p2上可設置有第三接觸件C3，且第三接觸件C3可連接至第二圖案M12。在第二n+區n2上可設置有第四接觸件C4，且在第三p+區p3上可設置有第五接觸件C5。第四接觸件C4與第五接觸件C5可經由第三圖案M13連接至彼此。因此，PNP雙極電晶體Qp可包括第一p+區p1（可對應於射極）、n井NW（可對應於基極）及p井PW（可對應於集極）。此外，NPN雙極電晶體Qn可包括第二n+區n2（可對應於射極）、p井PW（可對應於基極）及n井NW（可對應於集極）。在實例中，電阻器Ra及Rp可包括井電阻器（例如，n井NW中所包括的電阻器或者p井PW中所包括的電阻器）。舉例而言，電阻器Ra可包括n井NW中所包括的電阻器，且電阻器Rp可包括p井PW中所包括的電阻器。在一些實施例中，可省略第一n+區n1及/或第三p+區p3，且因此可省略電阻器Ra及/或電阻器Rp。在一些實施例中，在接觸件與圖案之間可設置有通孔。
參照圖3，矽控整流器20可具有與突返曲線對應的特性。舉例而言，隨著陽極與陰極之間的電壓增大，在第一點31處，n井NW與p井PW之間可能會發生崩潰。在第二點32處，PNP雙極電晶體Qp及NPN雙極電晶體Qn可各自基於已達到觸發電壓Vt的電壓而接通，且因此電壓可減小且電流可增大。在第三點33處，電壓可達到雙極保持電壓Vh，且靜電放電電流可以鎖存模式流動。
觸發電壓Vt可由於n井NW與p井PW之間的高崩潰電壓（例如，第一點31的電壓）而達到例如18伏特至20伏特，且可能不適合保護具有低操作電壓（例如3伏特及1.5伏特）的內部電路的部件。另外，雙極保持電壓Vh可相依於正向電壓降，且若雙極保持電壓Vh小於操作電壓與內部電路的餘量之和，則在發生靜電放電之後，PNP雙極電晶體Qp及NPN雙極電晶體Qn可不被關斷，且可能會導致訊號畸變及元件10的劣化及/或損壞。在下文中，如以下所闡述，觸發電路TRIG可在增大矽控整流器20中的雙極保持電壓Vh的同時降低觸發電壓Vt。
圖4A及圖4B是示出根據示例性實施例的元件的實例的電路圖。舉例而言，圖4A及圖4B所示電路圖分別示出元件40a及40b，當在第一節點N1或第二節點N2中發生靜電放電時，元件40a及40b可藉由在第一節點N1與第二節點N2之間形成電流路徑來提供靜電放電保護。在下文中，可不再對關於圖4A及圖4B的實質上彼此相同的態樣予以贅述。
參照圖4A，元件40a可包括矽控整流器41a、觸發電路42a及電阻器Ra。在一些實施例中，電阻器Ra可包括參照圖2闡述的井電阻器。矽控整流器41a可包括PNP雙極電晶體Qp及NPN雙極電晶體Qn、可包括連接至第一節點N1的陽極且可包括連接至第二節點N2的陰極。觸發電路42a可包括可作為n通道場效電晶體（n-channel field effect transistor，NFET）的第一電晶體M1及第二電晶體M2。第一電晶體M1可包括連接至第一節點N1的汲極、與矽控整流器41a的閘極連接的源極、以及連接至第二節點N2的閘極，第一節點N1可為矽控整流器41a的陽極，第二節點N2可為矽控整流器41a的陰極。第二電晶體M2可包括與第一電晶體M1的本體連接的汲極以及與矽控整流器41a的陰極連接的源極及閘極。
與第一電晶體M1的本體連接的第二電晶體M2可限制第一電晶體M1的本體電流，且因此可由於第一電晶體M1而降低用於產生觸發電流的電壓，且可藉由汲極-本體反向結合（drain-body reverse bond）而阻斷經由基板的洩漏電流。舉例而言，當在第一節點N1與第二節點N2之間發生靜電放電時，與矽控整流器41a的寄生二極體連接的第一電晶體M1可首先進行操作。經由第一電晶體M1的p型本體形成的電洞電流（hole current）可由於第二電晶體M2的反向結合（例如，高電阻）而流動至第一電晶體M1的源極中，且因此可達成低觸發電壓Vt。可經由第一電晶體M1的源極將第一電晶體M1所產生的電流提供至NPN雙極電晶體Qn的基極，且因此可形成自第一節點N1經由PNP雙極電晶體Qp及NPN雙極電晶體Qn到達第二節點N2的具有低阻抗的電流路徑（或放電路徑）。另外，可打開井結合路徑，所述井結合路徑可指矽控整流器41a的洩漏電流路徑，且自汲極至本體的電流可被第二電晶體M2的反向操作阻斷。
參照圖4B，元件40b可包括矽控整流器41b、觸發電路42b及電阻器Ra。相較於圖4A所示元件40a，第二電晶體M2可為圖4B所示元件40b中的p通道場效電晶體（p-channel field effect transistor，PFET）。第二電晶體M2可包括與第一電晶體M1的本體連接的汲極以及與矽控整流器41b的陽極連接的源極及閘極。如參照圖4A所闡述，第二電晶體M2可限制第一電晶體M1的本體電流，且因此觸發電壓Vt可降低且經由基板的洩漏電流可被汲極-本體反向結合阻斷。
在本文中，場效電晶體（FET）可指一種使用電場來對電流流動進行控制的電晶體。舉例而言，FET可包括平面FET、鰭FET、閘極全環繞FET（gate-all around FET，GAAFET）、多橋通道FET（multi-bridge channel FET，MBCFET）、垂直FET（vertical FET，VFET）、叉狀FET（ForkFET）、互補FET（complementary FET，CFET）、負電容FET（negative capacitance FET，NCFET）、碳奈米管FET（carbon nanotube FET，CNTFET）及類似FET。
圖5是示出根據實例性實施例的元件的特性的曲線圖。舉例而言，圖5所示曲線圖示出與圖2所示矽控整流器20對應的第一突返曲線51以及與圖4A所示元件40a對應的第二突返曲線52。另外，圖5所示曲線圖示出圖2所示矽控整流器20的第一洩漏電流I1及圖4A所示元件40a的第二洩漏電流I2。
參照圖5，第二突返曲線52可具有較第一突返曲線51的第一觸發電壓Vt1小的第二觸發電壓Vt2。另外，圖4A所示元件40a可具有較圖2所示矽控整流器20的第一洩漏電流I1小的第二洩漏電流I2。
圖6A及圖6B是示出根據示例性實施例的元件佈局的實例的圖。舉例而言，圖6A示出與圖4A所示元件40a對應的佈局60a的平面圖及剖視圖，且圖6B示出與圖4B所示元件40b對應的佈局60b的平面圖及剖視圖。為便於在圖6A及圖6B中進行例示，可省略用於將p+區、n+區及閘極彼此連接的接觸件及圖案。圖4A所示元件40a及圖4B所示元件40b並不分別受限於圖6A所示佈局60a及圖6B所示佈局60b，且在實施例中，圖4A所示元件40a與圖4B所示元件40b可具有不同的佈局。在下文中，將參照圖4A闡述圖6A，且將參照圖4B闡述圖6B。
參照圖6A，在基板SUB中可設置有第一p井PW1、第一n井NW1及深n井DNW。另外，在深n井DNW中可設置有第二p井PW2及第三p井PW3。第一p+區p1可在基板SUB上環繞矽控整流器41a及深n井DNW中的每一者且可連接至第二節點N2，第二節點N2可為矽控整流器41a的陰極。第二p+區p2、第一n+區n1、第三p+區p3、第一p井PW1及第一n井NW1可包括於矽控整流器41a中。第二p+區p2可連接至第五n+區n5，第五n+區n5可為第一電晶體M1的源極。第二n+區n2可對應於第一n井NW1的電阻器且可連接至第一節點N1，所述電阻器可為電阻器Ra的端部，第一節點N1可為矽控整流器41a的陽極。
第三n+區n3可在深n井DNW上環繞第二p井PW2及第三p井PW3中的每一者且可連接至第一節點N1。第四p+區p4可在第二p井PW2上環繞第一電晶體M1且可連接至第六n+區n6，第六n+區n6可為第二電晶體M2的汲極。第四n+區n4、第五n+區n5及對應的閘極可包括於第一電晶體M1中。第五p+區p5可在第三p井PW3上環繞第二電晶體M2且可連接至第二節點N2。第六n+區n6、第七n+區n7及對應的閘極可包括於第二電晶體M2中。
參照圖6B，在基板SUB中可設置有第一p井PW1、第一n井NW1、深n井DNW及第二n井NW2。另外，在深n井DNW中可設置有第二p井PW2。第一p+區p1可在基板SUB上環繞矽控整流器41b、深n井DNW及第二n井NW2中的每一者且可連接至第二節點N2，第二節點N2可為矽控整流器41b的陰極。第二p+區p2、第一n+區n1、第三p+區p3、第一p井PW1及第一n井NW1可包括於矽控整流器41b中。第二p+區p2可連接至第五n+區n5，第五n+區n5可為第一電晶體M1的源極。第二n+區n2可對應於第一n井NW1的電阻器且可連接至第一節點N1，所述電阻器可為電阻器Ra的端部，第一節點N1可為矽控整流器41b的陽極。
第三n+區n3可在深n井DNW上環繞第二p井PW2且可連接至第一節點N1。第四p+區p4可在第二p井PW2上環繞第一電晶體M1且可連接至第六p+區p6，第六p+區p6可為第二電晶體M2的汲極。第四n+區n4、第五n+區n5及對應的閘極可包括於第一電晶體M1中。第六n+區n6可在第二n井NW2上環繞第二電晶體M2且可連接至第一節點N1。第五p+區p5、第六p+區p6及對應的閘極可包括於第二電晶體M2中。
圖7A及圖7B是示出根據示例性實施例的元件的實例的電路圖。舉例而言，圖7A及圖7B所示電路圖分別示出元件70a及70b，當在第一節點N1或第二節點N2中發生靜電放電時，元件70a及70b可藉由在第一節點N1與第二節點N2之間形成電流路徑來提供靜電放電保護。在下文中，可不再對關於圖7A與圖7B的實質上彼此相同的態樣予以贅述或者可不再對與以上所提供說明重複的態樣予以贅述。
參照圖7A，元件70a可包括矽控整流器71a、觸發電路72a、第一電阻器Ra及第二電阻器Rp。相較於圖4A所示元件40a，圖7A所示元件70a可更包括連接於矽控整流器71a的閘極與陰極之間的第二電阻器Rp。在一些實施例中，第一電阻器Ra及第二電阻器Rp可各自包括參照圖2闡述的井電阻器。
矽控整流器71a可包括PNP雙極電晶體Qp及NPN雙極電晶體Qn、可包括連接至第一節點N1的陽極且可包括連接至第二節點N2的陰極。觸發電路72a可包括可作為NFET的第一電晶體M1及第二電晶體M2。第一電晶體M1可包括連接至第一節點N1的汲極、與矽控整流器71a的閘極連接的源極、以及連接至第二節點N2的閘極，第一節點N1可為矽控整流器71a的陽極，第二節點N2可為矽控整流器71a的陰極。第二電晶體M2可包括與第一電晶體M1的本體連接的汲極以及與矽控整流器71a的陰極連接的源極及閘極。第二電晶體M2可限制第一電晶體M1的本體電流，且因此觸發電壓可降低且經由基板的洩漏電流可被汲極-本體反向結合阻斷。
參照圖7B，元件70b可包括矽控整流器71b、觸發電路72b、第一電阻器Ra及第二電阻器Rp。相較於圖7A所示元件70a，第二電晶體M2在圖7B所示元件70b中可為PFET。第二電晶體M2可包括與第一電晶體M1的本體連接的汲極以及與矽控整流器71b的陽極連接的源極及閘極。第二電晶體M2可限制第一電晶體M1的本體電流，且因此觸發電壓可降低且經由基板的洩漏電流可被汲極-本體反向結合阻斷。
圖8A及圖8B是示出根據示例性實施例的元件佈局的實例的圖。舉例而言，圖8A示出與圖7A所示元件70a對應的佈局80a的平面圖及剖視圖，且圖8B示出與圖7B所示元件70b對應的佈局80b的平面圖及剖視圖。為便於在圖8A及圖8B中進行例示，可省略用於將p+區、n+區及閘極彼此連接的接觸件及圖案。圖7A所示元件70a及圖7B所示元件70b並非僅限於圖8A所示佈局80a及圖8B所示佈局80b。在下文中，將參照圖7A闡述圖8A，且將參照圖7B闡述圖8B。
參照圖8A，在基板SUB中可設置有第一p井PW1、第一n井NW1及深n井DNW。另外，在深n井DNW中可設置有第二p井PW2及第三p井PW3。第一p+區p1可在基板SUB上環繞矽控整流器71a及深n井DNW中的每一者且可連接至第二節點N2，第二節點N2可為矽控整流器41a的陰極。第二p+區p2可對應於第一p井PW1的電阻器且可連接至第二節點N2，所述電阻器可為電阻器Rp的端部。第一n+區n1、第三p+區p3、第四p+區p4、第一p井PW1及第一n井NW1可包括於矽控整流器71a中。第三p+區p3可連接至第五n+區n5，第五n+區n5可為第一電晶體M1的源極。第二n+區n2可對應於第一n井NW1的電阻器且可連接至第一節點N1，所述電阻器可為電阻器Ra的端部，第一節點N1可為矽控整流器71a的陽極。
第三n+區n3可在深n井DNW上環繞第二p井PW2及第三p井PW3中的每一者且可連接至第一節點N1。第五p+區p5可在第二p井PW2上環繞第一電晶體M1且可連接至第六n+區n6，第六n+區n6可為第二電晶體M2的汲極。第四n+區n4、第五n+區n5及對應的閘極可包括於第一電晶體M1中。第六p+區p6可在第三p井PW3上環繞第二電晶體M2且可連接至第二節點N2。第六n+區n6、第七n+區n7及對應的閘極可包括於第二電晶體M2中。
參照圖8B，在基板SUB中可設置有第一p井PW1、第一n井NW1、深n井DNW及第二n井NW2。另外，在深n井DNW中可設置有第二p井PW2。第一p+區p1可在基板SUB上環繞矽控整流器71b、深n井DNW及第二n井NW2中的每一者且可連接至第二節點N2，第二節點N2可為矽控整流器71b的陰極。第二p+區p2可對應於第一p井PW1的電阻器且可連接至第二節點N2，所述電阻器可為電阻器Rp的端部。第一n+區n1、第三p+區p3、第四p+區p4、第一p井PW1及第一n井NW1可包括於矽控整流器71b中。第三p+區p3可連接至第五n+區n5，第五n+區n5可為第一電晶體M1的源極。第二n+區n2可對應於第一n井NW1的電阻器且可連接至第一節點N1，所述電阻器可為電阻器Ra的端部，第一節點N1可為矽控整流器71b的陽極。
第三n+區n3可在深n井DNW上環繞第二p井PW2且可連接至第一節點N1。第五p+區p5可在第二p井PW2上環繞第一電晶體M1且可連接至第七p+區p7，第七p+區p7可為第二電晶體M2的汲極。第四n+區n4、第五n+區n5及對應的閘極可包括於第一電晶體M1中。第六n+區n6可在第二n井NW2上環繞第二電晶體M2且可連接至第一節點N1。第六p+區p6、第七p+區p7及對應的閘極可包括於第二電晶體M2中。
圖9A及圖9B是示出根據示例性實施例的元件的實例的電路圖。舉例而言，圖9A及圖9B所示電路圖示出元件90a及90b，當在第一節點N1或第二節點N2中發生靜電放電時，元件90a及90b可藉由在第一節點N1與第二節點N2之間形成電流路徑來提供靜電放電保護。在圖4A、圖4B、圖7A及圖7B所示元件中，觸發電路可向矽控整流器提供觸發電流，且在以下參照圖9A、圖9B、圖11A及圖11B闡述的元件中，觸發電路可自矽控整流器汲取觸發電流。在下文中，可不再對關於圖9A與圖9B的實質上彼此相同的態樣予以贅述或者可不再對與以上所提供說明重複的態樣予以贅述。
參照圖9A，元件90a可包括矽控整流器91a、觸發電路92a及電阻器Rp。在一些實施例中，電阻器Rp可包括參照圖2闡述的井電阻器。矽控整流器91a可包括PNP雙極電晶體Qp及NPN雙極電晶體Qn、可包括連接至第一節點N1的陽極且可包括連接至第二節點N2的陰極。觸發電路92a可包括可作為NFET的第一電晶體M1及第二電晶體M2。第一電晶體M1可包括與PNP雙極電晶體Qp的基極及NPN雙極電晶體Qn的集極連接的汲極以及與第二節點N2連接的源極及閘極，第二節點N2可為矽控整流器91a的陰極。第二電晶體M2可包括與第一電晶體M1的本體連接的汲極以及與矽控整流器91a的陰極連接的源極及閘極。第二電晶體M2可限制第一電晶體M1的本體電流，且因此觸發電壓可降低且經由基板的洩漏電流可被汲極-本體反向結合阻斷。
參照圖9B，元件90b可包括矽控整流器91b、觸發電路92b及電阻器Rp。相較於圖9A所示元件90a，第二電晶體M2在圖9B所示元件90b中可為PFET。第二電晶體M2可包括與第一電晶體M1的本體連接的汲極以及與矽控整流器91b的陽極連接的源極及閘極。第二電晶體M2可限制第一電晶體M1的本體電流，且因此觸發電壓可降低且經由基板的洩漏電流可被汲極-本體反向結合阻斷。
圖10A及圖10B是示出根據示例性實施例的元件佈局的實例的圖。舉例而言，圖10A示出與圖9A所示元件90a對應的佈局100a的平面圖及剖視圖，且圖10B示出與圖9B所示元件90b對應的佈局100b的平面圖及剖視圖。為便於在圖10A及圖10B中進行例示，可省略用於將p+區、n+區及閘極彼此連接的接觸件及圖案。圖9A所示元件90a及圖9B所示元件90b並非僅限於圖10A所示佈局100a及圖10B所示佈局100b。在下文中，將參照圖9A闡述圖10A，且將參照圖9B闡述圖10B。
參照圖10A，在基板SUB中可設置有第一p井PW1、第一n井NW1及深n井DNW。另外，在深n井DNW中可設置有第二p井PW2及第三p井PW3。第一p+區p1可在基板SUB上環繞矽控整流器91a及深n井DNW中的每一者且可連接至第二節點N2，第二節點N2可為矽控整流器91a的陰極。第二p+區p2可對應於第一p井PW1的電阻器且可連接至第二節點N2，所述電阻器可為電阻器Rp的端部。第一n+區n1、第三p+區p3、第二n+區n2、第一p井PW1及第一n井NW1可包括於矽控整流器91a中。第二n+區n2可連接至第四n+區n4，第四n+區n4可為第一電晶體M1的汲極。
第三n+區n3可在深n井DNW上環繞第二p井PW2及第三p井PW3中的每一者且可連接至第一節點N1。第四p+區p4可在第二p井PW2上環繞第一電晶體M1且可連接至第六n+區n6，第六n+區n6可為第二電晶體M2的汲極。第四n+區n4、第五n+區n5及對應的閘極可包括於第一電晶體M1中。第五p+區p5可在第三p井PW3上環繞第二電晶體M2且可連接至第二節點N2。第六n+區n6、第七n+區n7及對應的閘極可包括於第二電晶體M2中。
參照圖10B，在基板SUB中可設置有第一p井PW1、第一n井NW1、深n井DNW及第二n井NW2。另外，在深n井DNW中可設置有第二p井PW2。第一p+區p1可在基板SUB上環繞矽控整流器91b、深n井DNW及第二n井NW2中的每一者且可連接至第二節點N2，第二節點N2可為矽控整流器91b的陰極。第二p+區p2可對應於第一p井PW1的電阻器且可連接至第二節點N2，所述電阻器可為電阻器Rp的端部。第一n+區n1、第三p+區p3、第二n+區n2、第一p井PW1及第一n井NW1可包括於矽控整流器91a中。第二n+區n2可連接至第四n+區n4，第四n+區n4可為第一電晶體M1的汲極。
第三n+區n3可在深n井DNW上環繞第二p井PW2且可連接至第一節點N1。第四p+區p4可在第二p井PW2上環繞第一電晶體M1且可連接至第六p+區p6，第六p+區p6可為第二電晶體M2的汲極。第四n+區n4、第五n+區n5及對應的閘極可包括於第一電晶體M1中。第六n+區n6可在第二n井NW2上環繞第二電晶體M2且可連接至第一節點N1。第五p+區p5、第六p+區p6及對應的閘極可包括於第二電晶體M2中。
圖11A及圖11B是示出根據示例性實施例的元件的實例的電路圖。舉例而言，圖11A及圖11B所示電路圖示出元件110a及110b，當在第一節點N1或第二節點N2中發生靜電放電時，元件110a及110b可藉由在第一節點N1與第二節點N2之間形成電流路徑來提供靜電放電保護。在下文中，可不再對關於圖11A與圖11B的實質上彼此相同的態樣予以贅述或者可不再對與以上所提供說明重複的態樣予以贅述。
參照圖11A，元件110a可包括矽控整流器111a、觸發電路112a、第一電阻器Ra及第二電阻器Rp。相較於圖9A所示元件90a，圖11A所示元件110a可更包括連接於PNP雙極電晶體Qp的射極與基極之間的第一電阻器Ra。在一些實施例中，第一電阻器Ra及第二電阻器Rp可各自包括參照圖2闡述的井電阻器。
矽控整流器111a可包括PNP雙極電晶體Qp及NPN雙極電晶體Qn、可包括連接至第一節點N1的陽極且可包括連接至第二節點N2的陰極。觸發電路112a可包括可作為NFET的第一電晶體M1及第二電晶體M2。第一電晶體M1可包括與PNP雙極電晶體Qp的基極及NPN雙極電晶體Qn的集極連接的汲極以及與第二節點N2連接的源極及閘極，第二節點N2可為矽控整流器111a的陰極。第二電晶體M2可包括與第一電晶體M1的本體連接的汲極以及與矽控整流器111a的陰極連接的源極及閘極。第二電晶體M2可限制第一電晶體M1的本體電流，且因此觸發電壓可降低且經由基板的洩漏電流可被汲極-本體反向結合阻斷。
參照圖11B，元件110b可包括矽控整流器111b、觸發電路112b、第一電阻器Ra及第二電阻器Rp。相較於圖11A所示元件110a，第二電晶體M2在圖11B所示元件110b中可為PFET。第二電晶體M2可包括與第一電晶體M1的本體連接的汲極以及與矽控整流器111b的陽極連接的源極及閘極。第二電晶體M2可限制第一電晶體M1的本體電流，且因此觸發電壓可降低且經由基板的洩漏電流可被汲極-本體反向結合阻斷。
圖12A及圖12B是示出根據示例性實施例的元件佈局的實例的圖。舉例而言，圖12A示出與圖11A所示元件110a對應的佈局120a的平面圖及剖視圖，且圖12B示出與圖11B所示元件110b對應的佈局120b的平面圖及剖視圖。為便於在圖12A及圖12B中進行例示，可省略用於將p+區、n+區及閘極彼此連接的接觸件及圖案。圖11A所示元件110a及圖11B所示元件110b並非僅限於圖12A所示佈局120a及圖12B所示佈局120b。在下文中，將參照圖11A闡述圖12A，且將參照圖11B闡述圖12B。
參照圖12A，在基板SUB中可設置有第一p井PW1、第一n井NW1及深n井DNW。另外，在深n井DNW中可設置有第二p井PW2及第三p井PW3。第一p+區p1可在基板SUB上環繞矽控整流器111a及深n井DNW中的每一者且可連接至第二節點N2，第二節點N2可為矽控整流器111a的陰極。第二p+區p2可對應於第一p井PW1的電阻器且可連接至第二節點N2，所述電阻器可為第二電阻器Rp的端部。第一n+區n1、第二n+區n2、第三p+區p3、第一p井PW1及第一n井NW1可包括於矽控整流器111a中。第二n+區n2可連接至第五n+區n5，第五n+區n5可為第一電晶體M1的汲極。第三n+區n3可連接至第一p井PW1的電阻器且可連接至第一節點N1，所述電阻器可為第一電阻器Ra的端部。
第四n+區n4可在深n井DNW上環繞第二p井PW2及第三p井PW3中的每一者且可連接至第一節點N1。第四p+區p4可在第二p井PW2上環繞第一電晶體M1且可連接至第七n+區n7，第七n+區n7可為第二電晶體M2的汲極。第五n+區n5、第六n+區n6及對應的閘極可包括於第一電晶體M1中。第五p+區p5可在第三p井PW3上環繞第二電晶體M2且可連接至第二節點N2。第七n+區n7、第八n+區n8及對應的閘極可包括於第二電晶體M2中。
參照圖12B，在基板SUB中可設置有第一p井PW1、第一n井NW1、深n井DNW及第二n井NW2。另外，在深n井DNW中可設置有第二p井PW2。第一p+區p1可在基板SUB上環繞矽控整流器111b、深n井DNW及第二n井NW2中的每一者且可連接至第二節點N2，第二節點N2可為矽控整流器111b的陰極。第二p+區p2可對應於第一p井PW1的電阻器且可連接至第二節點N2，所述電阻器可為第二電阻器Rp的端部。第一n+區n1、第二n+區n2、第三p+區p3、第一p井PW1及第一n井NW1可包括於矽控整流器111b中。第二n+區n2可連接至第五n+區n5，第五n+區n5可為第一電晶體M1的汲極。第三n+區n3可對應於第一p井PW1的電阻器且可連接至第一節點N1，所述電阻器可為第一電阻器Ra的端部。
第四n+區n4可在深n井DNW上環繞第二p井PW2且可連接至第一節點N1。第四p+區p4可在第二p井PW2上環繞第一電晶體M1且可連接至第六p+區p6，第六p+區p6可為第二電晶體M2的汲極。第五n+區n5、第六n+區n6及對應的閘極可包括於第一電晶體M1中。第七n+區n7可在第二n井NW2上環繞第二電晶體M2且可連接至第一節點N1。第五p+區p5、第六p+區p6及對應的閘極可包括於第二電晶體M2中。
圖13A是根據實例性實施例的元件130的電路圖，且圖13B是示出根據實例性實施例的元件130的特性的曲線圖。舉例而言，圖13A所示電路圖示出元件130，當在第一節點N1或第二節點N2中發生靜電放電時，元件130可藉由在第一節點N1與第二節點N2之間形成電流路徑來提供靜電放電保護，且圖13B示出與圖13A所示元件130對應的第一突返曲線S1至第四突返曲線S4。可不再對圖13A及圖13B的與以上所提供說明重複的態樣予以贅述。
參照圖13A，元件130可包括矽控整流器131、觸發電路132及電阻器Ra。矽控整流器131可包括PNP雙極電晶體Qp及NPN雙極電晶體Qn、可包括連接至第一節點N1的陽極且可包括連接至第二節點N2的陰極。觸發電路132可包括可作為NFET的兩個第一電晶體M1_1及M1_2以及第二電晶體M2。相較於圖4A所示元件40a，圖13A所示元件130中的觸發電路132可包括彼此串聯連接的多個第一電晶體。如圖13A中所示，兩個第一電晶體M1_1及M1_2可各自包括共同連接至第二電晶體M2的汲極的本體。
在一些實施例中，觸發電路132可包括用於對觸發電壓進行控制的多於兩個的第一電晶體。舉例而言，如圖13B中所示，當觸發電路132包括一個第一電晶體時，如第一突返曲線S1所示，在低電壓處可出現觸發電壓，且因此觸發電壓可為低的。當觸發電路132包括二至四個第一電晶體時，分別如第二突返曲線S2至第四突返曲線S4所示，觸發電路出現的電壓可增大，且因此觸發電壓亦可增大。在一些實施例中，圖4B、圖7A、圖7B、圖9A、圖9B、圖11A及圖11B所示觸發電路亦可包括彼此串聯連接的至少兩個第一電晶體。
圖14A是根據實例性實施例的元件140的電路圖，且圖14B是示出根據實例性實施例的元件140的特性的曲線圖。舉例而言，圖14A所示電路圖示出元件140，當在第一節點N1或第二節點N2中發生靜電放電時，元件140可藉由在第一節點N1與第二節點N2之間形成電流路徑來提供靜電放電保護，且圖14B示出與圖14A所示元件140對應的突返曲線S1至S4。可不再對圖14A及圖14B的與以上所提供說明重複的態樣予以贅述。
參照圖14A，元件140可包括矽控整流器141、觸發電路142及電阻器Ra。矽控整流器141可包括PNP雙極電晶體Qp及NPN雙極電晶體Qn、可包括連接至第一節點N1的陽極且可包括連接至第二節點N2的陰極。觸發電路142可包括可作為NFET的第一電晶體M1及第二電晶體M2。相較於圖4A所示元件40a，圖14A所示元件140中的觸發電路132可包括大小得到調整的第二電晶體M2。
在一些實施例中，觸發電路142可包括用於對第一電晶體M1的本體電流進行控制的大小得到調整（例如，通道寬度得到調整）的第二電晶體M2。第一電晶體M1的源極電阻器或NPN雙極電晶體Qn的基極電阻器可與第二電晶體M2的反向接面電阻成反比，且因此可藉由第二電晶體M2的通道寬度來對第一電晶體M1的本體電流進行控制。舉例而言，如圖14B中所示，隨著第二電晶體M2的通道寬度增大，觸發電壓可降低，如第一突返曲線S1至第四突返曲線S4所示。在一些實施例中，圖4B、圖7A、圖7B、圖9A、圖9B、圖11A及圖11B所示觸發電路亦可包括大小得到調整的第二電晶體。在實例中，第二電晶體的通道寬度可不同於第一電晶體的通道寬度。
圖15A是示出根據實例性實施例的元件150的電路圖，且圖15B是示出根據實例性實施例的元件150的特性的曲線圖。舉例而言，圖15A所示電路圖示出元件150，當在第一節點N1或第二節點N2中發生靜電放電時，元件150可藉由在第一節點N1與第二節點N2之間形成電流路徑來提供靜電放電保護，且圖15B示出與圖15A所示元件150對應的突返曲線S1至S3。可不再對圖15A及圖15B的與以上所提供說明重複的態樣予以贅述。
參照圖15A，元件150可包括矽控整流器151、觸發電路152、第一電阻器Ra、電容器C及第二電阻器R。矽控整流器151可包括PNP雙極電晶體Qp及NPN雙極電晶體Qn、可包括連接至第一節點N1的陽極且可包括連接至第二節點N2的陰極。觸發電路152可包括可作為NFET的第一電晶體M1及第二電晶體M2。相較於圖4A所示元件40a，圖15A所示元件150可更包括與第一電晶體M1的閘極連接的電容器C及第二電阻器R。電容器C可連接於第一節點N1與第一電晶體M1的閘極之間，第一節點N1可為矽控整流器151的陽極。第二電阻器R可連接於第一電晶體M1的閘極與第二節點N2之間，第二節點N2可為矽控整流器151的陰極。因此，第一電晶體M1可像閘極耦合式n通道金屬氧化物半導體（gate-coupled n-channel metal-oxide semiconductor，GCNMOS）一樣進行操作。
在一些實施例中，可使用電容器C及第二電阻器R對觸發電壓進行控制。舉例而言，觸發電壓可相依於電容器C的電容及根據第二電阻器R的電阻的時間常數。因此，如圖15B中所示，隨著時間常數增大，觸發電壓可降低得越多，如第一突返曲線S1至第三突返曲線S3所示。在一些實施例中，圖4B、圖7A、圖7B、圖9A、圖9B、圖11A及圖11B所示元件亦可包括與第一電晶體的閘極連接的電容器及電阻器。
圖16A是示出根據實例性實施例的元件160的電路圖，且圖16B是示出根據實例性實施例的元件160的特性的曲線圖。舉例而言，圖16A所示電路圖示出元件160，當在第一節點N1或第二節點N2中發生靜電放電時，元件160可藉由在第一節點N1與第二節點N2之間形成電流路徑來提供靜電放電保護，且圖16B示出與圖16A所示元件160對應的突返曲線S1至S3。可不再對圖16A及圖16B的與以上所提供說明重複的態樣予以贅述。
參照圖16A，元件160可包括矽控整流器161、觸發電路162、第一電阻器Ra、電容器C及第二電阻器R。矽控整流器161可包括PNP雙極電晶體Qp及NPN雙極電晶體Qn、可包括連接至第一節點N1的陽極且可包括連接至第二節點N2的陰極。觸發電路162可包括可作為NFET的第一電晶體M1及第二電晶體M2。相較於圖4A所示元件40a，圖16A所示元件160可更包括與第二電晶體M2的閘極連接的電容器C及第二電阻器R。電容器C可連接於第一節點N1與第二電晶體M2的閘極之間，第一節點N1可為矽控整流器161的陽極。第二電阻器R可連接於第二電晶體M2的閘極與第二節點N2之間，第二節點N2可為矽控整流器161的陰極。因此，第二電晶體M2可像GCNMOS一樣進行操作。
在一些實施例中，可使用電容器C及第二電阻器R對觸發電壓進行控制。舉例而言，觸發電壓可相依於電容器C的電容及根據第二電阻器R的電阻的時間常數。因此，如圖16B中所示，時間常數增大得越多，觸發電壓便降低得越多，如第一突返曲線S1至第三突返曲線S3所示。在一些實施例中，圖4B、圖7A、圖7B、圖9A、圖9B、圖11A及圖11B所示元件亦可包括與第二電晶體的閘極連接的電容器及電阻器。
圖17A及圖17B是示出根據示例性實施例的元件的實例的電路圖。舉例而言，圖17A及圖17B所示電路圖示出元件170a及170b，當在第一節點N1或第二節點N2中發生靜電放電時，元件170a及170b可藉由在第一節點N1與第二節點N2之間形成電流路徑來提供靜電放電保護。可不再對圖17A及圖17B的與以上所提供說明重複的態樣予以贅述。
參照圖17A，元件170a可包括矽控整流器171a、觸發電路172a、第一電阻器Ra、電容器C及第二電阻器R。矽控整流器171a可包括PNP雙極電晶體Qp及NPN雙極電晶體Qn、可包括連接至第一節點N1的陽極且可包括連接至第二節點N2的陰極。觸發電路172a可包括可作為NFET的第一電晶體M1及可作為PFET的第二電晶體M2。相較於圖15A所示元件150，圖17A所示元件170a可包括作為PFET的第二電晶體M2。電容器C可連接於第一節點N1與第一電晶體M1的閘極之間，第一節點N1可為矽控整流器171a的陽極。第二電阻器R可連接於第一電晶體M1的閘極與第二節點N2之間，第二節點N2可為矽控整流器171a的陰極。因此，第一電晶體M1可像GCNMOS一樣進行操作，且可如參照圖15A所闡述般對觸發電壓進行控制。
參照圖17B，元件170b可包括矽控整流器171b、觸發電路172b、第一電阻器Ra、電容器C及第二電阻器R。矽控整流器171b可包括PNP雙極電晶體Qp及NPN雙極電晶體Qn、可包括連接至第一節點N1的陽極且可包括連接至第二節點N2的陰極。觸發電路172b可包括可作為NFET的第一電晶體M1及可作為PFET的第二電晶體M2。相較於圖15A所示元件150，圖17B所示元件170b可包括作為PFET的第二電晶體M2。電容器C可連接於第二節點N2與第二電晶體M2的閘極之間，第二節點N2可為矽控整流器171b的陰極。第二電阻器R可連接於第二電晶體M2的閘極與第一節點N1之間，第一節點N1可為矽控整流器171b的陽極。因此，第二電晶體M2可像GCNMOS一樣進行操作，且可如參照圖16A所闡述般對觸發電壓進行控制。
圖18A是根據實例性實施例的元件180的電路圖，且圖18B是示出根據實例性實施例的元件180的特性的曲線圖。舉例而言，圖18A所示電路圖示出元件180，當在第一節點N1或第二節點N2中發生靜電放電時，元件180可藉由在第一節點N1與第二節點N2之間形成電流路徑來提供靜電放電保護，且圖18B示出與圖18A所示元件180對應的突返曲線S1至S4。可不再對圖18A及圖18B的與以上所提供說明重複的態樣予以贅述。
參照圖18A，元件180可包括矽控整流器181、觸發電路182、電阻器Ra及二極體D。矽控整流器181可包括PNP雙極電晶體Qp及NPN雙極電晶體Qn、可包括連接至第一節點N1的陽極且可包括連接至第二節點N2的陰極。觸發電路182可包括可作為NFET的第一電晶體M1及第二電晶體M2。相較於圖4A所示元件40a，圖18A所示元件180可更包括連接於第一節點N1與矽控整流器181的陽極之間的二極體D。在一些實施例中，元件180可包括彼此串聯連接於第一節點N1與矽控整流器181的陽極之間的二或更多個二極體。
在一些實施例中，可向放電路徑添加至少一個二極體以對雙極保持電壓進行控制。舉例而言，雙極保持電壓可對應於NPN陽極電晶體Qn的基極-集極電壓、PNP雙極電晶體Qp的射極-集極電壓及至少一個二極體的正向電壓之和。因此，如圖18B中所示，隨著二極體的數目增加，雙極保持電壓亦可增大，如第一突返曲線S1至第四突返曲線S4所示。在一些實施例中，圖4B、圖7A、圖7B、圖9A、圖9B、圖11A及圖11B所示元件亦可包括連接於第一節點N1與矽控整流器的陽極之間的至少一個二極體。
圖19A是根據實例性實施例的元件190的電路圖，且圖19B是示出根據實例性實施例的元件190的特性的曲線圖。舉例而言，圖19A所示電路圖示出元件190，當在第一節點N1或第二節點N2中發生靜電放電時，元件190可藉由在第一節點N1與第二節點N2之間形成電流路徑來提供靜電放電保護，且圖19B示出與圖19A所示元件190對應的突返曲線S1至S4。可不再對圖19A及圖19B的與以上所提供說明重複的態樣予以贅述。
參照圖19A，元件190可包括矽控整流器191、觸發電路192、電阻器Ra及二極體D。矽控整流器191可包括PNP雙極電晶體Qp及NPN雙極電晶體Qn、可包括連接至第一節點N1的陽極且可包括連接至第二節點N2的陰極。觸發電路192可包括可作為NFET的第一電晶體M1及第二電晶體M2。相較於圖4A所示元件40a，圖19A所示元件190可更包括連接於矽控整流器191的陰極與第二節點N2之間的二極體D。在一些實施例中，元件190可包括彼此串聯連接於矽控整流器191的陰極與第二節點N2之間的至少兩個二極體。
在一些實施例中，可在放電路徑及觸發電流路徑上添加至少一個二極體，以對雙極保持電壓及觸發電壓進行控制。舉例而言，觸發電壓及雙極保持電壓可相依於二極體的正向電壓。因此，如圖19B中所示，二極體的數目增加得越多，雙極保持電壓及觸發電壓便可同時增大得越多，如第一突返曲線S1至第四突返曲線S4所示。在一些實施例中，圖4B、圖7A、圖7B、圖9A、圖9B、圖11A及圖11B所示元件亦可包括連接於矽控整流器的陰極與第二節點N2之間的至少一個二極體。
儘管以上已具體示出並闡述了一些實施例，然而應理解，可在不背離以下申請專利範圍的精神及範疇的條件下對其進行形式及細節上的各種改變。
10、40a、40b、70a、70b、90a、90b、110a、110b、130、140、150、160、170a、170b、180、190:元件 11:輸入/輸出（IO）墊 12:第一IO箝位器 13:第二IO箝位器 14:緩衝器 15:內部電路 16:電源箝位器 20、41a、41b、71a、71b、91a、91b、111a、111b、131、141、151、161、171a、171b、181、191、SCR:矽控整流器 31:第一點 32:第二點 33:第三點 42a、42b、72a、72b、92a、92b、112a、112b、132、142、152、162、172a、172b、182、192、TRIG:觸發電路 51:第一突返曲線 52:第二突返曲線 60a、60b、80a、80b、100a、100b、120a、120b:佈局 C:電容器 C1:第一接觸件 C2:第二接觸件 C3:第三接觸件 C4:第四接觸件 C5:第五接觸件 D:二極體 DNW:深n井 I1:第一洩漏電流 I2:第二洩漏電流 M1、M1_1、M1_2:第一電晶體 M2:第二電晶體 M11:第一圖案 M12:第二圖案 M13:第三圖案 N1:第一節點 n1:第一n+區 N2:第二節點 n2:第二n+區 n3:第三n+區 n4:第四n+區 n5:第五n+區 n6:第六n+區 n7:第七n+區 n8:第八n+區 NW:n井 NW1:第一n井 NW2:第二n井 p1:第一p+區 p2:第二p+區 p3:第三p+區 p4:第四p+區 p5:第五p+區 p6:第六p+區 p7:第七p+區 PW:p井 PW1:第一p井 PW2:第二p井 PW3:第三p井 Qp:PNP雙極電晶體 Qn:NPN雙極電晶體 R、Rp:第二電阻器/電阻器 Ra:第一電阻器/電阻器 S1:第一突返曲線/突返曲線 S2:第二突返曲線/突返曲線 S3:第三突返曲線/突返曲線 S4:第四突返曲線/突返曲線 SUB:P型基板/基板 VDD:正電源電壓 Vh:雙極保持電壓 VSS:負電源電壓 Vt:觸發電壓 Vt1:第一觸發電壓 Vt2:第二觸發電壓 X、Y、Z:軸/方向
結合附圖閱讀以下詳細說明，將更清楚地理解本揭露的特定實施例的以上及其他態樣、特徵及優點，在附圖中： 圖1是根據實施例的元件的方塊圖。 圖2是根據實施例的矽控整流器的平面圖。 圖3是示出根據實施例的矽控整流器的特性的曲線圖。 圖4A及圖4B是示出根據實施例的元件的實例的電路圖。 圖5是示出根據實施例的元件的特性的曲線圖。 圖6A及圖6B是示出根據實施例的元件佈局的實例的圖。 圖7A及圖7B是示出根據實施例的元件的實例的電路圖。 圖8A及圖8B是示出根據實施例的元件佈局的實例的圖。 圖9A及圖9B是示出根據實施例的元件的實例的電路圖。 圖10A及圖10B是示出根據實施例的元件佈局的實例的圖。 圖11A及圖11B是示出根據實施例的元件的實例的電路圖。 圖12A及圖12B是示出根據實施例的元件佈局的實例的圖。 圖13A是根據實例性實施例的元件的電路圖，且圖13B是示出根據實施例的元件的特性的曲線圖。 圖14A是根據實例性實施例的元件的電路圖，且圖14B是示出根據實施例的元件的特性的曲線圖。 圖15A是根據實例性實施例的元件的電路圖，且圖15B是示出根據實施例的元件的特性的曲線圖。 圖16A是根據實例性實施例的元件的電路圖，且圖16B是示出根據實施例的元件的特性的曲線圖。 圖17A及圖17B是示出根據實施例的元件的實例的電路圖。 圖18A是根據實例性實施例的元件的電路圖，且圖18B是示出根據實施例的元件的特性的曲線圖。 圖19A是根據實例性實施例的元件的電路圖，且圖19B是示出根據實施例的元件的特性的曲線圖。
40a:元件
41a:矽控整流器
42a:觸發電路
M1:第一電晶體
M2:第二電晶體
N1:第一節點
N2:第二節點
Qp:PNP雙極電晶體
Qn:NPN雙極電晶體
Ra:第一電阻器/電阻器

Claims (20)

  1. 一種用於靜電放電保護的元件，包括： 矽控整流器； 至少一個第一電晶體，連接於所述矽控整流器的陽極與所述矽控整流器的閘極之間；以及 第二電晶體，其中所述第二電晶體的源極連接至所述矽控整流器的所述陽極及陰極之中的一者，且其中所述第二電晶體的汲極連接至所述至少一個第一電晶體的本體。
  2. 如請求項1所述的元件，其中所述至少一個第一電晶體及所述第二電晶體各自包括n通道場效電晶體（NFET），且 其中所述第二電晶體的所述源極連接至所述陰極。
  3. 如請求項2所述的元件，其中所述至少一個第一電晶體的閘極連接至所述陰極，且 其中所述第二電晶體的閘極連接至所述陰極。
  4. 如請求項2所述的元件，更包括： 電容器，連接於所述陽極與所述第二電晶體的閘極之間；以及 電阻器，連接於所述第二電晶體的所述閘極與所述陰極之間， 其中所述至少一個第一電晶體的閘極連接至所述陰極。
  5. 如請求項1所述的元件，其中所述至少一個第一電晶體包括n通道場效電晶體（NFET）， 其中所述第二電晶體包括p通道場效電晶體（PFET），且 其中所述第二電晶體的所述源極連接至所述陽極。
  6. 如請求項5所述的元件，其中所述至少一個第一電晶體的閘極連接至所述陰極，且 其中所述第二電晶體的閘極連接至所述陽極。
  7. 如請求項5所述的元件，更包括： 電阻器，連接於所述陽極與所述第二電晶體的閘極之間；以及 電容器，連接於所述第二電晶體的所述閘極與所述陰極之間， 其中所述至少一個第一電晶體的閘極連接至所述陰極。
  8. 如請求項1所述的元件，其中所述至少一個第一電晶體包括串聯連接於所述矽控整流器的所述陽極與所述閘極之間的多個第一電晶體。
  9. 如請求項1所述的元件，其中所述第二電晶體的通道寬度不同於所述至少一個第一電晶體的通道寬度。
  10. 如請求項1所述的元件，更包括： 電容器，連接於所述陽極與所述至少一個第一電晶體的閘極之間；以及 電阻器，連接於所述至少一個第一電晶體的所述閘極與所述陰極之間。
  11. 如請求項1所述的元件，其中所述矽控整流器包括： PNP雙極電晶體及NPN雙極電晶體，其中所述NPN雙極電晶體的基極連接至所述PNP雙極電晶體的集極，且其中所述NPN雙極電晶體的集極連接至所述PNP雙極電晶體的基極；以及 電阻器，連接於所述PNP雙極電晶體的所述基極與所述陽極之間。
  12. 如請求項11所述的元件，其中所述矽控整流器更包括連接於所述陽極與所述PNP雙極電晶體的射極之間的至少一個二極體。
  13. 如請求項11所述的元件，其中所述矽控整流器更包括連接於所述NPN雙極電晶體的射極與所述陰極之間的至少一個二極體。
  14. 如請求項11所述的元件，其中所述PNP雙極電晶體的射極對應於p+摻雜區， 其中所述PNP雙極電晶體的所述基極對應於與所述p+摻雜區連接的n井， 其中所述PNP雙極電晶體的所述集極對應於與所述n井連接的p井， 其中所述NPN雙極電晶體的射極對應於與所述p井連接的n+摻雜區， 其中所述NPN雙極電晶體的所述基極對應於所述p井，且 其中所述NPN雙極電晶體的所述集極對應於所述n井。
  15. 如請求項14所述的元件，其中所述電阻器包括對應於所述n井的電阻器。
  16. 如請求項1所述的元件，更包括連接於所述矽控整流器的所述閘極與所述陰極之間的電阻器。
  17. 一種用於靜電放電保護的元件，包括： 矽控整流器，包括PNP雙極電晶體及NPN雙極電晶體，其中所述NPN雙極電晶體的基極連接至所述PNP雙極電晶體的集極，且其中所述NPN雙極電晶體的集極連接至所述PNP雙極電晶體的基極； 第一電阻器，連接於所述矽控整流器的閘極與所述矽控整流器的陰極之間； 至少一個第一電晶體，連接於所述PNP雙極電晶體的所述基極與所述陰極之間；以及 第二電晶體， 其中所述第二電晶體的源極連接至所述矽控整流器的所述陰極或陽極，且 其中所述第二電晶體的汲極連接至所述至少一個第一電晶體的本體。
  18. 如請求項17所述的元件，其中所述至少一個第一電晶體及所述第二電晶體各自包括n通道場效電晶體（NFET），且 其中所述第二電晶體的所述源極連接至所述陰極。
  19. 如請求項17所述的元件，其中所述至少一個第一電晶體包括n通道場效電晶體（NFET）， 其中所述第二電晶體包括p通道場效電晶體（PFET），且 其中所述第二電晶體的所述源極連接至所述陽極。
  20. 一種用於靜電放電保護的元件，包括： 矽控整流器，包括PNP雙極電晶體及NPN雙極電晶體，其中所述NPN雙極電晶體的基極連接至所述PNP雙極電晶體的集極，且其中所述NPN雙極電晶體的集極連接至所述PNP雙極電晶體的基極； 第一電晶體，連接至所述PNP雙極電晶體的所述基極或所述NPN雙極電晶體的所述基極；以及 第二電晶體， 其中所述第二電晶體的汲極連接至所述第一電晶體的本體， 其中所述第一電晶體被第一p井上的第一p+區環繞，且 其中所述第二電晶體的所述汲極連接至所述第一p+區。
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