KR20240129549A - 양극성 접합 트랜지스터를 사용하는 정전기 방전 보호를 위한 장치 - Google Patents

양극성 접합 트랜지스터를 사용하는 정전기 방전 보호를 위한 장치 Download PDF

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Abstract

장치는, 제1 도전형을 가지는 제1 웰, 제1 웰 상에서 제1 수평 방향으로 연장되는 제1 게이트 전극, 제2 도전형을 각각 가지고, 제1 웰 상에서 제1 게이트 전극을 사이에 두고 제1 수평 방향과 교차하는 제2 수평 방향으로 상호 이격된 제1 영역 및 제2 영역, 제2 도전형을 가지고, 제1 웰 상에서 제2 영역으로부터 제2 수평 방향으로 이격된 제3 영역, 및 제1 도전형을 가지고, 제1 웰 상에서 제3 영역으로부터 제2 수평 방향으로 이격된 제4 영역을 포함할 수 있고, 제1 게이트 전극 및 제1 영역은, 제1 노드에 전기적으로 연결될 수 있고, 제3 영역은, 제2 노드에 전기적으로 연결될 수 있다.

Description

양극성 접합 트랜지스터를 사용하는 정전기 방전 보호를 위한 장치{DEVICE FOR ELECTROSTATIC DISCHARGE PROTECTION USING BIPOLAR JUNCTION TRANSISTOR}
본 개시의 기술적 사상은 정전기 방전 보호에 관한 것으로서, 자세하게는 양극성 접합 트랜지스터를 사용하는 정전기 방전 보호를 위한 장치에 관한 것이다.
정전기 방전(electrostatic discharge; ESD)은 집적 회로를 오동작하게 하거나 심지어 손상시킬 수 있다. 이에 따라, 집적 회로는 정전기 방전 보호를 위한 구성요소를 포함할 수 있고, 정전기 방전 보호를 위한 구성요소는 집적 회로의 외부에서 발생한 정전기 방전으로부터 내부 회로를 보호할 수 있다. 반도체 공정의 발전에 기인하여 집적 회로에 포함되는 소자들의 크기가 감소할 수 있고, 집적 회로에 포함되는 소자들의 동작 전압이 소비 전력의 감소를 위하여 감소할 수 있으며, 높은 성능을 위하여 집적 회로에 입출력되는 신호의 주파수가 증가할 수 있다. 이에 따라, 정전기 방전 보호를 위한 구성요소는 다양한 요건들을 충족시킬 것이 요구될 수 있다.
본 개시의 기술적 사상은, 높은 효율성으로 정전기 방전 보호를 제공하는 장치를 제공한다.
본 개시의 기술적 사상의 일측면에 따른 장치는, 제1 도전형을 가지는 제1 웰, 제1 웰 상에서 제1 수평 방향으로 연장되는 제1 게이트 전극, 제2 도전형을 각각 가지고, 제1 웰 상에서 제1 게이트 전극을 사이에 두고 제1 수평 방향과 교차하는 제2 수평 방향으로 상호 이격된 제1 영역 및 제2 영역, 제2 도전형을 가지고, 제1 웰 상에서 제2 영역으로부터 제2 수평 방향으로 이격된 제3 영역, 및 제1 도전형을 가지고, 제1 웰 상에서 제3 영역으로부터 제2 수평 방향으로 이격된 제4 영역을 포함할 수 있고, 제1 게이트 전극 및 제1 영역은, 제1 노드에 전기적으로 연결될 수 있고, 제3 영역은, 제2 노드에 전기적으로 연결될 수 있다.
본 개시의 기술적 사상의 일측면에 따른 장치는, 제1 게이트, 제1 드레인 및 제1 소스를 포함하는 제1 NFET(n-channel field effect transistor), 및 제1 베이스, 제1 에미터 및 제1 콜렉터를 포함하는 제1 NPN 양극성 트랜지스터를 포함할 수 있고, 제1 게이트 및 제1 드레인은, 제1 노드에 전기적으로 연결될 수 있고, 제1 에미터는, 제2 노드에 전기적으로 연결될 수 있고, 제1 소스 및 제1 콜렉터는, 하나의 제1 n-형 영역에 대응할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 장치는, 제1 노드에 전기적으로 연결된 게이트들을 각각 가지고 제1 노드에 전기적으로 연결된 드레인을 공유하는, 제1 NFET(n-channel field effect transistor) 및 제2 NFET, 및 각각이 제2 노드에 전기적으로 연결된 에미터를 가지는, 제1 NPN 양극성 트랜지스터 및 제2 NPN 양극성 트랜지스터를 포함할 수 있고, 제1 NFET의 소스 및 제1 NPN 양극성 트랜지스터의 에미터는, 하나의 제1 n-형 영역에 대응할 수 있고, 제2 NFET의 소스 및 제2 NPN 양극성 트랜지스터의 에미터는, 하나의 제2 n-형 영역에 대응할 수 있다.
본 개시의 예시적 실시예에 따른 장치에 의하면, 정전기 방전 보호를 위한 장치는 감소된 면적을 가질 수 있고, 이에 따라 다양한 어플리케이션들에 용이하게 적용될 수 있다.
또한, 본 개시의 실시예들에 따른 장치에 의하면, 정전기 방전 보호를 위한 장치를 형성하기 위한 전용의 공정이 생략될 수 있고, 이에 따라 어플리케이션의 비용 및 효율을 개선할 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 장치를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 정전기 방전 보호를 위한 장치를 나타내는 회로도이다.
도 3a 내지 도 3d는 본 개시의 예시적 실시예들에 따른 FET(field effect transistor)의 예시들을 나타내는 도면들이다.
도 4는 본 개시의 예시적 실시예에 따른 장치의 레이아웃을 나타내는 도면이다.
도 5는 본 개시의 예시적 실시예에 따른 장치를 나타내는 회로도이다.
도 6은 본 개시의 예시적 실시예에 따른 장치의 레이아웃을 나타내는 도면이다.
도 7은 본 개시의 예시적 실시예에 따른 장치의 레이아웃을 나타내는 도면이다.
도 8은 본 개시의 예시적 실시예에 따른 정전기 방전 보호를 위한 장치를 나타내는 회로도이다.
도 9는 본 개시의 예시적 실시예에 따른 장치의 레이아웃을 나타내는 도면이다.
도 10은 본 개시의 예시적 실시예에 따른 장치를 나타내는 회로도이다.
도 11은 본 개시의 예시적 실시예에 따른 장치를 나타내는 회로도이다.
도 12는 본 개시의 예시적 실시예에 따른 장치의 레이아웃을 나타내는 도면이다.
도 13은 본 개시의 예시적 실시예에 따른 장치를 나타내는 회로도이다.
도 14는 본 개시의 예시적 실시예에 따른 장치의 레이아웃을 나타내는 도면이다.
도 1은 본 개시의 예시적 실시예에 따른 장치(10)를 나타내는 블록도이다. 일부 실시예들에서, 장치(10)는 반도체 공정에 의해서 제조되는 집적 회로를 포함할 수 있다. 예를 들면, 장치(10)는, 칩 또는 다이(die)일 수도 있고, 적어도 하나의 칩(chip) 또는 다이(die)를 포함하는 반도체 패키지일 수도 있다. 도 1에 도시된 바와 같이, 장치(10)는 제1 패드(11), 제2 패드(12), 정전기 방전 보호 장치(13) 및 내부 회로(14)를 포함할 수 있다. 본 명세서에서, 정전기 방전 보호 장치(13) 또는 정전기 방전 보호 장치(13)를 포함하는 장치(10)는, 정전기 방전 보호를 위한 장치로 지칭될 수 있다.
제1 패드(11) 및 제2 패드(12)는 장치(10)의 외부로 노출될 수 있고, 제1 패드(11) 및/또는 제2 패드(12)는 신호 또는 전력의 전달에 사용될 수 있다. 예를 들면, 제1 패드(11)는, 장치(10)의 외부로부터 신호를 수신하는 입력 패드, 장치(10)에서 생성된 신호를 외부로 출력하는 출력 패드 및 모드에 따라 신호가 수신되거나 출력되는 입출력 패드 중 하나일 수 있다. 또한, 제2 패드(12)는, 장치(10)에 전력을 제공하는 양의 공급 전압 및/또는 음의 공급 전압을 수신하는 파워 패드일 수 있다. 도 1에 도시된 바와 같이, 제1 패드(11)는 제1 노드(N1)에 연결될 수 있고, 제2 패드(12)는 제2 노드(N2)에 연결될 수 있다. 본 명세서에서, 2이상의 구성요소들이 전기적으로(electrically) 연결된 경우, 2이상의 구성요소들이 연결된 것으로 단순하게 지칭될 수 있다. 예를 들면, 2개의 구성요소들이 저항(예컨대, 기생 저항)을 통해서 연결된 경우, 2개의 구성요소들은 전기적으로 연결된 것으로 지칭될 수 있다. 또한, 2이상의 구성요소들이 직접적으로(directly) 연결된 경우 2이상의 구성요소들은 결합된(coupled) 것으로 지칭될 수 있다.
정전기 방전 보호 장치(13)는 제1 패드(11) 및 제2 패드(12) 사이에 정전기 방전이 발생하는 경우, 제1 패드(11) 및 제2 패드(12) 사이에 낮은 임피던스의 방전 경로를 형성할 수 있다. 이에 따라, 내부 회로(14)는 정전기 방전 보호 장치(13)에 의해서 정전기 방전으로부터 보호될 수 있다. 이하에서, 제1 패드(11) 및 제2 패드(12) 사이, 즉 제1 노드(N1) 및 제2 노드(N2) 사이에 양의 정전기 방전이 발생하고, 이에 따라 정전기 방전 보호 장치(13)는 제1 노드(N1)로부터 제2 노드(N2)로 전류가 흐르는 낮은 임피던스 경로를 형성하는 것으로 가정되나, 본 개시의 예시적 실시예들이 이에 제한되지 아니하는 점이 유의된다.
반도체 공정의 발전에 기인하여, 내부 회로(14)에 포함되는 소자들의 크기가 감소할 수 있고, 접합 깊이(junction depth) 및 게이트 산화물(gate oxide)의 두께가 감소할 수 있다. 또한, 낮은 소비 전력 및 높은 동작 속도를 위하여, 내부 회로(14)의 동작 전압, 즉 양의 공급 전압 및 음의 공급 전압 사이 전압 차가 감소할 수 있고, 제1 패드(11) 및/또는 제2 패드(12)를 통해서 입출력되는 신호의 주파수가 증가할 수 있다. 이에 따라, 정전기 방전 보호 장치(13)는 보다 강화된 요건들, 예컨대 높은 전류 구동 능력, 낮은 동작 개시 전압, 낮은 누설 전류, 낮은 캐패시턴스 등을 충족할 것이 요구될 수 있다.
일부 실시예들에서, 내부 회로(14)가 도 3a 내지 도 3d를 참조하여 후술되는 바와 같이 입체적인 소자를 포함하는 경우, 정전기 방전 보호 장치(13)는 제한된 면적 및/또는 제한된 공정 하에서 구현되는 것이 요구될 수 있다. 이에 따라, 정전기 방전 보호 장치(13)는 제1 노드(N1) 및 제2 노드(N2) 사이에서 상호 병렬 연결된 복수의 회로들을 포함할 수 있다. 복수의 회로들은 편차(variation)를 가질 수 있고, 정전기 방전 발생시 복수의 회로들 중 일부에 전류가 집중될 수 있다. 이에 따라, 정전기 방전 보호가 적절하게 수행되지 아니하거나 일부 회로들이 영구적으로 손상되어 정전기 방전 보호 기능이 손실될 수 있다.
도면들을 참조하여 후술되는 바와 같이, 정전기 방전 보호 장치(13)는 제1 노드(N1) 및 제2 노드(N2) 사이에서 양극성 접합 트랜지스터(bipolar junction transistor; BJT)를 포함할 수 있고, 양극성 접합 트랜지스터의 PN 접합에 직렬 연결된 저항을 제공할 수 있다. 이에 따라, 정전기 방전 보호 장치(13)에 포함된 복수의 회로들 사이 균일성(uniformity)이 달성될 수 있고, 정전기 방전 보호 장치(13)는 높은 신뢰도 및 강건성(robustness)을 제공할 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 정전기 방전 보호를 위한 장치(20)를 나타내는 회로도이다. 예를 들면, 도 2는 도 1의 정전기 방전 보호 장치(13)의 예시를 나타낸다. 도 1을 참조하여 전술된 바와 같이, 장치(20)는 제1 노드(N1) 및 제2 노드(N2) 사이에서 상호 병렬 연결된 복수의 회로들을 포함할 수 있다. 예를 들면, 도 2에 도시된 바와 같이, 장치(20)는 제1 노드(N1) 및 제2 노드(N2) 사이에서 상호 병렬 연결된 제1 회로(21) 및 제2 회로(22)를 포함할 수 있다. 일부 실시예들에서, 장치(20)는 제1 회로(21) 및 제2 회로(22)와 병렬 연결된 적어도 하나의 회로를 더 포함할 수 있다. 일부 실시예들에서, 제1 회로(21) 및 제2 회로(22)는 동일한 구조를 가지도록 설계될 수 있다.
제1 회로(21)는 제1 NFET(n-channel field effect transistor)(M1) 및 제1 NPN BJT(Q1)를 포함할 수 있다. 도 2에 도시된 바와 같이, 제1 NFET(M1)는 제1 노드(N1)에 연결된 게이트 및 드레인을 포함할 수 있고, 제1 NPN BJT(Q1)는 제2 노드(N2)에 연결된 베이스 및 에미터(emitter)를 포함할 수 있다. 일부 실시예들에서, 도 4 등을 참조하여 후술되는 바와 같이, 제1 NFET(M1)의 소스 및 NPN BJT(Q1)의 콜렉터(collector)는 하나의 영역, 즉 하나의 n형 도핑 영역에 대응할 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 정전기 방전이 발생한 경우, 제1 NFET(M1)의 드레인 및 게이트의 전압이 상승할 수 있고, 이에 따라 제1 NFET(M1)의 소스, 즉 제1 NPN BJT(Q1)의 콜렉터의 전압이 상승할 수 있다. 제1 NPN BJT(Q1)의 콜렉터 및 베이스 사이 PN 접합에서 애벌런치 항복(avalanche breakdown)이 발생할 수 있고, 이 때 제1 NFET(M1)의 게이트 뿐만 아니라 소스(즉, 제1 NPN BJT(Q1)의 콜렉터)는 발리스틱 저항치(ballistic resistance)를 제공할 수 있다. 애벌런치 항복에 의해서 발생한 홀(hole) 전류는 제1 NPN BJT(Q1)의 베이스 전류를 통해서 전개될 수 있고, 베이스의 전압이 상승함에 따라 제1 NPN BJT(Q1)이 동작할 수 있다.
제2 회로(22)는 제2 NFET(M2) 및 제2 NPN BJT(Q2)를 포함할 수 있다. 도 2에 도시된 바와 같이, 제2 NFET(M2)는 제1 노드(N1)에 연결된 게이트 및 드레인을 포함할 수 있고, 제2 NPN BJT(Q2)는 제2 노드(N2)에 연결된 베이스 및 에미터를 포함할 수 있다. 일부 실시예들에서, 도 4 등을 참조하여 후술되는 바와 같이, 제2 NFET(M2)의 소스 및 NPN BJT(Q2)의 콜렉터는 하나의 영역, 즉 하나의 n형 도핑 영역에 대응할 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 정전기 방전이 발생한 경우, 제2 NFET(M2)의 드레인 및 게이트의 전압이 상승할 수 있고, 이에 따라 제2 NFET(M2)의 소스, 즉 제2 NPN BJT(Q2)의 콜렉터의 전압이 상승할 수 있다. 제2 NPN BJT(Q2)의 콜렉터 및 베이스 사이 PN 접합에서 애벌런치 항복이 발생할 수 있고, 이 때 제2 NFET(M2)의 게이트 뿐만 아니라 소스(즉, 제2 NPN BJT(Q2)의 콜렉터)는 발리스틱 저항치를 제공할 수 있다. 애벌런치 항복에 의해서 발생한 홀 전류는 제2 NPN BJT(Q2)의 베이스 전류를 통해서 전개될 수 있고, 베이스의 전압이 상승함에 따라 제2 NPN BJT(Q2)이 동작할 수 있다.
발리스틱 저항치에 기인하여, 정전기 방전 발생시 제1 노드(N1)로부터 제1 회로(21) 및 제2 회로(22)에 각각 유입되는 정전기 방전 전류들이 제한될 수 있다. 이에 따라, 제1 회로(21) 및 제2 회로(22)에 각각 유입되는 정전기 방전 전류들 사이 편차가 감소할 수 있고, 정전기 방전 전류가 제1 회로(21) 및 제2 회로(22) 중 하나에 집중되는 것이 방지될 수 있다. 이에 따라, 정전기 방전 전류들의 균일성이 달성될 수 있고, 장치(20)의 높은 신뢰도 및 강건성이 달성될 수 있다.
도 3a 내지 도 3d는 본 개시의 예시적 실시예들에 따른 FET(field effect transistor)의 예시들을 나타내는 도면들이다. 예를 들면, 도 3a는 FinFET(30a)을 나타내고, 도 3b는 GAAFET(gate-all-around field effect transistor)(30b)을 나타내고, 도 3c는 MBCFET(multi-bridge channel field effect transistor)(30c)을 나타내며, 도 3d는 VFET(vertical field effect transistor)(30d)을 나타낸다. 도해의 편의를 위하여, 도 3a 내지 도 3c는 3개의 소스/드레인 영역들 중 하나가 제거된 모습을 도시하고, 도 3d는 Y축 및 Z축으로 이루어진 평면과 평행하고 VFET(30d)의 채널(CH)을 통과하는 평면으로 VFET(30d)를 자른 단면을 나타낸다.
도 3a를 참조하면, FinFET(30a)은, STI(shallow trench isolation)들 사이에서 X축 방향으로 연장되는 핀(fin) 형상의 활성 패턴 및 Y축 방향으로 연장되는 게이트 전극(G)에 의해서 형성될 수 있다. 게이트 전극(G)의 양측에 소스/드레인 영역(SD)이 형성될 수 있고, 이에 따라 소스 및 드레인은 X축 방향으로 상호 이격될 수 있다. 채널(CH) 및 게이트 전극(G) 사이에 절연막이 형성될 수 있다. 일부 실시예들에서, FinFET(30a)은 Y축 방향으로 상호 이격된 복수의 활성 패턴들 및 게이트 전극(G)에 의해서 형성될 수 있다.
도 3b를 참조하면, GAAFET(30b)은, Z축 방향으로 상호 이격되어 X축 방향으로 연장되는 활성 패턴들, 즉 나노와이어들(nanowires) 및 Y축 방향으로 연장되는 게이트 전극(G)에 의해서 형성될 수 있다. 게이트 전극(G)의 양측에 소스/드레인 영역(SD)이 형성될 수 있고, 이에 따라 소스 및 드레인은 X축 방향으로 상호 이격될 수 있다. 채널(CH) 및 게이트 전극(G) 사이에 절연막이 형성될 수 있다. GAAFET(30b)에 포함되는 나노와이어들의 수는 도 3b에 도시된 바에 제한되지 아니하는 점이 유의된다.
도 3c를 참조하면, MBCFET(30c)은, Z축 방향으로 상호 이격되어 X축 방향으로 연장되는 활성 패턴들, 즉 나노시트들(nanosheets) 및 Y축 방향으로 연장되는 게이트 전극(G)에 의해서 형성될 수 있다. 게이트 전극(G)의 양측에 소스/드레인 영역(SD)이 형성될 수 있고, 이에 따라 소스 및 드레인은 Y축 방향으로 상호 이격될 수 있다. 채널(CH) 및 게이트 전극(G) 사이에 절연막이 형성될 수 있다. MBCFET(30c)에 포함되는 나노시트들의 수는 도 3c에 도시된 바에 제한되지 아니하는 점이 유의된다.
도 3d를 참조하면, VFET(30d)는, 채널(CH)을 사이에 두고 Z축 방향으로 상호 이격된 상위(top) 소스/드레인(T_SD) 및 하위(bottom) 소스/드레인(B_SD)을 포함할 수 있다. VFET(30d)는 상위 소스/드레인(T_SD) 및 하위 소스/드레인(B_SD) 사이에서 채널(CH)의 둘레를 둘러싸는 게이트 전극(G)을 포함할 수 있다. 채널(CH) 및 게이트 전극(G) 사이에 절연막이 형성될 수 있다.
이하에서, GAAFET(30b) 또는 MBCFET(30c)을 포함하는 장치가 주로 설명될 것이나, 장치에 포함되는 소자들이 도 3a 내지 도 3d의 예시들에 제한되지 아니하는 점이 유의된다. 예를 들면, 장치는, P형 트랜지스터를 위한 나노시트들 및 N형 트랜지스터를 위한 나노시트들이 유전체 벽(dielectric wall)으로 분리됨으로써 N형 트랜지스터 및 P형 트랜지스터가 보다 근접한 구조를 가지는 ForkFET을 포함할 수 있다. 또한, 집적 회로는 CFET(complementary FET), NCFET(negative CFET), CNT(carbon nanotube) FET 등과 같은 FET를 포함할 수도 있다.
본 명세서에서, Y축 방향 및 X축 방향은 제1 수평 방향 및 제2 수평 방향으로 각각 지칭될 수 있고, Z축 방향은 수직 방향으로 지칭될 수 있다. X축 및 Y축으로 이루어진 평면은 수평면으로 지칭될 수 있고, 제2 구성요소보다 상대적으로 +Z방향으로 배치된 제1 구성요소는 제2 구성요소 위에 있는 것으로 지칭될 수 있으며, 제2 구성요소보다 상대적으로 -Z방향으로 배치된 제1 구성요소는 제2 구성요소 아래에 있는 것으로 지칭될 수 있다. 또한, 구성요소의 면적은 수평면과 평행한 면에서 구성요소가 차지하는 크기를 지칭할 수 있고, 구성요소의 폭은 구성요소가 연장되는 방향과 직교하는 방향의 길이를 지칭할 수 있다. +Z방향으로 노출된 표면은 상면(top surface)으로 지칭될 수 있고, -Z방향으로 노출된 표면은 하면(bottom surface)으로 지칭될 수 있으며, ±X방향 또는 ±Y방향으로 노출된 표면은 측면으로 지칭될 수 있다. 배선층의 패턴과 같이 전도성 물질로 구성되는 패턴은 전도성 패턴으로 지칭될 수 있고, 단순하게 패턴으로 지칭될 수도 있다. 본 명세서의 도면들에서, 도해의 편의상 일부 층들만이 도시될 수 있다.
도 4는 본 개시의 예시적 실시예에 따른 장치의 레이아웃을 나타내는 도면이다. 예를 들면, 도 4는 도 2의 제1 회로(21) 및 제2 회로(22)를 포함하는 레이아웃(40)의 평면도 및 단면도를 나타낸다. 도해의 편의상 p+ 영역들, n+ 영역들 및 게이트들을 상호 연결하기 위한 구조들, 예컨대 컨택들, 비아들 및 전도성 패턴들은 생략된다. 이하에서, 도 4는 도 2를 참조하여 설명될 것이다.
도 4를 참조하면, 기판(SUB)에서 p-웰(PW)이 배치될 수 있다. p-웰(PW) 상에서 제1 p+ 영역(p1), 제1 내지 제5 n+ 영역(n1 내지 n5) 및 제2 p+ 영역(p2)이 X축 방향으로 순차적으로 배치될 수 있다. 또한, 제2 n+ 영역(n2) 및 제3 n+ 영역(n3) 사이에 제1 게이트(G1)가 형성될 수 있고, 제3 n+ 영역(n3) 및 제4 n+ 영역(n4) 사이에 제2 게이트(G2)가 형성될 수 있다. 도 4에 도시된 바와 같이, 레이아웃(40)은, 제1 게이트(G1)를 X축 방향으로 관통하여 제2 n+ 영역(n2) 및 제3 n+ 영역(n3)에 연결되는 3개의 활성 패턴들(예컨대, 3개의 나노시트들)을 포함할 수 있고, 제2 게이트(G2)를 X축 방향으로 관통하여 제3 n+ 영역(n3) 및 제4 n+ 영역(n4)에 연결되는 3개의 활성 패턴들(예컨대, 3개의 나노시트들)을 포함할 수 있다. 게이트 전극을 관통하는 활성 패턴들의 개수는 도 4에 도시된 바에 제한되지 아니하는 점이 유의된다.
제1 p+ 영역(p1), 제1 내지 제5 n+ 영역(n1 내지 n5) 및 제2 p+ 영역(p2)은 Y축 방향으로 연장될 수 있고, 제1 게이트(G1) 및 제2 게이트(G2) 역시 Y축 방향으로 연장될 수 있다. p-웰(PW) 상에서 도핑된 영역들(예컨대, n+ 영역들 및 p+ 영역들) 사이 게이트가 제거된 부분에 절연체가 배치될 수 있다. 예를 들면, 제1 n+ 영역(n1) 및 제2 n+ 영역(n2) 사이에 절연체가 배치될 수 있다. 일부 실시예들에서, 도핑된 영역들 사이 게이트는 디퓨전 브레이크(diffusion break)에 의해서 제거될 수 있다. 예를 들면, 도 4에 도시된 바와 같이, 게이트는 게이트 폭에 대응하는 폭을 가지는 싱글 디퓨전 브레이크(single diffusion break; SDB)에 의해서 제거될 수 있다. 일부 실시예들에서, 레이아웃(40)은 하나의 도핑된 영역 및 이에 인접한 게이트 전극들에 대응하는 폭을 가지는 더블 디퓨전 브레이크(double diffusion break; DDB)에 의해서 제거될 수 있다. 이에 따라, 도 4의 레이아웃(40)은 내부 회로와 동일한 공정에 의해서 형성될 수 있다.
도 2의 제1 NFET(M1)은 제1 게이트(G1), 제2 n+ 영역(n2) 및 제3 n+ 영역(n3)에 대응할 수 있고, 제1 NPN BJT(Q1)은 p-웰(PW), 제1 p+ 영역(p1), 제1 n+ 영역(n1) 및 제2 n+ 영역(n2)에 대응할 수 있다. 예를 들면, 제1 노드(N1)에 연결된 제1 게이트(G1) 및 제3 n+ 영역(n3)은 제1 NFET(M1)의 게이트 및 드레인에 각각 대응할 수 있고, 제2 n+ 영역(n2)은 제1 NFET(M1)의 소스에 대응할 수 있다. 또한, 제2 노드(N2)에 연결된 제1 n+ 영역(n1)은 제1 NPN BJT(Q1)의 에미터에 대응할 수 있고, 제1 p+ 영역(p1)을 통해서 제2 노드(N2)에 연결된 p-웰(PW)은 제1 NPN BJT(Q1)의 베이스에 대응할 수 있으며, 제2 n+ 영역(n2)은 제1 NPN BJT(Q1)의 콜렉터에 대응할 수 있다. 이에 따라, 제2 n+ 영역(n2)은 제1 NFET(M1)의 소스 및 제1 NPN BJT(Q1)의 콜렉터에 대응할 수 있고, 제1 NFET(M1) 및 제1 NPN BJT(Q1)에 의해서 공유될 수 있다.
도 2의 제2 NFET(M2)은 제2 게이트(G2), 제3 n+ 영역(n3) 및 제4 n+ 영역(n4)에 대응할 수 있고, 제2 NPN BJT(Q2)은 p-웰(PW), 제4 n+ 영역(n4), 제5 n+ 영역(n5) 및 제2 p+ 영역(p2)에 대응할 수 있다. 예를 들면, 제1 노드(N1)에 연결된 제2 게이트(G2) 및 제3 n+ 영역(n3)은 제2 NFET(M2)의 게이트 및 드레인에 각각 대응할 수 있고, 제4 n+ 영역(n4)은 제2 NFET(M2)의 소스에 대응할 수 있다. 또한, 제2 노드(N2)에 연결된 제5 n+ 영역(n5)은 제2 NPN BJT(Q2)의 에미터에 대응할 수 있고, 제2 p+ 영역(p2)을 통해서 제2 노드(N2)에 연결된 p-웰(PW)은 제2 NPN BJT(Q2)의 베이스에 대응할 수 있으며, 제4 n+ 영역(n4)은 제2 NPN BJT(Q2)의 콜렉터에 대응할 수 있다. 이에 따라, 제4 n+ 영역(n4)은 제2 NFET(M2)의 소스 및 제2 NPN BJT(Q2)의 콜렉터에 대응할 수 있고, 제2 NFET(M2) 및 제2 NPN BJT(Q2)에 의해서 공유될 수 있다.
본 명세서에서, n+ 영역은 n-웰보다 높은 n-형 도펀트의 농도를 가질 수 있고, p+ 영역은 p-웰보다 높은 p-형 도펀트의 농도를 가질 수 있다. 일부 실시예들에서, p-웰 및/또는 n-웰은 딥 n-웰에 배치될 수 있고, 딥 n-웰은 n-웰과 유사하거나 n-웰보다 낮은 n-형 도펀트의 농도를 가질 수 있다.
도 5는 본 개시의 예시적 실시예에 따른 장치(50)를 나타내는 회로도이다. 예를 들면, 도 5의 회로도는 도 4의 레이아웃(40)에 대응하는 등가 회로를 나타낸다. 도 5에 도시된 바와 같이, 장치(50)는 제1 노드(N1) 및 제2 노드(N2) 사이에서 상호 병렬 연결된 제1 회로(51) 및 제2 회로(52)를 포함할 수 있다. 이하에서, 도 5는 도 2 및 도 4를 참조하여 설명될 것이다.
제1 회로(51)는 저항들(R11 내지 R14) 및 제1 NPN BJT(Q1)를 포함할 수 있다. 저항들(R11 내지 R14)은 상호 병렬 연결된 3개의 저항들(R11 내지 R13) 및 제1 NPN BJT와 직렬 연결된 저항(R14)을 포함할 수 있다. 상호 병렬 연결된 3개의 저항들(R11 내지 R13)은 제1 게이트(G1)를 관통하는 3개의 활성 패턴들에 각각 대응할 수 있고, 저항(R14)은 제2 n+ 영역(n2)에 대응할 수 있다. 도 2를 참조하여 전술된 바와 같이, 도 2의 제1 NFET(M1)은 저항들(R11 내지 R14)에 대응하는 발리스틱 저항치를 제공할 수 있다.
제2 회로(52)는 저항들(R21 내지 R23) 및 제2 NPN BJT(Q2)를 포함할 수 있다. 저항들(R21 내지 R24)은 상호 병렬 연결된 3개의 저항들(R21 내지 R23) 및 제1 NPN BJT와 직렬 연결된 저항(R24)을 포함할 수 있다. 상호 병렬 연결된 3개의 저항들(R21 내지 R23)은 제2 게이트(G2)를 관통하는 3개의 활성 패턴들에 각각 대응할 수 있고, 저항(R24)은 제4 n+ 영역(n4)에 대응할 수 있다. 도 2를 참조하여 전술된 바와 같이, 도 2의 제2 NFET(M2)은 저항들(R21 내지 R24)에 대응하는 발리스틱 저항치를 제공할 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 장치의 레이아웃을 나타내는 도면이다. 예를 들면, 도 6은 도 2의 제1 회로(21) 및 제2 회로(22)를 포함하는 레이아웃(60)의 평면도 및 단면도를 나타낸다. 도해의 편의상 p+ 영역들, n+ 영역들 및 게이트들을 상호 연결하기 위한 구조들, 예컨대, 컨택들, 비아들 및 전도성 패턴들은 생략된다. 이하에서, 도 6은 도 2를 참조하여 설명될 것이다.
도 6을 참조하면, 기판(SUB)에서 p-웰(PW)이 배치될 수 있다. p-웰(PW) 상에서 제1 p+ 영역(p1), 제1 내지 제7 + 영역(n1 내지 n7) 및 제2 p+ 영역(p2)이 X축 방향으로 순차적으로 배치될 수 있다. 또한, 제3 n+ 영역(n3) 및 제4 n+ 영역(n4) 사이에 제1 게이트(G1)가 형성될 수 있고, 제4 n+ 영역(n4) 및 제5 n+ 영역(n5) 사이에 제2 게이트(G2)가 형성될 수 있다. 도 6에 도시된 바와 같이, 레이아웃(60)은, 제1 게이트(G1)를 X축 방향으로 관통하여 제3 n+ 영역(n3) 및 제4 n+ 영역(n4)에 연결되는 3개의 활성 패턴들(예컨대, 3개의 나노시트들)을 포함할 수 있고, 제2 게이트(G2)를 X축 방향으로 관통하여 제4 n+ 영역(n4) 및 제5 n+ 영역(n5)에 연결되는 3개의 활성 패턴들(예컨대, 3개의 나노시트들)을 포함할 수 있다. 게이트 전극을 관통하는 활성 패턴들의 개수는 도 6에 도시된 바에 제한되지 아니하는 점이 유의된다.
제1 p+ 영역(p1), 제1 내지 제7 + 영역(n1 내지 n7) 및 제2 p+ 영역(p2)은 Y축 방향으로 연장될 수 있고, 제1 게이트(G1) 및 제2 게이트(G2) 역시 Y축 방향으로 연장될 수 있다. p-웰(PW) 상에서 도핑된 영역들(예컨대, n+ 영역들 및 p+ 영역들) 사이 게이트가 제거된 부분에 절연체가 배치될 수 있고, 예컨대 싱글 디퓨전 브레이크가 배치될 수 있다.
도 2의 제1 NFET(M1)은 제1 게이트(G1), 제3 n+ 영역(n3) 및 제4 n+ 영역(n4)에 대응할 수 있고, 제1 NPN BJT(Q1)은 p-웰(PW), 제1 p+ 영역(p1), 제1 내지 제3 n+ 영역(n1 내지 n3)에 대응할 수 있다. 예를 들면, 제1 노드(N1)에 연결된 제1 게이트(G1) 및 제4 n+ 영역(n4)은 제1 NFET(M1)의 게이트 및 드레인에 각각 대응할 수 있고, 제3 n+ 영역(n3)은 제1 NFET(M1)의 소스에 대응할 수 있다. 또한, 제2 노드(N2)에 연결된 제1 n+ 영역(n1) 및 제2 n+ 영역(n2)은 제1 NPN BJT(Q1)의 에미터에 대응할 수 있고, 제1 p+ 영역(p1)을 통해서 제2 노드(N2)에 연결된 p-웰(PW)은 제1 NPN BJT(Q1)의 베이스에 대응할 수 있으며, 제3 n+ 영역(n3)은 제1 NPN BJT(Q1)의 콜렉터에 대응할 수 있다. 이에 따라, 제3 n+ 영역(n3)은 제1 NFET(M1)의 소스 및 제1 NPN BJT(Q1)의 콜렉터에 대응할 수 있고, 제1 NFET(M1) 및 제1 NPN BJT(Q1)에 의해서 공유될 수 있다.
도 2의 제2 NFET(M2)은 제2 게이트(G2), 제4 n+ 영역(n4) 및 제5 n+ 영역(n5)에 대응할 수 있고, 제2 NPN BJT(Q2)은 p-웰(PW), 제5 내지 제7 n+ 영역(n5 내지 n7) 및 제2 p+ 영역(p2)에 대응할 수 있다. 예를 들면, 제1 노드(N1)에 연결된 제2 게이트(G2) 및 제4 n+ 영역(n4)은 제2 NFET(M2)의 게이트 및 드레인에 각각 대응할 수 있고, 제5 n+ 영역(n5)은 제2 NFET(M2)의 소스에 대응할 수 있다. 또한, 제2 노드(N2)에 연결된 제6 n+ 영역(n6) 및 제7 n+ 영역(n7)은 제2 NPN BJT(Q2)의 에미터에 대응할 수 있고, 제2 p+ 영역(p2)을 통해서 제2 노드(N2)에 연결된 p-웰(PW)은 제2 NPN BJT(Q2)의 베이스에 대응할 수 있으며, 제5 n+ 영역(n5)은 제2 NPN BJT(Q2)의 콜렉터에 대응할 수 있다. 이에 따라, 제5 n+ 영역(n5)은 제2 NFET(M2)의 소스 및 제2 NPN BJT(Q2)의 콜렉터에 대응할 수 있고, 제2 NFET(M2) 및 제2 NPN BJT(Q2)에 의해서 공유될 수 있다.
도 4의 레이아웃(40)과 비교할 때, 도 6의 레이아웃(60)은 추가적은 n+ 영역들, 즉 제2 n+ 영역(n2) 및 제6 n+ 영역(n6)을 포함할 수 있다. 이에 따라, 도 2의 제1 NPN BJT(Q1)의 에미터는 2개의 n+ 영역들, 즉 제1 n+ 영역(n1) 및 제2 n+ 영역(n2)에 대응할 수 있고, 도 2의 제2 NPN BJT(Q2)의 에미터는 2개의 n+ 영역들, 즉 제6 n+ 영역(n6) 및 제7 n+ 영역(n7)에 대응할 수 있다. 증가된 n+ 영역들에 기인하여, 도 6의 레이아웃(60)에서 정전기 방전 발생시 에미터 과밀(crowding)이 감소할 수 있고, 높은 파괴 전류, 즉 높은 정전기 방전 전류를 제공할 수 있다. 일부 실시예들에서, 도 2의 장치(20)에 대응하는 레이아웃은, 제1 NPN BJT(Q1)의 에미터 또는 제2 NPN BJT(Q2)에 대응하는 3개 이상의 n+ 영역들을 포함할 수 있다.
도 7은 본 개시의 예시적 실시예에 따른 장치의 레이아웃을 나타내는 도면이다. 예를 들면, 도 7은 도 2의 제1 회로(21) 및 제2 회로(22)를 포함하는 레이아웃(70)의 평면도 및 단면도를 나타낸다. 도해의 편의상 p+ 영역들, n+ 영역들 및 게이트들을 상호 연결하기 위한 구조들, 예컨대, 컨택들, 비아들 및 전도성 패턴들은 생략된다. 이하에서, 도 7은 도 2를 참조하여 설명될 것이다.
도 7을 참조하면, 기판(SUB)에서 p-웰(PW)이 배치될 수 있다. p-웰(PW) 상에서 제1 p+ 영역(p1), 제1 n+ 영역(n1), 제2 p+ 영역(p2), 제2 내지 제4 n+ 영역(n2 내지 n4), 제3 p+ 영역(p3), 제5 n+ 영역(n5) 및 제4 p+ 영역(p4)이 X축 방향으로 순차적으로 배치될 수 있다. 또한, 제2 n+ 영역(n2) 및 제3 n+ 영역(n3) 사이에 제1 게이트(G1)가 형성될 수 있고, 제3 n+ 영역(n3) 및 제4 n+ 영역(n4) 사이에 제2 게이트(G2)가 형성될 수 있다. 도 7에 도시된 바와 같이, 레이아웃(70)은, 제1 게이트(G1)를 관통하여 제2 n+ 영역(n2) 및 제3 n+ 영역(n3)에 연결되는 3개의 활성 패턴들(예컨대, 3개의 나노시트들)을 포함할 수 있고, 제2 게이트(G2)를 X축 방향으로 관통하여 제3 n+ 영역(n3) 및 제4 n+ 영역(n4)에 연결되는 3개의 활성 패턴들(예컨대, 3개의 나노시트들)을 포함할 수 있다. 게이트 전극을 관통하는 활성 패턴들의 개수는 도 7에 도시된 바에 제한되지 아니하는 점이 유의된다.
제1 p+ 영역(p1), 제1 n+ 영역(n1), 제2 p+ 영역(p2), 제2 내지 제4 n+ 영역(n2 내지 n4), 제3 p+ 영역(p3), 제5 n+ 영역(n5) 및 제4 p+ 영역(p4)은 Y축 방향으로 연장될 수 있고, 제1 게이트(G1) 및 제2 게이트(G2) 역시 Y축 방향으로 연장될 수 있다. p-웰(PW) 상에서 도핑된 영역들(예컨대, n+ 영역들 및 p+ 영역들) 사이 게이트가 제거된 부분에 절연체가 배치될 수 있고, 예컨대 싱글 디퓨전 브레이크가 배치될 수 있다.
도 2의 제1 NFET(M1)은 제1 게이트(G1), 제2 n+ 영역(n2) 및 제3 n+ 영역(n3)에 대응할 수 있고, 제1 NPN BJT(Q1)은 p-웰(PW), 제1 p+ 영역(p1), 제1 n+ 영역(n1), 제2 p+ 영역(p2) 및 제2 n+ 영역(n2)에 대응할 수 있다. 예를 들면, 제1 노드(N1)에 연결된 제1 게이트(G1) 및 제3 n+ 영역(n3)은 제1 NFET(M1)의 게이트 및 드레인에 각각 대응할 수 있고, 제2 n+ 영역(n2)은 제1 NFET(M1)의 소스에 대응할 수 있다. 또한, 제2 노드(N2)에 연결된 제1 n+ 영역(n1)은 제1 NPN BJT(Q1)의 에미터에 대응할 수 있고, 제1 p+ 영역(p1)을 통해서 제2 노드(N2)에 연결된 p-웰(PW)은 제1 NPN BJT(Q1)의 베이스에 대응할 수 있으며, 제2 n+ 영역(n2)은 제1 NPN BJT(Q1)의 콜렉터에 대응할 수 있다. 이에 따라, 제2 n+ 영역(n2)은 제1 NFET(M1)의 소스 및 제1 NPN BJT(Q1)의 콜렉터에 대응할 수 있고, 제1 NFET(M1) 및 제1 NPN BJT(Q1)에 의해서 공유될 수 있다.
도 2의 제2 NFET(M2)은 제2 게이트(G2), 제3 n+ 영역(n3) 및 제4 n+ 영역(n4)에 대응할 수 있고, 제2 NPN BJT(Q2)은 p-웰(PW), 제4 n+ 영역(n4), 제3 p+ 영역(p3), 제5 n+ 영역(n5) 및 제4 p+ 영역(p4)에 대응할 수 있다. 예를 들면, 제1 노드(N1)에 연결된 제2 게이트(G2) 및 제3 n+ 영역(n3)은 제2 NFET(M2)의 게이트 및 드레인에 각각 대응할 수 있고, 제4 n+ 영역(n4)은 제2 NFET(M2)의 소스에 대응할 수 있다. 또한, 제2 노드(N2)에 연결된 제5 n+ 영역(n5)은 제2 NPN BJT(Q2)의 에미터에 대응할 수 있고, 제2 p+ 영역(p2)을 통해서 제2 노드(N2)에 연결된 p-웰(PW)은 제2 NPN BJT(Q2)의 베이스에 대응할 수 있으며, 제4 n+ 영역(n4)은 제2 NPN BJT(Q2)의 콜렉터에 대응할 수 있다. 이에 따라, 제4 n+ 영역(n4)은 제2 NFET(M2)의 소스 및 제2 NPN BJT(Q2)의 콜렉터에 대응할 수 있고, 제2 NFET(M2) 및 제2 NPN BJT(Q2)에 의해서 공유될 수 있다.
도 4의 레이아웃(40)과 비교할 때, 도 7의 레이아웃(70)은 p-웰(PW) 상에서 추가적인 p+ 영역들, 즉 제2 p+ 영역(p2) 및 제3 p+ 영역(p3)을 포함할 수 있다. 이에 따라, 정전기 방전 발생시 제1 NPN BJT(Q1)에서 제2 p+ 영역(p2)에 기인하여 베이스 재결합(base recombination)이 더욱 활성화될 수 있다. 유사하게, 정전기 방전 발생시 제2 NPN BJT(Q2)에서 제3 p+ 영역(p3)에 기인하여 베이스 재결합이 더욱 활성화될 수 있다. 이에 따라, 스냅백(snapback) 소자의 홀드(hold) 전압을 상승시킬 수 있고, 신호의 왜곡, 소자의 열화 및/또는 손상이 방지될 수 있다. 일부 실시예들에서, 도 2의 장치(20)에 대응하는 레이아웃은, 제1 NPN BJT(Q1) 또는 제2 NPN BJT(Q2)에서 베이스 재결합의 활성화를 위한 2개의 이상의 추가적인 p+ 영역들을 포함할 수 있다.
도 8은 본 개시의 예시적 실시예에 따른 정전기 방전 보호를 위한 장치(80)를 나타내는 회로도이다. 예를 들면, 도 8은 도 1의 정전기 방전 보호 장치(13)의 예시를 나타낸다. 도 8에 도시된 바와 같이, 장치(80)는 제1 노드(N1) 및 제2 노드(N2) 사이에서 상호 병렬 연결된 제1 회로(81) 및 제2 회로(82)를 포함할 수 있다. 이하에서, 도 2에 대한 설명과 중복되는 내용은 생략될 것이다.
제1 회로(81)는 2개의 제1 NFET들(M11, M12) 및 제1 NPN BJT(Q1)를 포함할 수 있다. 제1 회로(81)에서 도 2의 제1 회로(21)에 포함된 제1 NFET(M1)은 2개의 제1 NFET들(M11, M12)로 대체될 수 있다. 도 8에 도시된 바와 같이, 제1 NFET(M11)의 게이트 및 드레인은 제1 노드(N1)에 연결될 수 있다. 제1 NFET(M12)의 게이트는 제1 노드(N1)에 연결될 수 있고, 제1 NFET(M12)의 드레인은 제1 NFET(M11)의 소스에 연결될 수 있다. 도 9를 참조하여 후술되는 바와 같이, 제1 NFET(M12)의 소스 및 제1 NPN BJT(Q1)의 콜렉터는 하나의 n+ 영역에 대응할 수 있다.
제2 회로(82)는 2개의 제2 NFET들(M21, M22) 및 제2 NPN BJT(Q2)를 포함할 수 있다. 제2 회로(82)에서 도 2의 제2 회로(220에 포함된 제2 NFET(M2)은 2개의 제2 NFET들(M21, M22)로 대체될 수 있다. 도 8에 도시된 바와 같이, 제2 NFET(M121)의 게이트 및 드레인은 제1 노드(N1)에 연결될 수 있다. 제2 NFET(M22)의 게이트는 제1 노드(N1)에 연결될 수 있고, 제2 NFET(M22)의 드레인은 제2 NFET(M21)의 소스에 연결될 수 있다. 도 9를 참조하여 후술되는 바와 같이, 제2 NFET(M22)의 소스 및 제2 NPN BJT(Q2)의 콜렉터는 하나의 n+ 영역에 대응할 수 있다.
도 10을 참조하여 후술되는 바와 같이, 제1 회로(81) 및 제2 회로(82) 각각에서 추가된 NFET에 기인하여 보다 높은 발리스틱 저항치가 제공될 수 있다. 이하에서, 도 9를 참조하여 도 8의 장치(80)를 포함하는 레이아웃이 설명될 것이고, 도 10을 참조하여 도 8의 장치(80)에 대응하는 등가회로가 설명될 것이다.
도 9는 본 개시의 예시적 실시예에 따른 장치의 레이아웃을 나타내는 도면이다. 예를 들면, 도 9은 도 8의 제1 회로(81) 및 제2 회로(82)를 포함하는 레이아웃(90)의 평면도 및 단면도를 나타낸다. 도해의 편의상 p+ 영역들, n+ 영역들 및 게이트들을 상호 연결하기 위한 구조들, 예컨대, 컨택들, 비아들 및 전도성 패턴들은 생략된다. 이하에서, 도 9는 도 8를 참조하여 설명될 것이다.
도 9를 참조하면, 기판(SUB)에서 p-웰(PW)이 배치될 수 있다. p-웰(PW) 상에서 제1 p+ 영역(p1), 제1 내지 제7 n+ 영역(n1 내지 n7) 및 제2 p+ 영역(P2)이 X축 방향으로 순차적으로 배치될 수 있다. 또한, 제2 n+ 영역(n2) 및 제3 n+ 영역(n3) 사이에 제1 게이트(G1)가 형성될 수 있고, 제3 n+ 영역(n3) 및 제4 n+ 영역(n4) 사이에 제2 게이트(G2)가 형성될 수 있고, 제4 n+ 영역(n4) 및 제5 n+ 영역(n5) 사이에 제3 게이트(G3)가 형성될 수 있으며, 제5 n+ 영역(n5) 및 제6 n+ 영역(n6) 사이에 제4 게이트(G4)가 형성될 수 있다. 도 9에 도시된 바와 같이, 레이아웃(90)은, 제1 내지 제4 게이트(G1 내지 G4) 각각에서 X축 방향으로 관통하는 3개의 활성 패턴들(예컨대, 3개의 나노시트들)을 포함할 수 있다. 게이트 전극을 관통하는 활성 패턴들의 개수는 도 9에 도시된 바에 제한되지 아니하는 점이 유의된다.
제1 p+ 영역(p1), 제1 내지 제7 n+ 영역(n1 내지 n7) 및 제2 p+ 영역(P2)은 Y축 방향으로 연장될 수 있고, 제1 내지 제4 게이트(G1 내지 G4) 역시 Y축 방향으로 연장될 수 있다. p-웰(PW) 상에서 도핑된 영역들(예컨대, n+ 영역들 및 p+ 영역들) 사이 게이트가 제거된 부분에 절연체가 배치될 수 있고, 예컨대 싱글 디퓨전 브레이크가 배치될 수 있다.
도 8의 제1 NFET(M11)은 제2 게이트(G2), 제3 n+ 영역(n3) 및 제4 n+ 영역(n4)에 대응할 수 있고, 제1 NFET(M12)은 제1 게이트(G1), 제2 n+ 영역(n2) 및 제3 n+ 영역(n3)에 대응할 수 있으며, 제1 NPN BJT(Q1)는 p-웰(PW), 제1 p+ 영역(p1), 제1 n+ 영역(n1) 및 제2 n+ 영역(n2)에 대응할 수 있다. 예를 들면, 제1 노드(N1)에 연결된 제2 게이트(G2) 및 제4 n+ 영역(n4)은 제1 NFET(M11)의 게이트 및 드레인에 각각 대응할 수 있고, 제3 n+ 영역(n3)은 제1 NFET(M11)의 소스에 대응할 수 있다. 제1 노드(N1)에 연결된 제1 게이트(G1)는 제1 NFET(M12)의 게이트에 대응할 수 있고, 제2 n+ 영역(n2) 및 제3 n+ 영역(n3)은 제1 NFET(M12)의 소스 및 드레인에 각각 대응할 수 있다. 이에 따라, 제3 n+ 영역(n3)은 2개의 제1 NFET들(M11, M12)에 의해서 공유될 수 있다. 또한, 제2 노드(N2)에 연결된 제1 n+ 영역(n1)은 제1 NPN BJT(Q1)의 에미터에 대응할 수 있고, 제1 p+ 영역(p1)을 통해서 제2 노드(N2)에 연결된 p-웰(PW)은 제1 NPN BJT(Q1)의 베이스에 대응할 수 있으며, 제2 n+ 영역(n2)은 제1 NPN BJT(Q1)의 콜렉터에 대응할 수 있다. 이에 따라, 제2 n+ 영역(n2)은 제1 NFET(M12)의 소스 및 제1 NPN BJT(Q1)의 콜렉터에 대응할 수 있고, 제1 NFET(M12) 및 제1 NPN BJT(Q1)에 의해서 공유될 수 있다.
도 8의 제2 NFET(M21)은 제3 게이트(G3), 제4 n+ 영역(n4) 및 제5 n+ 영역(n5)에 대응할 수 있고, 제2 NFET(M22)은 제4 게이트(G4), 제5 n+ 영역(n5) 및 제6 n+ 영역(n6)에 대응할 수 있으며, 제2 NPN BJT(Q2)는 p-웰(PW), 제6 n+ 영역(n6), 제7 n+ 영역(n7) 및 제2 p+ 영역(p2)에 대응할 수 있다. 예를 들면, 제1 노드(N1)에 연결된 제3 게이트(G3) 및 제4 n+ 영역(n4)은 제2 NFET(M21)의 게이트 및 드레인에 각각 대응할 수 있고, 제5 n+ 영역(n5)은 제2 NFET(M21)의 소스에 대응할 수 있다. 이에 따라, 제4 n+ 영역(n4)은 제1 NFET(M11) 및 제2 NFET(M21)에 의해서 공유될 수 있다. 제1 노드(N1)에 연결된 제4 게이트(G4)는 제2 NFET(M22)의 게이트에 대응할 수 있고, 제5 n+ 영역(n5) 및 제6 n+ 영역(n6)은 제2 NFET(M22)의 드레인 및 소스에 각각 대응할 수 있다. 이에 따라, 제5 n+ 영역(n5)은 2개의 제2 NFET들(M21, M22)에 의해서 공유될 수 있다. 또한, 제2 노드(N2)에 연결된 제7 n+ 영역(n7)은 제2 NPN BJT(Q2)의 에미터에 대응할 수 있고, 제2 p+ 영역(p2)을 통해서 제2 노드(N2)에 연결된 p-웰(PW)은 제2 NPN BJT(Q2)의 베이스에 대응할 수 있으며, 제6 n+ 영역(n6)은 제2 NPN BJT(Q2)의 콜렉터에 대응할 수 있다. 이에 따라, 제6 n+ 영역(n6)은 제2 NFET(M22)의 소스 및 제2 NPN BJT(Q2)의 콜렉터에 대응할 수 있고, 제2 NFET(M22) 및 제2 NPN BJT(Q2)에 의해서 공유될 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 장치(100)를 나타내는 회로도이다. 예를 들면, 도 10의 회로도는 도 9의 레이아웃(90)에 대응하는 등가 회로를 나타낸다. 도 10에 도시된 바와 같이, 장치(100)는 제1 노드(N1) 및 제2 노드(N2) 사이에서 상호 병렬 연결된 제1 회로(101) 및 제2 회로(102)를 포함할 수 있다. 이하에서, 도 10은 도 8 및 도 9를 참조하여 설명될 것이다.
제1 회로(101)는 저항들(R11 내지 R18) 및 제1 NPN BJT(Q1)를 포함할 수 있다. 저항들(R11 내지 R18)은 상호 병렬 연결된 3개의 저항들(R11 내지 R13), 저항(R14), 상호 병렬 연결된 3개의 저항들(R15 내지 R17) 및 저항(R18)을 포함할 수 있다. 상호 병렬 연결된 3개의 저항들(R11 내지 R13)은 제2 게이트(G2)를 관통하는 3개의 활성 패턴들(예컨대, 3개의 나노시트들)에 각각 대응할 수 있고, 저항(R14)은 제3 n+ 영역(n3)에 대응할 수 있다. 또한, 상호 병렬 연결된 3개의 저항들(R15 내지 R17)은 제1 게이트(G1)를 관통하는 3개의 활성 패턴들(예컨대, 3개의 나노시트들)에 각각 대응할 수 있고, 저항(R18)은 제2 n+ 영역(n2)에 대응할 수 있다. 도 8을 참조하여 전술된 바와 같이, 2개의 제1 NFET들(M11, M12)은 저항들(R11 내지 R18)에 대응하는 발리스틱 저항치를 제공할 수 있다.
제2 회로(102)는 저항들(R21 내지 R28) 및 제2 NPN BJT(Q2)를 포함할 수 있다. 저항들(R21 내지 R24)은 상호 병렬 연결된 3개의 저항들(R21 내지 R23), 저항(R24), 상호 병렬 연결된 3개의 저항들(R25 내지 R27) 및 저항(R28)을 포함할 수 있다. 상호 병렬 연결된 3개의 저항들(R21 내지 R23)은 제3 게이트(G3)를 관통하는 3개의 활성 패턴들(예컨대, 3개의 나노시트들)에 각각 대응할 수 있고, 저항(R24)은 제5 n+ 영역(n5)에 대응할 수 있다. 또한, 상호 병렬 연결된 3개의 저항들(R25 내지 R27)은 제4 게이트(G4)를 관통하는 3개의 활성 패턴들(예컨대, 3개의 나노시트들)에 각각 대응할 수 있고, 저항(R28)은 제6 n+ 영역(n6)에 대응할 수 있다. 도 8을 참조하여 전술된 바와 같이, 2개의 제2 NFET들(M21, M22)은 저항들(R21 내지 R28)에 대응하는 발리스틱 저항치를 제공할 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 장치(110)를 나타내는 회로도이다. 예를 들면, 도 11의 회로도는 장치(110)의 등가 회로를 나타낸다. 도 11에 도시된 바와 같이, 장치(110)는 제1 노드(N1) 및 제2 노드(N2) 사이에서 상호 병렬 연결된 제1 회로(111) 및 제2 회로(112)를 포함할 수 있다. 이하에서, 도 11에 대한 설명 중 도 5에 대한 설명과 중복되는 내용은 생략될 것이다.
제1 회로(111)는 저항들(R11 내지 R14), 제1 NPN BJT(Q1) 및 제1 다이오드(D1)를 포함할 수 있다. 상호 병렬 연결된 저항들(R11 내지 R13)은 게이트(예컨대, 도 12의 G1)를 관통하는 3개의 활성 패턴들(예컨대, 3개의 나노시트들)에 대응할 수 있고, 저항(R14)은 제1 NPN BJT(Q1)의 콜렉터에 대응하는 n+ 영역(예컨대, 도 12의 n3)에 대응할 수 있다. 제1 NPN BJT(Q1)의 베이스는 제1 노드(N2) 대신 제1 다이오드(D1)의 캐소드에 연결될 수 있다.
도 5의 제1 회로(51)와 비교할 때, 제1 회로(111)는 제1 노드(N1)에 연결된 애노드 및 제1 NPN BJT(Q1)의 베이스에 연결된 캐소드를 가지는 제1 다이오드(D1)를 더 포함할 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 정전기 방전이 발생하는 경우, 제1 다이오드(D1)는 제1 NPN BJT(Q1)의 베이스의 전위를 상승시킬 수 있고, 이에 따라 제1 NPN BJT(Q1)는 조기에 구동될 수 있다. 즉, 제1 다이오드(D1)에 의해서 제1 회로(111)의 트리거 전압이 감소할 수 있고, 낮은 동작 전압을 가지는 내부 회로(예컨대, 도 1의 14)가 정전기 방전으로부터 보호될 수 있다.
제2 회로(112)는 저항들(R21 내지 R24), 제2 NPN BJT(Q2) 및 제2 다이오드(D2)를 포함할 수 있다. 상호 병렬 연결된 저항들(R21 내지 R23)은 게이트(예컨대, 도 12의 G2)를 관통하는 3개의 활성 패턴들(예컨대, 3개의 나노시트들)에 대응할 수 있고, 저항(R24)은 제2 NPN BJT(Q2)의 콜렉터에 대응하는 n+ 영역(예컨대, 도 12의 n5)에 대응할 수 있다. 제2 NPN BJT(Q2)의 베이스는 제2 노드(N2) 대신 제2 다이오드(D2)의 캐소드에 연결될 수 있다.
도 5의 제2 회로(52)와 비교할 때, 제2 회로(112)는 제1 노드(N1)에 연결된 애노드 및 제2 NPN BJT(Q2)의 베이스에 연결된 캐소드를 가지는 제2 다이오드(D2)를 더 포함할 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 정전기 방전이 발생하는 경우, 제2 다이오드(D2)는 제2 NPN BJT(Q2)의 베이스의 전위를 상승시킬 수 있고, 이에 따라 제2 NPN BJT(Q2)는 조기에 구동될 수 있다. 즉, 제2 다이오드(D2)에 의해서 제2 회로(112)의 트리거 전압이 감소할 수 있고, 낮은 동작 전압을 가지는 내부 회로(예컨대, 도 1의 14)가 정전기 방전으로부터 보호될 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 장치의 레이아웃을 나타내는 도면이다. 예를 들면, 도 12는 도 11의 제1 회로(111) 및 제2 회로(112)를 포함하는 레이아웃(120)의 평면도 및 단면도를 나타낸다. 도해의 편의상 p+ 영역들, n+ 영역들 및 게이트들을 상호 연결하기 위한 구조들, 예컨대 컨택들, 비아들 및 전도성 패턴들은 생략된다. 이하에서, 도 12는 도 11을 참조하여 설명될 것이고, 도면들을 참조하여 전술된 바와 중복되는 내용은 생략될 것이다.
도 12를 참조하면, 기판(SUB)에서 제1 n-웰(NW1), p-웰(PW) 및 제2 n-웰(NW2)이 X축 방향으로 순차적으로 배치될 수 있다. 제1 n-웰(NW1) 상에서 제1 p+ 영역(p1) 및 제1 n+ 영역(n1)이 배치될 수 있고, p-웰(PW) 상에서 제2 p+ 영역(p2), 제2 내지 제6 n+ 영역(n2 내지 n6) 및 제3 p+ 영역(p3)이 X축 방향으로 순차적으로 배치될 수 있으며, 제2 n-웰(NW2) 상에서 제7 n+ 영역(n7) 및 제4 p+ 영역(p4)이 배치될 수 있다. 또한, 제3 n+ 영역(n3) 및 제4 n+ 영역(n4) 사이에 제1 게이트(G1)가 형성될 수 있고, 제4 n+ 영역(n4) 및 제5 n+ 영역(n5) 사이에 제2 게이트(G2)가 형성될 수 있다. 도 12에 도시된 바와 같이, 레이아웃(120)은, 제1 게이트(G1)를 관통하여 제3 n+ 영역(n3) 및 제4 n+ 영역(n4)에 연결되는 3개의 활성 패턴들(예컨대, 3개의 나노시트들)을 포함할 수 있고, 제2 게이트(G2)를 X축 방향으로 관통하여 제4 n+ 영역(n4) 및 제5 n+ 영역(n5)에 연결되는 3개의 활성 패턴들(예컨대, 3개의 나노시트들)을 포함할 수 있다. 게이트 전극을 관통하는 활성 패턴들의 개수는 도 12에 도시된 바에 제한되지 아니하는 점이 유의된다.
제1 내지 제4 p+ 영역(p1 내지 p4) 및 제1 내지 제7 n+ 영역(n1 내지 n7)은 Y축 방향으로 연장될 수 있고, 제1 게이트(G1) 및 제2 게이트(G2) 역시 Y축 방향으로 연장될 수 있다. 제1 n-웰(NW1), p-웰(PW) 및 제2 n-웰(NW2) 상에서 도핑된 영역들(예컨대, n+ 영역들 및 p+ 영역들) 사이 게이트가 제거된 부분에 절연체가 배치될 수 있고, 예컨대 싱글 디퓨전 브레이크가 배치될 수 있다.
도 11의 저항들(R11 내지 R13)은 제1 게이트(G1)를 관통하는 3개의 활성 패턴들에 대응할 수 있고, 저항(R14)은 제3 n+ 영역(n3)에 대응할 수 있다. 도 11의 제1 NPN BJT(Q1)는 p-웰(PW), 제2 p+ 영역(p2), 제2 n+ 영역(n2) 및 제3 n+ 영역(n3)에 대응할 수 있다. 예를 들면, 제2 노드(N2)에 연결된 제2 n+ 영역(n2)은 제1 NPN BJT(Q1)의 에미터에 대응할 수 있고, 제2 p+ 영역(p2)을 통해서 제1 n+ 영역(n1)에 연결된 p-웰(PW)은 제1 NPN BJT(Q1)의 베이스에 대응할 수 있으며, 제3 n+ 영역(n3)은 제1 NPN BJT(Q1)의 콜렉터에 대응할 수 있다. 제1 노드(N1)에 연결된 제1 p+ 영역(p1)은 도 11의 제1 다이오드(D1)의 애노드에 대응할 수 있고, 제1 n-웰(NW1)은 제1 다이오드(D1)의 캐소드에 대응할 수 있다. 이에 따라, 제1 n-웰(NW1)은 제1 n+ 영역(n1) 및 제2 p+ 영역(p2)을 통해서 p-웰(PW), 즉 제1 NPN BJT(Q1)의 베이스에 연결될 수 있다.
도 11의 저항들(R21 내지 R23)은 제2 게이트(G2)를 관통하는 3개의 활성 패턴들에 대응할 수 있고, 저항(R24)은 제5 n+ 영역(n5)에 대응할 수 있다. 도 11의 제2 NPN BJT(Q2)는 p-웰(PW), 제5 n+ 영역(n5), 제6 n+ 영역(n6) 및 제3 p+ 영역(p3)에 대응할 수 있다. 예를 들면, 제2 노드(N2)에 연결된 제6 n+ 영역(n6)은 제2 NPN BJT(Q2)의 에미터에 대응할 수 있고, 제3 p+ 영역(p3)을 통해서 제7 n+ 영역(n7)에 연결된 p-웰(PW)은 제2 NPN BJT(Q2)의 베이스에 대응할 수 있으며, 제5 n+ 영역(n5)은 제2 NPN BJT(Q2)의 콜렉터에 대응할 수 있다. 제1 노드(N1)에 연결된 제4 p+ 영역(p4)은 도 11의 제2 다이오드(D2)의 애노드에 대응할 수 있고, 제2 n-웰(NW2)은 제2 다이오드(D2)의 캐소드에 대응할 수 있다. 이에 따라, 제2 n-웰(NW2)은 제7 n+ 영역(n7) 및 제3 p+ 영역(p3)을 통해서 p-웰(PW), 즉 제2 NPN BJT(Q2)의 베이스에 연결될 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 장치(130)를 나타내는 회로도이다. 예를 들면, 도 13의 회로도는 장치(130)의 등가 회로를 나타낸다. 도 13에 도시된 바와 같이, 장치(130)는 제1 노드(N1) 및 제2 노드(N2) 사이에서 상호 병렬 연결된 제1 회로(131) 및 제2 회로(132)를 포함할 수 있다. 이하에서, 도 13에 대한 설명 중 도 5에 대한 설명과 중복되는 내용은 생략될 것이다.
제1 회로(131)는 저항들(R11 내지 R14), 제1 NPN BJT(Q1), 제1 캐패시터(C1) 및 제1 저항(R1)을 포함할 수 있다. 상호 병렬 연결된 저항들(R11 내지 R13)은 게이트(예컨대, 도 14의 G1)를 관통하는 3개의 활성 패턴들(예컨대, 3개의 나노시트들)에 대응할 수 있고, 저항(R14)은 제1 NPN BJT(Q1)의 콜렉터에 대응하는 n+ 영역(예컨대, 도 14의 n2)에 대응할 수 있다. 제1 NPN BJT(Q1)의 베이스는 제1 노드(N2) 대신 제1 캐패시터(C1) 및 제1 저항(R1)이 상호 연결된 노드에 연결될 수 있다.
도 5의 제1 회로(51)와 비교할 때, 제1 회로(131)는 제1 캐패시터(C1) 및 제1 저항(R1)을 더 포함할 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 정전기 방전이 발생하는 경우, 제1 노드(N1)에 연결된 제1 캐패시터(C1)에 의해서 제1 NPN BJT(Q1)의 베이스의 전위가 상승할 수 있고, 이에 따라 제1 NPN BJT(Q1)는 조기에 구동될 수 있다. 즉, 제1 캐패시터(C1) 및 제1 저항(R1)에 의해서 제1 회로(131)의 트리거 전압이 감소할 수 있고, 낮은 동작 전압을 가지는 내부 회로(예컨대, 도 1의 14)가 정전기 방전으로부터 보호될 수 있다.
제2 회로(132)는 저항들(R21 내지 R24), 제2 NPN BJT(Q2), 제2 캐패시터(C1) 및 제2 저항(R2)을 포함할 수 있다. 상호 병렬 연결된 저항들(R21 내지 R23)은 게이트(예컨대, 도 14의 G2)를 관통하는 3개의 활성 패턴들(예컨대, 3개의 나노시트들)에 대응할 수 있고, 저항(R24)은 제2 NPN BJT(Q2)의 콜렉터에 대응하는 n+ 영역(예컨대, 도 14의 n4)에 대응할 수 있다. 제2 NPN BJT(Q2)의 베이스는 제2 노드(N2) 대신 제2 캐패시터(C2) 및 제2 저항(R2)이 상호 연결된 노드에 연결될 수 있다.
도 5의 제2 회로(52)와 비교할 때, 제2 회로(132)는 제2 캐패시터(C2) 및 제2 저항(R2)을 더 포함할 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 정전기 방전이 발생하는 경우, 제1 노드(N1)에 연결된 제2 캐패시터(C2)에 의해서 제2 NPN BJT(Q2)의 베이스의 전위가 상승할 수 있고, 이에 따라 제2 NPN BJT(Q2)는 조기에 구동될 수 있다. 즉, 제2 캐패시터(C2) 및 제2 저항(R2)에 의해서 제2 회로(132)의 트리거 전압이 감소할 수 있고, 낮은 동작 전압을 가지는 내부 회로(예컨대, 도 1의 14)가 정전기 방전으로부터 보호될 수 있다.
도 14는 본 개시의 예시적 실시예에 따른 장치의 레이아웃을 나타내는 도면이다. 예를 들면, 도 14는 도 13의 제1 회로(131) 및 제2 회로(132)를 포함하는 레이아웃(140)의 평면도 및 단면도를 나타낸다. 도해의 편의상 p+ 영역들, n+ 영역들 및 게이트들을 상호 연결하기 위한 구조들, 예컨대 컨택들, 비아들 및 전도성 패턴들은 생략된다. 이하에서, 도 14는 도 13을 참조하여 설명될 것이고, 도면들을 참조하여 전술된 바와 중복되는 내용은 생략될 것이다.
도 14를 참조하면, 기판(SUB)에서 p-웰(PW)이 배치될 수 있다. p-웰(PW) 상에서 제1 p+ 영역(p1), 제1 내지 제5 n+ 영역(n1 내지 n5) 및 제2 p+ 영역(p2)이 X축 방향으로 순차적으로 배치될 수 있다. 또한, 제2 n+ 영역(n2) 및 제3 n+ 영역(n3) 사이에 제1 게이트(G1)가 형성될 수 있고, 제3 n+ 영역(n3) 및 제4 n+ 영역(n4) 사이에 제2 게이트(G2)가 형성될 수 있다. 도 14에 도시된 바와 같이, 레이아웃은, 제1 게이트(G1)를 X축 방향으로 관통하여 제2 n+ 영역(n2) 및 제3 n+ 영역(n3)에 연결되는 3개의 활성 패턴들(예컨대, 3개의 나노시트들)을 포함할 수 있고, 제2 게이트(G2)를 X축 방향으로 관통하여 제3 n+ 영역(n3) 및 제4 n+ 영역(n4)에 연결되는 3개의 활성 패턴들(예컨대, 3개의 나노시트들)을 포함할 수 있다. 게이트 전극을 관통하는 활성 패턴들의 개수는 도 14에 도시된 바에 제한되지 아니하는 점이 유의된다.
제1 p+ 영역(p1), 제1 내지 제5 n+ 영역(n1 내지 n5) 및 제2 p+ 영역(p2)은 Y축 방향으로 연장될 수 있고, 제1 게이트(G1) 및 제2 게이트(G2) 역시 Y축 방향으로 연장될 수 있다. p-웰(PW) 상에서 도핑된 영역들(예컨대, n+ 영역들 및 p+ 영역들) 사이 게이트가 제거된 부분에 절연체가 배치될 수 있고, 예컨대 싱글 디퓨전 브레이크가 배치될 수 있다.
도 13의 저항들(R11 내지 R13)은 제1 게이트(G1)를 관통하는 3개의 활성 패턴들에 대응할 수 있고, 저항(R14)은 제2 n+ 영역(n2)에 대응할 수 있다. 도 13의 제1 NPN BJT(Q1)는 p-웰(PW), 제1 p+ 영역(p1), 제1 n+ 영역(n1) 및 제2 n+ 영역(n2)에 대응할 수 있다. 예를 들면, 제2 노드(N2)에 연결된 제1 n+ 영역(n1)은 제1 NPN BJT(Q1)의 에미터에 대응할 수 있고, 제1 p+ 영역(p1)을 통해서 제1 캐패시터(C1) 및 제1 저항(R1)에 연결된 p-웰(PW)은 제1 NPN BJT(Q1)의 베이스에 대응할 수 있으며, 제2 n+ 영역(n2)은 제1 NPN BJT(Q1)의 콜렉터에 대응할 수 있다. 제1 캐패시터(C1)는 제1 노드(N1)에 연결될 수 있고, 제1 p+ 영역(p1)을 통해서 p-웰(PW), 즉 제1 NPN BJT(Q1)의 베이스에 연결될 수 있다. 제1 저항(R1)은 제2 노드(N2)에 연결될 수 있고, 제1 p+ 영역(p1)을 통해서 p-웰(PW), 즉 제1 NPN BJT(Q1)의 베이스에 연결될 수 있다.
도 13의 저항들(R21 내지 R23)은 제2 게이트(G2)를 관통하는 3개의 활성 패턴들에 대응할 수 있고, 저항(R24)은 제5 n+ 영역(n5)에 대응할 수 있다. 도 13의 제2 NPN BJT(Q2)는 p-웰(PW), 제4 n+ 영역(n4), 제5 n+ 영역(n5) 및 제2 p+ 영역(p2)에 대응할 수 있다. 예를 들면, 제2 노드(N2)에 연결된 제5 n+ 영역(n5)은 제2 NPN BJT(Q2)의 에미터에 대응할 수 있고, 제2 p+ 영역(p2)을 통해서 제2 캐패시터(C2) 및 제2 저항(R2)에 연결된 p-웰(PW)은 제2 NPN BJT(Q2)의 베이스에 대응할 수 있으며, 제4 n+ 영역(n4)은 제2 NPN BJT(Q2)의 콜렉터에 대응할 수 있다. 제2 캐패시터(C2)는 제1 노드(N1)에 연결될 수 있고, 제2 p+ 영역(p2)을 통해서 p-웰(PW), 즉 제2 NPN BJT(Q2)의 베이스에 연결될 수 있다. 제2 저항(R2)은 제2 노드(N2)에 연결될 수 있고, 제2 p+ 영역(p2)을 통해서 p-웰(PW), 즉 제2 NPN BJT(Q2)의 베이스에 연결될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.

Claims (20)

  1. 제1 도전형을 가지는 제1 웰;
    상기 제1 웰 상에서 제1 수평 방향으로 연장되는 제1 게이트 전극;
    제2 도전형을 각각 가지고, 상기 제1 웰 상에서 상기 제1 게이트 전극을 사이에 두고 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 상호 이격된 제1 영역 및 제2 영역;
    상기 제2 도전형을 가지고, 상기 제1 웰 상에서 상기 제2 영역으로부터 상기 제2 수평 방향으로 이격된 제3 영역; 및
    상기 제1 도전형을 가지고, 상기 제1 웰 상에서 상기 제3 영역으로부터 상기 제2 수평 방향으로 이격된 제4 영역을 포함하고,
    상기 제1 게이트 전극 및 상기 제1 영역은, 제1 노드에 전기적으로 연결되고,
    상기 제3 영역은, 제2 노드에 전기적으로 연결된 것을 특징으로 하는 장치.
  2. 청구항 1에 있어서,
    상기 제2 도전형을 가지고, 상기 제1 웰 상에서 상기 제2 영역 및 상기 제3 영역 사이에서 상기 제2 영역 및 상기 제3 영역으로부터 상기 제2 수평 방향으로 이격된 제5 영역을 더 포함하는 장치.
  3. 청구항 2에 있어서,
    상기 제5 영역은, 상기 제2 노드에 전기적으로 연결된 것을 특징으로 하는 장치.
  4. 청구항 2에 있어서,
    상기 제1 웰 상에서 상기 제2 영역 및 상기 제5 영역 사이에서 상기 제1 수평 방향으로 연장되는 제2 게이트 전극을 더 포함하고,
    상기 제2 게이트 전극은, 상기 제1 노드에 전기적으로 연결된 것을 특징으로 하는 장치.
  5. 청구항 1에 있어서,
    상기 제1 도전형을 가지고, 상기 제1 웰 상에서 상기 제2 영역 및 상기 제3 영역 사이에서 상기 제2 영역 및 상기 제3 영역으로부터 상기 제2 수평 방향으로 이격된 제5 영역을 더 포함하는 장치.
  6. 청구항 1에 있어서,
    상기 제4 영역은, 상기 제2 노드에 전기적으로 연결된 것을 특징으로 하는 장치.
  7. 청구항 1에 있어서,
    상기 제2 도전형을 가지는 제2 웰;
    상기 제2 도전형을 가지고, 상기 제2 웰 상에서 상기 제4 영역으로부터 상기 제2 수평 방향으로 이격된 제5 영역; 및
    상기 제1 도전형을 가지고, 상기 제2 웰 상에서 상기 제5 영역으로부터 상기 제2 수평 방향으로 이격된 제6 영역을 더 포함하고,
    상기 제5 영역은, 상기 제4 영역에 전기적으로 연결되고,
    상기 제6 영역은, 상기 제1 노드에 전기적으로 연결된 것을 특징으로 하는 장치.
  8. 청구항 1에 있어서,
    상기 제3 영역 및 상기 제4 영역 사이에 전기적으로 연결된 저항; 및
    상기 제1 노드 및 상기 제4 영역 사이에 전기적으로 연결된 캐패시터를 더 포함하는 장치.
  9. 청구항 1에 있어서,
    상기 제2 도전형을 가지고, 상기 제1 웰 상에서 상기 제1 영역으로부터 상기 제2 수평 방향으로 이격된 제5 영역;
    상기 제1 웰 상에서 상기 제1 영역 및 상기 제5 영역 사이에서 상기 제1 수평 방향으로 연장되는 제2 게이트 전극;
    상기 제2 도전형을 가지고, 상기 제1 웰 상에서 상기 제5 영역으로부터 상기 제2 수평 방향으로 이격된 제6 영역; 및
    상기 제1 도전형을 가지고, 상기 제1 웰 상에서 상기 제6 영역으로부터 상기 제2 수평 방향으로 이격된 제7 영역을 더 포함하고,
    상기 제2 게이트 전극은, 상기 제1 노드에 전기적으로 연결되고,
    상기 제5 영역은, 상기 제2 노드에 전기적으로 연결된 것을 특징으로 하는 장치.
  10. 제1 게이트, 제1 드레인 및 제1 소스를 포함하는 제1 NFET(n-channel field effect transistor); 및
    제1 베이스, 제1 에미터 및 제1 콜렉터를 포함하는 제1 NPN 양극성 트랜지스터를 포함하고,
    상기 제1 게이트 및 상기 제1 드레인은, 제1 노드에 전기적으로 연결되고,
    상기 제1 에미터는, 제2 노드에 전기적으로 연결되고,
    상기 제1 소스 및 상기 제1 콜렉터는, 하나의 제1 n-형 영역에 대응하는 것을 특징으로 하는 장치.
  11. 청구항 10에 있어서,
    상기 제1 베이스는, p-웰에 대응하고,
    상기 제1 n-형 영역은, 상기 p-웰 상에 배치되는 것을 특징으로 하는 장치.
  12. 청구항 11에 있어서,
    상기 제1 게이트 및 상기 제1 드레인은, 상기 p-웰 상에 배치되는 것을 특징으로 하는 장치.
  13. 청구항 10에 있어서,
    상기 제1 베이스는, 상기 제2 노드에 전기적으로 연결된 것을 특징으로 하는 장치.
  14. 청구항 10에 있어서,
    상기 제1 노드에 전기적으로 연결된 애노드 및 상기 제1 베이스에 전기적으로 연결된 캐소드를 포함하는 다이오드를 더 포함하는 장치.
  15. 청구항 10에 있어서,
    상기 제1 노드 및 상기 제1 베이스 사이에 전기적으로 연결된 캐패시터; 및
    상기 제2 노드 및 상기 제1 베이스 사이에 전기적으로 연결된 저항을 더 포함하는 장치.
  16. 청구항 10에 있어서,
    제2 게이트, 제2 드레인 및 제2 소스를 포함하는 제2 NFET; 및
    제2 베이스, 제2 에미터 및 제2 콜렉터를 포함하는 제2 NPN 양극성 트랜지스터를 더 포함하고,
    상기 제2 게이트 및 상기 제2 드레인은, 상기 제1 노드에 전기적으로 연결되고,
    상기 제2 에미터는, 상기 제2 노드에 전기적으로 연결되고,
    상기 제2 소스 및 상기 제2 콜렉터는, 하나의 제2 n-형 영역에 대응하고,
    상기 제1 드레인 및 상기 제2 드레인은, 하나의 제3 n-형 영역에 대응하는 것을 특징으로 하는 장치.
  17. 제1 노드에 전기적으로 연결된 게이트들을 각각 가지고 상기 제1 노드에 전기적으로 연결된 드레인을 공유하는, 제1 NFET(n-channel field effect transistor) 및 제2 NFET; 및
    각각이 제2 노드에 전기적으로 연결된 에미터를 가지는, 제1 NPN 양극성 트랜지스터 및 제2 NPN 양극성 트랜지스터를 포함하고,
    상기 제1 NFET의 소스 및 상기 제1 NPN 양극성 트랜지스터의 에미터는, 하나의 제1 n-형 영역에 대응하고,
    상기 제2 NFET의 소스 및 상기 제2 NPN 양극성 트랜지스터의 에미터는, 하나의 제2 n-형 영역에 대응하는 것을 특징으로 하는 장치.
  18. 청구항 17에 있어서,
    상기 제1 NPN 양극성 트랜지스터 및 상기 제2 NPN 양극성 트랜지스터는, 하나의 p-웰에 대응하고,
    상기 제1 n-형 영역 및 상기 제2 n-형 영역은, 상기 p-웰 상에 배치되는 것을 특징으로 하는 장치.
  19. 청구항 18에 있어서,
    상기 드레인 및 상기 게이트들, 상기 제1 NPN 양극성 트랜지스터 및 상기 제2 NPN 양극성 트랜지스터의 에미터들은, 상기 p-웰 상에 배치되는 것을 특징으로 하는 장치.
  20. 청구항 17에 있어서,
    상기 제1 NPN 양극성 트랜지스터 및 제2 NPN 양극성 트렌지스터 각각의 베이스는, 상기 제2 노드에 전기적으로 연결된 것을 특징으로 하는 장치.
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