KR20150044803A - 반도체 장치 - Google Patents

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KR20150044803A
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igbt
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미키오 츠지우치
테츠야 닛타
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

[과제] 소자 전체에서의 전류능력의 저하를 억제하면서 단락내량의 향상이 가능한 반도체 장치를 제공한다.
[해결 수단] 반도체 장치에 있어서는, 각각이 반도체 기판(SUB)의 주표면에 한 방향으로 나란히 배치된 복수개의 IGBT가, 한 방향에 있어서 최단부에 배치된 IGBT(ED)와, 최단부에 배치된 소자보다 중앙측에 배치된 IGBT(CD)를 포함하고 있다. 최단부에 배치된 IGBT(ED)의 전류능력은, 중앙측에 배치된 IGBT(CD)의 전류능력보다 크다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것이다.
래터럴(lateral: 횡형) IGBT(Insulated Gate Bipolar Transistor)는 종래부터 알려져 있으며, 예를 들면 일본 특개평 5-29614호(특허문헌 1)에 개시되어 있다.
일본 특개평 5-29614호 공보
래터럴 IGBT 등의 고내압 소자는, 동일 피치의 소자를 반복해서 대칭으로 레이아웃하는 것에 의해 한쪽으로 치우친 동작에 따른 전류 집중을 막는 것 등으로 소자 특성의 안정화를 도모하고 있다. 이러한 고내압 소자에서는, 소자의 단락내량을 향상시키기 위해서 소자 전체의 전류능력을 저하시킬 필요가 있다. 그 때문에, 단락내량 향상과 전류능력 향상의 양립은 곤란했다.
그 외의 과제와 신규한 특징은, 본 명세서의 설명 및 첨부 도면으로부터 명확해질 것이다.
일 실시 형태의 반도체 장치에 있어서는, 각각이 반도체 기판의 주표면에 한 방향으로 나란히 배치된 복수개의 절연 게이트형 트랜지스터부를 가지는 소자는, 한 방향에 있어서 최단부에 배치된 소자와, 최단부에 배치된 소자보다 중앙측에 배치된 소자를 포함하고 있다. 최단부에 배치된 소자의 전류능력은, 중앙측에 배치된 소자의 전류능력보다 크다.
상기 일 실시 형태의 반도체 장치에 의하면, 최단부에 배치된 소자의 전류능력은 중앙측에 배치된 소자의 전류능력보다 크기 때문에, 소자 전체에서의 전류능력의 저하를 억제하면서 단락내량의 향상이 가능하다.
[도 1] 실시 형태 1에 있어서의 반도체 장치를 PDP(Plasma Display Panel) 스캔 드라이버에 적용한 경우의 회로를 나타내는 도이다.
[도 2] 실시 형태 1에 있어서의 반도체 장치를 PDP 스캔 드라이버에 적용한 경우의 칩 전체의 평면레이아웃의 이미지도(A)와, (A)의 1 bit의 평면레이아웃의 이미지도(B)이다.
[도 3] 도 1 및 도 2의 하이 사이드의 IGBT와 로 사이드의 IGBT의 구성을 개략적으로 나타내는 평면도이다.
[도 4] 도 1 및 도 2의 IGBT의 중앙측에 배치된 소자 및 최단부에 배치된 소자를 나타내는 평면도이다.
[도 5] 도 4의 V-V선에 따른 개략 단면도이다.
[도 6] 도 4의 VI-VI선에 따른 개략 단면도이다.
[도 7] 도 5의 P1부를 확대해서 나타내는 도(A)와, P2부를 확대해서 나타내는 도(B)이다.
[도 8] 도 7 (A) 및 (B)의 X-X＇선에 따른 도핑 프로파일(doping profile)을 나타내는 도이다.
[도 9] 도 5에 나타내는 구성을 이용하여 시뮬레이션한 결과의 온도 분포를 나타내는 도이다.
[도 10] 도 5의 P3부를 확대해서 나타낸 기생 바이폴라를 설명하기 위한 도이다.
[도 11] 중앙측에 배치된 IGBT(CD)의 이미터 부근의 단락내량을 설명하기 위한 도이다.
[도 12] 비교예에 있어서의 도 5의 P1부에 대응하는 부분을 나타내는 도(A)와, P2부에 대응하는 부분을 나타내는 도(B)이다.
[도 13] 실시예 및 비교예의 단락내량비와 포화전류비의 관계를 나타내는 도이다.
[도 14] 실시 형태 2에 있어서의 반도체 장치의 중앙측에 배치된 소자 및 최단부에 배치된 소자를 나타내는 단면도이다.
[도 15] 도 14의 X-X＇선에 따른 도핑 프로파일을 나타내는 도이다.
[도 16] 실시 형태 3에 있어서의 반도체 장치의 중앙측에 배치된 소자 및 최단부에 배치된 소자를 나타내는 단면도이다.
[도 17] 도 16의 Y-Y＇선에 따른 도핑 프로파일을 나타내는 도이다.
[도 18] 베이스 주입조건을 변화시킨 경우에 있어서의 단락내량과 포화전류의 관계를 나타내는 도이다.
[도 19] 실시 형태 4에 있어서의 중앙측에 배치된 소자 및 최단부에 배치된 소자를 나타내는 평면도이다.
[도 20] 도 19의 XX-XX선에 따른 개략 단면도이다.
[도 21] 실시 형태 5에 있어서의 중앙측에 배치된 소자 및 최단부에 배치된 소자를 나타내는 평면도이다.
[도 22] 도 21의 XXII-XXII선에 따른 개략 단면도이다.
[도 23] 실시 형태 6에 있어서의 중앙측에 배치된 소자 및 최단부에 배치된 소자를 나타내는 평면도이다.
[도 24] 도 23의 XXIV-XXIV선에 따른 개략 단면도이다.
[도 25] 실시 형태 7에 있어서의 중앙측에 배치된 소자 및 최단부에 배치된 소자를 나타내는 평면도이다.
[도 26] 도 25의 XXVI-XXVI선에 따른 개략 단면도이다.
[도 27] 실시 형태 8에 있어서의 중앙측에 배치된 소자 및 최단부에 배치된 소자를 나타내는 평면도이다.
[도 28] 도 27의 XXVIII-XXVIII선에 따른 개략 단면도이다.
[도 29] 실시 형태 9에 있어서의 중앙측에 배치된 소자 및 최단부에 배치된 소자를 나타내는 평면도이다.
[도 30] 도 29의 XXX-XXX선에 따른 개략 단면도이다.
이하, 실시 형태에 대해서 도면에 기초하여 설명한다.
(실시 형태 1)
우선 실시 형태 1에 있어서의 반도체 장치의 구성에 대해 설명한다.
도 1을 참조하여, PDP 스캔 드라이버(scan driver)의 회로는, 출력 회로부(OC: output circuit)와, 레벨 시프터부(LS: level shifter)와, 논리 회로부(LC: logic circuit)와, 보호 회로부(PC: protection circuit)를 가지고 있다. 출력 회로부(OC)는, 로 사이드(low-side) 및 하이 사이드(high-side)의 주(主)스위치 소자로서 2개의 IGBT를 이용한 토템폴 회로(totem pole circuit)를 포함하고 있다. 이 토템폴 회로는, 제1 구동 전압(VH)이 공급되는 단자와 제2 구동 전압(GND)이 공급되는 단자의 사이에 접속되고, 또한 출력 단자에서 부하에 직류 출력(Vout)을 공급하도록 구성되어 있다. 로 사이드 및 하이 사이드의 각각의 IGBT에는, 이미터·콜렉터 간에 다이오드가 역접속되어 있다.
논리 회로부(LC)는, 출력 회로부(OC)의 로 사이드 IGBT의 게이트 전극에 접속되어 있다. 또한 논리 회로부(LC)는, 레벨 시프터부(LS)와 보호 회로부(PC)를 개재하여 하이 사이드 IGBT의 게이트 전극에 접속되어 있다.
도 2 (A)를 참조하여, 상기 PDP 스캔 드라이버의 반도체칩에 있어서는, 비트(bit)수에 따른 출력단이 보호 회로부와 논리 회로부를 사이에 두도록 도면 중 좌우 양측에 배치되어 있다. 또한 출력단과 논리 회로부를 사이에 두도록 도면 중 상하 양측에 I/O(Input/Output) 회로부가 배치되어 있다.
도 2 (B)를 참조하여, 출력단에는, 1 bit 마다, 레벨 시프터부와, 하이 사이드 IGBT와, 로 사이드 IGBT와, 다이오드와, 출력 패드가 배치되어 있다.
도 3을 참조하여, 하이 사이드 IGBT는 예를 들어 내압 중시 소자이며, 로 사이드 IGBT는 예를 들어 전류 중시 소자이다. 하이 사이드 IGBT는, 로 사이드 IGBT보다 드리프트 영역(drift region)의 불순물 농도가 낮게 설정되거나, 드리프트 영역의 콜렉터·이미터 간의 길이가 크게 설정되는 등에 의해 내압이 높아지도록 구성되어 있다. 또한 로 사이드 IGBT는, 하이 사이드 IGBT보다 채널폭(channel width)이 크게 설정되거나, 채널 길이(channel length)가 작게 설정되거나, 채널 저항이 작게 설정되는 등에 의해, 전류 구동 능력이 높아지도록 구성되어 있다.
도 4 ~ 도 6을 참조하여, 반도체 장치는, 각각이 반도체 기판(SUB)의 주표면에 한 방향으로 나란히 배치된 복수개의 절연 게이트형 트랜지스터부를 가지는 소자인 IGBT를 가지고 있다. 상기의 한 방향에 있어서 최단부에 2개의 IGBT(ED, ED)가 배치되어 있다. 또한, 이러한 최단부에 배치된 IGBT(ED, ED)보다 중앙측에 2개의 IGBT(CD, CD)가 배치되어 있다. 그리고, 이러한 최단부 및 중앙측에 배치된 IGBT(ED, CD)는, 2개의 중앙측에 배치된 IGBT(CD, CD)의 인접하는 가상의 중심선에 대해서 선대칭으로 배치되어 있다. 또한, 최단부에 배치된 IGBT(ED)의 전류능력(電流能力: current capability)은 중앙측에 배치된 IGBT(CD)의 전류능력보다 크게 되어 있다.
각 IGBT는, n-드리프트 영역(DRI)과, n형 영역(NR)과, p+콜렉터 영역(제1 도전형의 콜렉터 영역)(CR)과, p형 베이스 영역(제1 도전형의 베이스 영역)(BR, BCR)과, n+이미터 영역(제1 도전형의 소스 영역)(ER)과, 게이트 절연막(GI)과, 게이트 전극(GE)을 주로 가지고 있다.
n-드리프트 영역(DRI)은 반도체 기판(SUB) 내에 형성되어 있다. n형 영역(NR)은, n-드리프트 영역(DRI)과 접하도록 반도체 기판(SUB) 내에 형성되어 있다. p+콜렉터 영역(CR)은, n형 영역(NR)과 pn접합을 구성하도록 반도체 기판(SUB) 내에서 반도체 기판(SUB)의 주표면에 형성되어 있다.
p형 베이스 영역(BR, BCR)은, n-드리프트 영역(DRI)과 pn접합을 구성하도록 p+콜렉터 영역(CR)과 떨어져서 반도체 기판(SUB) 내에서 반도체 기판(SUB)의 주표면에 형성되어 있다. 이 p형 베이스 영역(BR, BCR)은, n-드리프트 영역(DRI)과 pn접합을 구성하는 p형 영역(BR)과, p형 영역(BR) 내의 반도체 기판(SUB)의 주표면에 위치하는 p+베이스 컨택트 영역(BCR)을 가지고 있다. p+베이스 컨택트 영역(BCR)은 p형 영역(BR)보다 높은 p형 불순물 농도를 가지고 있다. n+이미터 영역(ER)은, p형 베이스 영역(BR, BCR)과 pn접합을 구성하도록, p형 베이스 영역(BR, BCR) 내의 반도체 기판(SUB)의 주표면에 형성되어 있다.
p+콜렉터 영역(CR)과 p형 베이스 영역(BR, BCR) 사이에 놓인 반도체 기판(SUB)의 주표면에는 소자 분리 구조(ES: element separation structure)가 형성되어 있다. 이 소자 분리 구조(ES)는, 예를 들어 LOCOS(Local Oxidation of Silicon)로 형성된 실리콘 산화막이어도 좋고, 또한 STI(Shallow Trench Isolation)여도 좋다.
게이트 전극(GE)은, 적어도 n+이미터 영역(ER)과 n-드리프트 영역(DRI) 사이에 놓인 p형 영역(BR) 상에 게이트 절연막(GI)을 개재하여 형성되어 있다. 게이트 전극(GE)의 한쪽 단부는, 소자 분리 구조(ES) 상에 올라앉는 것에 의해, 소자 분리 구조(ES)를 사이에 두고 n-드리프트 영역(DRI)과 대향하고 있다.
각 IGBT가 형성된 반도체 기판(SUB)의 주표면 상에, 각 IGBT를 덮도록 층간 절연막(II)이 형성되어 있다. 이 층간 절연막(II)에는, 컨택트용 오목부(contact hole: CH1, CH2)가 형성되어 있다. 컨택트용 오목부(CH1)는, 층간 절연막(II)의 상면으로부터 p+콜렉터 영역(CR)에 이르도록 형성되어 있다. 컨택트용 오목부(CH2)는, 층간 절연막(II)의 상면으로부터 n+이미터 영역(ER) 및 p+베이스 컨택트 영역(BCR)의 쌍방에 이르도록 형성되어 있다.
컨택트용 오목부(CH1)의 내부를 메우도록 도전성 재료로 이루어진 플러그층(콜렉터용 도전층)(PR1)이 형성되어 있다. 또한 컨택트용 오목부(CH2)의 내부를 메우도록 도전성 재료로 이루어진 플러그층(이미터용 도전층)(PR2)이 형성되어 있다. 또한, 이 플러그층(plug layer)(PR1, PR2)의 각각에 접하도록 층간 절연막(II) 상에 도시되지 않은 금속 배선이 형성되어 있다.
도 4에 나타내는 바와 같이, 컨택트용 오목부(CH1, CH2)의 쌍방은, 예로써 라인 컨택트(슬릿 컨택트: slit contact) 구조를 가지고 있다. 이 라인 컨택트 구조는, 평면으로 볼 때 대략 직사각형(矩形)(각부가 어느 정도 라운드된 것도 포함)의 형상을 가지며, 또한, 그 대략 직사각형 형상의 컨택트용 오목부의 한쪽 변 길이가 다른 쪽 변 길이의 2배 이상 긴 구조의 것이다.
컨택트용 오목부(CH1)는 p+콜렉터 영역(CR)에 이르도록 형성되어 있기 때문에, 컨택트용 오목부(CH1) 내를 메우는 플러그층(PR1)은 p+콜렉터 영역(CR)에 접속되고 있다.
복수의 n+이미터 영역(ER)과 복수의 p+베이스 컨택트 영역(BCR)은, 1개의 IGBT 내에서, 게이트폭 방향(도면 중 상하 방향)을 따라서 서로 번갈아 배치되어 있다. 이미터측의 컨택트용 오목부(CH2)는, 복수의 n+이미터 영역(ER)과 복수의 p+베이스 컨택트 영역(BCR)의 각각에 이르도록 형성되어 있다. 이 때문에 컨택트용 오목부(CH2) 내를 메우는 플러그층(PR2)은, 복수의 n+이미터 영역(ER)과 복수의 p+베이스 컨택트 영역(BCR)의 각각에 접속되어 있다.
중앙측에 배치된 2개의 IGBT(CD, CD)는 플러그층(PR2)을 공유하고 있다. 또한, 중앙측에 배치된 2개의 IGBT(CD, CD)는 도 5에 나타내는 바와 같이 n+이미터 영역(ER)을 공유하며, 도 6에 나타내는 바와 같이 p+베이스 컨택트 영역(BCR)을 공유하고 있다. 2개의 IGBT(CD, CD) 보다 외측에 배치된 2개의 IGBT(ED, ED)는, 인접하는 IGBT(CD)의 각각과 p+콜렉터 영역(CR) 및 플러그층(PR2)을 공유하고 있다.
도 7 (A) 및 (B)을 참조하여, 도 7 (A)에 나타내는 중앙측에 배치된 IGBT(CD)의 채널 길이(CL)는, 도 7 (B)에 나타내는 최단부에 배치된 IGBT(ED)의 채널 길이(CL) 보다 길게 되어 있다.
도 7 및 도 8을 참조하여, 중앙측에 배치된 IGBT(CD) 및 최단부에 배치된 IGBT(ED)의 각각의 채널 길이(CL)는, 각각 게이트 전극(GE) 아래의 p형 베이스 영역(BR)의 상기한 한 방향의 길이이다. 도 8에 나타내는 X-X＇간의 도핑 프로파일은, n-드리프트 영역으로부터 p형 베이스 영역(BR)을 통하여 n+이미터 영역(ER)에 이르는 불순물 농도의 변화를 나타내고 있다. 중앙측에 배치된 IGBT(CD) 및 최단부에 배치된 IGBT(ED)의 채널 길이(CL)는 각각 도 8에 나타내는 P형 불순물 농도가 높은 영역이다. 그리고, 중앙측에 배치된 IGBT(CD)의 P형 불순물 농도가 높은 영역의 길이는, 최단부에 배치된 IGBT(ED)의 P형 불순물 농도가 높은 영역의 길이보다 길게 되어 있다.
다음으로, 단락내량과 전류능력의 관계에 관하여 본 발명자가 행한 검토에 대해서 설명한다. 우선 도 5에 나타내는 구성을 가지는 반도체 장치를 이용하여 시뮬레이션을 행했다. 이 시뮬레이션에 있어서, n+이미터 영역(ER)은 1×1021대, p+콜렉터 영역(CR)은 1×1021대, p형 영역(BR)은 1×1018대, n형 영역(NR)은 1×1015대, n-드리프트 영역(DRI)은 1×1015대의 불순물 농도를 각각 가지고 있다.
도 9를 참조하여, 중앙측에 배치된 IGBT(CD)의 이미터 부근에서 온도가 높아졌다. 그리고, 중앙측에 배치된 IGBT(CD)의 이미터 부근의 온도는 최단부에 배치된 IGBT(ED)의 이미터 부근의 온도보다 높아졌다. 이것은, 2개의 중앙측에 배치된 IGBT(CD)가 각각 전류 패스(current path)를 가지고 있기 때문에, 중앙측에 배치된 IGBT(CD)의 자기발열량이 많아진 것에 의한 것이다.
도 10을 참조하여, 중앙측에 배치된 IGBT(CD)의 이미터 부근에서는 온도가 높아져 있기 때문에, 열에 의해서 n+이미터 영역(ER)과 p형 영역(BR)과 n-드리프트 영역(DRI)에 의한 기생 NPN(기생 바이폴라: parasitic bipolar)이 온(ON) 된다.
도 11을 참조하여, 기생 바이폴라가 온 되는 것으로 과전류가 흐른다. 그리고, 이 과전류 흐름이 계속되는 것에 의한 급격한 온도 상승에 따라 소자는 파괴에 이른다. 여기서 과전류가 흐르기 시작하고 나서 소자가 파괴에 이르기까지의 시간을 단락내량(短絡耐量)이라고 정의한다. 이상으로부터 본 발명자들은 중앙측에 배치된 IGBT(CD)가 단락내량에 대해서 지배적으로 영향을 끼친다는 것을 알아냈다.
이어서, 도 12 및 도 13을 참조하여, 본 실시 형태의 실시예 A 및 B와, 비교예 C ~ G의 단락내량 및 포화전류(saturation current)를 대비했다. 실시예 A 및 B는 도 7 (A), (B)에 나타내는 구조를 가지고 있다. 구체적으로, 실시예 A는 중앙측에 배치된 IGBT(CD)의 채널 길이를 0.2㎛의 치수로 길게 하고, 최단부에 배치된 IGBT(ED)의 채널 길이를 0.1㎛의 치수로 짧게 하고 있다. 또한, 실시예 B는 중앙측에 배치된 IGBT(CD)의 채널 길이를 0.2㎛의 치수로 길게 하고, 최단부에 배치된 IGBT(ED)의 채널 길이를 0.2㎛의 치수로 짧게 하고 있다. 비교예 C ~ G는 도 12(A), (B)에 나타내는 바와 같이 최단부에 배치된 IGBT(ED) 및 중앙측에 배치된 IGBT(CD)의 채널 길이(CL)가 동일한 치수의 구조를 가지고 있다.
비교예 및 실시예 A, B의 단락내량 및 포화전류를 실측(實測)하여, 비교예에 대한 실시예 A, B의 단락내량 및 포화전류의 비를 검토했다. 실시예 A에서는 비교예에 대해서 포화전류를 거의 떨어뜨리는 일 없이 단락내량을 약 16% 향상시킬 수 있었다. 또한 실시예 B에서는 비교예에 대해서 포화전류를 약 1% 향상시키고, 단락내량을 약 15% 향상시킬 수 있었다. 이상으로부터, 본 발명자들은 최단부에 배치된 소자의 전류능력을 중앙측에 배치된 소자의 전류능력보다 크게 하는 것으로, 소자 전체에서의 전류능력 저하를 억제하면서 단락내량의 향상을 도모할 수 있다고 하는 지득(知得)을 얻었다.
다음으로, 본 실시 형태의 작용 효과에 대해서 설명한다.
상술한 바와 같이 본 실시 형태에 있어서는, 최단부에 배치된 IGBT(ED)의 전류능력은 중앙측에 배치된 IGBT(CD)의 전류능력보다 크다. 이에 따라, 중앙측에 배치된 IGBT(CD)의 자기발열량을 억제함으로써 온도 상승을 억제할 수 있다. 이 때문에, 기생 바이폴라가 온 되는 것에 의한 과전류를 억제하는 것이 가능하다. 이 과전류를 억제하는 것으로 급격한 온도 상승에 의해 소자가 파괴되는 것을 억제할 수 있다. 이와 같이 하여, 소자 전체에서의 전류능력의 저하를 억제하면서 단락내량의 향상이 가능하다.
또한, 본 실시 형태에 있어서는, 중앙측에 배치된 IGBT(CD)의 채널 길이(CL)가, 최단부에 배치된 IGBT의 채널 길이(CL)보다 길게 되어 있다. 이 때문에, 중앙측에 배치된 IGBT(CD)의 전류를 최단부에 배치된 IGBT(ED)의 전류보다 작게 할 수 있다. 즉, 최단부에 배치된 IGBT의 전류능력을 중앙측에 배치된 IGBT의 전류능력보다 크게 할 수 있다.
(실시 형태 2)
도 14 및 도 15를 참조하여, 본 실시 형태의 구성은, 실시 형태 1의 구성과 비교하여, 중앙측에 배치된 소자의 채널 길이(CL) 및 p형 베이스 영역(BR, BCR)의 불순물 농도에 있어서 차이가 있다. 즉, 본 실시 형태에서는, 중앙측에 배치된 IGBT(CD)의 채널 길이(CL)가, 최단부에 배치된 IGBT(ED)의 채널 길이(CL)와 동일한 길이치수를 가지고 있다. 또한, 도 15에 나타내는 바와 같이, 중앙측에 배치된 IGBT(CD)의 p형 영역(BR)의 불순물 농도가, 최단부에 배치된 IGBT(ED)의 p형 베이스 영역(BR, BCR)의 불순물 농도보다 높게 되어 있다.
또한 상기한 것 이외의 본 실시 형태의 구성은, 상술한 실시 형태 1의 구성과 거의 같기 때문에 동일한 요소에 대해서는 동일한 부호를 부여하고, 그 설명을 반복하지 않는다.
상술한 바와 같이, 본 실시 형태에 있어서는, 중앙측에 배치된 IGBT(CD)의 p형 영역(BR)의 불순물 농도가, 최단부에 배치된 IGBT(ED)의 p형 베이스 영역(BR, BCR)의 불순물 농도보다 높게 되어 있다. 이 때문에, 중앙측에 배치된 IGBT(CD)의 전류를 최단부에 배치된 IGBT(ED)의 전류보다 작게 할 수 있다. 즉, 최단부에 배치된 IGBT의 전류능력을 중앙측에 배치된 IGBT의 전류능력보다 크게 할 수 있다.
또한, 도 10을 참조하여, p형 베이스 영역(BR, BCR)의 저항(Rwell)을 저(低)저항화할 수 있다. 이것에 의해, 기생 바이폴라의 동작을 억제할 수 있다. 따라서, 기생 바이폴라가 온 되는 것에 의한 과전류를 억제할 수 있다.
(실시 형태 3)
도 16 및 도 17을 참조하여, 본 실시 형태의 구성은, 실시 형태 1의 구성과 비교하여, 중앙측에 배치된 소자의 채널 길이(CL) 및 p형 베이스 영역(BR, BCR)의 불순물 프로파일의 깊이에 있어서 차이가 있다. 즉, 본 실시 형태에서는, 중앙측에 배치된 IGBT(CD)의 채널 길이(CL)가, 최단부에 배치된 IGBT(ED)의 채널 길이(CL)와 동일한 길이치수를 가지고 있다.
또한, 도 17에 나타내는 바와 같이, 중앙측에 배치된 IGBT(CD)의 p형 베이스 영역(BR, BCR)은, 최단부에 배치된 IGBT의 p형 베이스 영역(BR, BCR)보다 주표면으로부터 깊은 위치까지 형성되어 있다. 도 17에 나타내는 Y-Y＇간의 도핑 프로파일은, n+이미터 영역(ER)으로부터 p형 베이스 영역(BR)을 통하여 n-드리프트 영역에 이르는 불순물 농도의 변화를 나타내고 있다. 중앙측에 배치된 IGBT(CD) 및 최단부에 배치된 IGBT(ED)의 베이스 영역 깊이(BD: base region depth)는 각각 주표면으로부터 도 8에 나타내는 P형 불순물 농도가 높은 영역의 단부까지의 길이를 가지고 있다. 그리고, 중앙측에 배치된 IGBT(CD)의 베이스 영역 깊이(BD)는, 최단부에 배치된 IGBT(ED)의 베이스 영역 깊이(BD)보다 깊게 되어 있다.
또한 상기한 것 이외의 본 실시 형태의 구성은, 상술한 실시 형태 1의 구성과 거의 같기 때문에 동일한 요소에 대해서는 동일한 부호를 부여하고, 그 설명을 반복하지 않는다.
도 18을 참조하여, 베이스 주입조건(base doping condition)을 바꾸어 단락내량과 포화전류의 관계를 검토했다. 또한 도스량(dosage)은 같게 설정했다. 베이스 주입조건이 높은 쪽이 단락내량은 향상됐다. 이것으로부터, 이 베이스 주입조건이 높은 쪽이 베이스 영역 깊이가 깊게 되기 때문에, 베이스 영역 깊이가 깊은 쪽이 단락내량이 향상되는 것을 본 발명자들은 알아냈다.
상술한 바와 같이 본 실시 형태에 있어서는, 중앙측에 배치된 IGBT(CD)의 p형 베이스 영역(BR, BCR)이, 최단부에 배치된 IGBT의 p형 베이스 영역(BR, BCR)보다 주표면으로부터 깊은 위치까지 형성되어 있다. 이 때문에, 도 10을 참조하여, p형 베이스 영역(BR, BCR)의 저항(Rwell)을 저(低)저항화할 수 있다. 이것에 의해, 기생 바이폴라의 동작을 억제할 수 있다. 따라서, 기생 바이폴라가 온 되는 것에 의한 과전류를 억제할 수 있다.
(실시 형태 4)
도 19 및 도 20을 참조하여, 본 실시 형태의 구성은, 실시 형태 1의 구성과 비교하여, 중앙측에 배치된 소자의 채널 길이(CL) 및 n-드리프트 영역(DRI)에 있어서 차이가 있다. 즉, 본 실시 형태에서는, 중앙측에 배치된 IGBT(CD)의 채널 길이(CL)가, 최단부에 배치된 IGBT(ED)의 채널 길이(CL)와 동일한 길이치수를 가지고 있다.
또한, 중앙측에 배치된 IGBT의 n-드리프트 영역(DRI)은, 최단부에 배치된 IGBT의 n-드리프트 영역보다 길게 되어 있다.
또한 상기한 것 이외의 본 실시 형태의 구성은, 상술한 실시 형태 1의 구성과 거의 같기 때문에 동일한 요소에 대해서는 동일한 부호를 부여하고, 그 설명을 반복하지 않는다.
상술한 바와 같이 본 실시 형태에 있어서, 중앙측에 배치된 IGBT의 n-드리프트 영역(DRI)은, 최단부에 배치된 IGBT의 n-드리프트 영역보다 길게 되어 있다. 이 때문에, 중앙측에 배치된 IGBT(CD)의 전류를 최단부에 배치된 IGBT(ED)의 전류보다 작게 할 수 있다. 즉, 최단부에 배치된 IGBT의 전류능력을 중앙측에 배치된 IGBT의 전류능력보다 크게 할 수 있다.
또한, 중앙측에 배치된 IGBT(CD)의 열용량을 최단부에 배치된 IGBT(ED)의 열용량보다 크게 할 수 있다.
(실시 형태 5)
도 21 및 도 22를 참조하여, 본 실시 형태의 구성은, 실시 형태 1의 구성과 비교하여, 중앙측에 배치된 소자의 채널 길이(CL) 및 게이트 전극 간의 거리에 있어서 차이가 있다. 즉, 본 실시 형태에서는, 중앙측에 배치된 IGBT(CD)의 채널 길이(CL)가, 최단부에 배치된 IGBT(ED)의 채널 길이(CL)와 동일한 길이치수를 가지고 있다.
중앙측에 배치된 소자(CD)는, 한 방향에 서로 대칭으로 배치된 제1 및 제2 절연 게이트형 트랜지스터부(TP1, TP2)를 가지고 있다. 제1 및 제2 절연 게이트형 트랜지스터부(TP1, TP2)의 각각은, 주표면에 형성된 p형 베이스 영역(BR, BCR) 상에 형성된 제1 및 제2 게이트 전극(GE1, GE2)을 가지고 있다. 또한, 최단부에 배치된 IGBT는, 주표면에 형성된 제3 게이트 전극(GE3)을 가지고 있다. 상기 한 방향에 있어서, 제1 및 제2 게이트 전극(GE1, GE2)간의 거리는, 제3 게이트 전극(GE3)과 대향하는 소자 분리 구조(ES)의 거리의 2배보다 길게 되어 있다.
또한 상기한 것 이외의 본 실시 형태의 구성은, 상술한 실시 형태 1의 구성과 거의 같기 때문에 동일한 요소에 대해서는 동일한 부호를 부여하고, 그 설명을 반복하지 않는다.
상술한 바와 같이 본 실시 형태에 있어서는, 상기 한 방향에 있어서, 제1 및 제2 게이트 전극(GE1, GE2) 간의 거리가, 제3 게이트 전극(GE3)과 대향하는 소자 분리 구조(ES)의 거리의 2배보다 길게 되어 있다. 이 때문에, 상기 한 방향에 있어서 중앙측에 배치된 IGBT(CD)의 p형 베이스 영역(BR, BCR)의 폭을 최단부에 배치된 IGBT(ED)의 p형 베이스 영역(BR, BCR)의 폭보다 크게 할 수 있다. 이에 따라, 중앙측에 배치된 IGBT(CD)의 열용량을 최단부에 배치된 IGBT(ED)의 열용량보다 크게 할 수 있다.
(실시 형태 6)
도 23 및 도 24를 참조하여, 본 실시 형태의 구성은, 실시 형태 1 ~ 5의 구성과 비교하여, 고내압 NMOS(N channel Metal Oxide Semiconductor)인 점에서 차이가 있다. 구체적으로는, 본 실시 형태의 n+드레인 영역(DN) 및 n+소스 영역(SE)이 주로 차이가 있다. 복수개의 고내압 NMOS의 각각은, 반도체 기판(SUB)에 형성된 n+드레인 영역(제1 도전형의 드레인 영역)(DN)과, n+드레인 영역(DN)과 떨어져서 주표면에 형성된 p형 베이스 영역(제2 도전형의 베이스 영역)(PW)과, p형 베이스 영역(PW) 내의 주표면에 형성된 n+소스 영역(제1 도전형의 소스 영역)(SE)을 가지고 있다.
본 실시 형태에 있어서도 최단부에 배치된 소자(ED)의 전류능력은 중앙측에 배치된 소자(CD)의 전류능력보다 크게 되어 있다.
구체적으로는, 중앙측에 배치된 소자(CD)의 채널 길이(CL)가 최단부에 배치된 소자(ED)의 채널 길이(CL)보다 길게 되어 있어도 좋다. 또한 중앙측에 배치된 소자(CD)의 p형 베이스 영역(PW)의 불순물 농도는, 최단부에 배치된 소자(ED)의 p형 베이스 영역(PW)의 불순물 농도보다 높게 되어 있어도 좋다. 또한, 중앙측에 배치된 소자의 p형 베이스 영역(PW)은, 최단부에 배치된 소자의 p형 베이스 영역(PW) 보다 주표면으로부터 깊은 위치까지 형성되어 있어도 좋다. 또한, 중앙측에 배치된 소자의 n-드리프트 영역(DRI)은, 최단부에 배치된 소자(ED)의 n-드리프트 영역(DRI)보다 길게 되어 있어도 좋다. 또한, 상기 한 방향에 있어서, 제1 및 제2 게이트 전극(GE1, GE2)간의 거리는, 제3 게이트 전극(GE3)과 대향하는 소자 분리 구조(ES)의 거리의 2배보다 길어도 좋다.
또한 상기한 것 이외의 본 실시 형태의 구성은, 상술한 실시 형태 1 ~ 5의 구성과 거의 같기 때문에 동일한 요소에 대해서는 동일한 부호를 부여하고, 그 설명을 반복하지 않는다.
본 실시 형태에 있어서도 실시 형태 1 ~ 5와 같은 작용 효과를 나타낼 수 있다.
(실시 형태 7)
도 25 및 도 26을 참조하여, 본 실시 형태는, 실시 형태 6의 구성과 비교하여, 고내압 PMOS(P channel Metal Oxide Semiconductor)인 점에서 차이가 있다. 구체적으로는 p형의 채널이 형성되도록 구성되어 있는 점에서 주로 차이가 있다.
또한 상기한 것 이외의 본 실시 형태의 구성은, 상술한 실시 형태 6의 구성과 거의 같기 때문에 동일한 요소에 대해서는 동일한 부호를 부여하고, 그 설명을 반복하지 않는다.
본 실시 형태에 있어서도 실시 형태 6과 같은 작용 효과를 나타낼 수 있다.
(실시 형태 8)
도 27 및 도 28을 참조하여, 본 실시 형태는, 실시 형태 1 ~ 5의 구성과 비교하여, 종형 IGBT인 점에서 차이가 있다. 구체적으로는, p+콜렉터 영역(CR)이 주표면과 반대측 면에 형성되어 있고, n형 영역(NR)이 p+콜렉터 영역(CR) 상에 형성되어 있는 점에서 주로 차이가 있다.
또한 상기한 것 이외의 본 실시 형태의 구성은, 상술한 실시 형태 1 ~ 5의 구성과 거의 같기 때문에 동일한 요소에 대해서는 동일한 부호를 부여하고, 그 설명을 반복하지 않는다.
본 실시 형태에 있어서도 실시 형태 1 ~ 5와 같은 작용 효과를 나타낼 수 있다.
(실시 형태 9)
도 29 및 도 30을 참조하여, 본 실시 형태는, 실시 형태 6과 비교하여, 종형 고내압 NMOS인 점에서 주로 차이가 있다. 구체적으로는, n+드레인 영역(DN)이 주표면과 반대측 면에 형성되어 있고, n형 영역(NR)이 n+드레인 영역(DN) 상에 형성되어 있는 점에서 주로 차이가 있다.
또한 상기한 것 이외의 본 실시 형태의 구성은, 상술한 실시 형태 6의 구성과 거의 같기 때문에 동일한 요소에 대해서는 동일한 부호를 부여하고, 그 설명을 반복하지 않는다.
본 실시 형태에 있어서도 실시 형태 6과 같은 작용 효과를 나타낼 수 있다.
상기의 각 실시 형태는 적절히 조합할 수 있다.
이상, 본 발명자에 의해서 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였으나, 본 발명은 상기 실시 형태로 한정되는 것이 아니라, 그 요지를 벗어나지 않는 범위에서 다양하게 변경 가능한 것은 말할 필요도 없다.
BCR 베이스 컨택트 영역, BR p형 영역,
CD 중앙측에 배치된 소자, CH1, CH2 오목부,
CL 채널 길이, CR p+콜렉터 영역,
DN n+드레인 영역, DRI n-드리프트 영역,
ER n+이미터 영역, ED 최단부에 배치된 소자,
ES 소자 분리 구조, GE 게이트 전극,
GE1~GE3 제1~제3 게이트 전극,
GI 게이트 절연막, IGBT 종형,
II 층간 절연막, LC 논리 회로부,
LS 레벨 시프터부, NR n형 영역,
OC 출력 회로부, PC 보호 회로부,
PR1, PR2 플러그층, SE 소스 영역,
SUB 반도체 기판,
TP1, TP2 제1, 제2 절연 게이트형 트랜지스터부.

Claims (9)

  1. 주표면을 가지는 반도체 기판과,
    각각이 상기 주표면에 한 방향으로 나란히 배치된, 복수개의 절연 게이트형 트랜지스터부를 가지는 소자를 갖추고,
    상기 복수개의 절연 게이트형 트랜지스터부를 가지는 소자는, 상기 한 방향에 있어서, 최단부에 배치된 소자와, 상기 최단부에 배치된 소자보다 중앙측에 배치된 소자를 포함하며,
    상기 최단부에 배치된 소자의 전류능력은, 상기 중앙측에 배치된 소자의 전류능력보다 큰, 반도체 장치.
  2. 제1항에 있어서,
    상기 중앙측에 배치된 소자의 채널 길이는, 상기 최단부에 배치된 소자의 채널 길이보다 긴, 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 복수개의 절연 게이트형 트랜지스터부의 각각은, 상기 반도체 기판에 형성된 제1 도전형의 콜렉터 영역과,
    상기 콜렉터 영역과 떨어져서 상기 주표면에 형성된 제1 도전형의 베이스 영역과,
    상기 베이스 영역 내의 상기 주표면에 형성된 제2 도전형의 이미터 영역을 포함하며,
    상기 중앙측에 배치된 소자의 상기 베이스 영역의 불순물 농도는, 상기 최단부에 배치된 소자의 상기 베이스 영역의 불순물 농도보다 높은, 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 복수개의 절연 게이트형 트랜지스터부의 각각은, 상기 반도체 기판에 형성된 제1 도전형의 드레인 영역과,
    상기 드레인 영역과 떨어져서 상기 주표면에 형성된 제2 도전형의 베이스 영역과,
    상기 베이스 영역 내의 상기 주표면에 형성된 제1 도전형의 소스 영역을 포함하며,
    상기 중앙측에 배치된 소자의 상기 베이스 영역의 불순물 농도는, 상기 최단부에 배치된 소자의 상기 베이스 영역의 불순물 농도보다 높은, 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 복수개의 절연 게이트형 트랜지스터부의 각각은, 상기 반도체 기판에 형성된 제1 도전형의 콜렉터 영역과,
    상기 콜렉터 영역과 떨어져서 상기 주표면에 형성된 제1 도전형의 베이스 영역과,
    상기 베이스 영역 내의 상기 주표면에 형성된 제2 도전형의 이미터 영역을 포함하며,
    상기 중앙측에 배치된 소자의 상기 베이스 영역은, 상기 최단부에 배치된 소자의 상기 베이스 영역보다 상기 주표면으로부터 깊은 위치까지 형성되어 있는, 반도체 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 복수개의 절연 게이트형 트랜지스터부의 각각은, 상기 반도체 기판에 형성된 제1 도전형의 드레인 영역과,
    상기 드레인 영역과 떨어져서 상기 주표면에 형성된 제2 도전형의 베이스 영역과,
    상기 베이스 영역 내의 상기 주표면에 형성된 제1 도전형의 소스 영역을 포함하며,
    상기 중앙측에 배치된 소자의 상기 베이스 영역은, 상기 최단부에 배치된 소자의 상기 베이스 영역보다 상기 주표면으로부터 깊은 위치까지 형성되어 있는, 반도체 장치.
  7. 제1항 또는 제2항에 있어서,
    상기 복수개의 절연 게이트형 트랜지스터부의 각각은, 상기 반도체 기판에 형성된 제1 도전형의 콜렉터 영역과,
    상기 콜렉터 영역과 떨어져서 상기 주표면에 형성된 제1 도전형의 베이스 영역과,
    상기 베이스 영역 내의 상기 주표면에 형성된 제2 도전형의 이미터 영역을 포함하며,
    상기 중앙측에 배치된 소자의 드리프트 영역은, 상기 최단부에 배치된 소자의 드리프트 영역보다 긴, 반도체 장치.
  8. 제1항 또는 제2항에 있어서,
    상기 복수개의 절연 게이트형 트랜지스터부의 각각은, 상기 반도체 기판에 형성된 제1 도전형의 드레인 영역과,
    상기 드레인 영역과 떨어져서 상기 주표면에 형성된 제2 도전형의 베이스 영역과,
    상기 베이스 영역 내의 상기 주표면에 형성된 제1 도전형의 소스 영역을 포함하며,
    상기 중앙측에 배치된 소자의 드리프트 영역은, 상기 최단부에 배치된 소자의 드리프트 영역보다 긴, 반도체 장치.
  9. 제1항 또는 제2항에 있어서,
    상기 주표면에 형성된 소자 분리 구조를 더 갖추고,
    상기 중앙측에 배치된 소자는, 상기 한 방향에 서로 대칭으로 배치된 제1 및 제2 절연 게이트형 트랜지스터부를 포함하며,
    상기 제1 및 제2 절연 게이트형 트랜지스터부의 각각은, 상기 주표면에 형성된 베이스 영역 상에 형성된 제1 및 제2 게이트 전극을 포함하고,
    상기 최단부에 배치된 소자는, 상기 주표면에 형성된 제3 게이트 전극을 포함하며,
    상기 한 방향에 있어서, 상기 제1 및 제2 게이트 전극 간의 거리는, 상기 제3 게이트 전극과 대향하는 상기 소자 분리 구조의 거리의 2배보다 긴, 반도체 장치.
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