JP5808827B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5808827B2
JP5808827B2 JP2013558634A JP2013558634A JP5808827B2 JP 5808827 B2 JP5808827 B2 JP 5808827B2 JP 2013558634 A JP2013558634 A JP 2013558634A JP 2013558634 A JP2013558634 A JP 2013558634A JP 5808827 B2 JP5808827 B2 JP 5808827B2
Authority
JP
Japan
Prior art keywords
region
collector
emitter
line contact
bcr
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2013558634A
Other languages
English (en)
Other versions
JPWO2013121548A1 (ja
Inventor
幹夫 辻内
幹夫 辻内
新田　哲也
哲也 新田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of JPWO2013121548A1 publication Critical patent/JPWO2013121548A1/ja
Application granted granted Critical
Publication of JP5808827B2 publication Critical patent/JP5808827B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/133—Emitter regions of BJTs
    • H10D62/134—Emitter regions of BJTs of lateral BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/137—Collector regions of BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs
    • H10D62/184—Base regions of bipolar transistors, e.g. BJTs or IGBTs of lateral BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/231—Emitter or collector electrodes for bipolar transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、半導体装置に関し、たとえば絶縁ゲートバイポーラトランジスタを有する半導体装置に関するものである。
ラテラル（横型）のＩＧＢＴ（Insulated Gate Bipolar Transistor）は従来から知られており、たとえば特開２００１−２０３３５８号公報（特許文献１）や特開平８−２７４３０８号公報（特許文献２）に開示されている。
特開２００１−２０３３５８号公報 特開平８−２７４３０８号公報
ラテラルＩＧＢＴの電流やオン耐圧といった特性の変更を行なうには、素子サイズの変更や注入レイアウトの変更、不純物注入条件の変更といった大規模な変更と最適化とが必要である。このため、それぞれの要求にあった素子をすべて開発するのは開発上の負荷が大きいという問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態の半導体装置によれば、コレクタ用導電層は、コレクタ領域に含まれる１つのコレクタ用活性領域に対して複数のコンタクトで接続されている。１つのコレクタ用活性領域に対するコレクタ用導電層のコンタクトの個数は、ベース領域に含まれる１つのベース用活性領域に対するエミッタ用導電層のコンタクトの個数よりも多い。
前記一実施の形態によれば、絶縁ゲートバイポーラトランジスタのエミッタとコレクタにおいて、それぞれの導電層と接続部の面積を変えることにより、絶縁ゲートバイポーラトランジスタの特性を容易に改善できるため、大規模な変更を必要とせず開発上の負荷が小さい半導体装置を得ることができる。
また１つのコレクタ用活性領域に対して複数のコンタクトで接続されているため、電流経路を分散できるとともに、少数キャリアの注入が分散できる。
実施の形態１における半導体装置をＰＤＰ（Plasma Display Panel）スキャンドライバに適用した場合の回路を示す図である。 実施の形態１における半導体装置をＰＤＰスキャンドライバに適用した場合のチップ全体の平面レイアウトのイメージ図（Ａ）と、（Ａ）の１ｂｉｔの平面レイアウトのイメージ図（Ｂ）である。 図１および図２のＩＧＢＴの構成を概略的に示す平面図である。 図３のＩＧＢＴを拡大して示す平面図である。 図４のＶ−Ｖ線に沿う概略断面図である。 図４のＶＩ−ＶＩ線に沿う概略断面図である。 実施の形態１における半導体装置のベースコンタクト領域の面積に対するコンタクト面積の比と線形電流との関係を示す図である。 実施の形態１における半導体装置のベースコンタクト領域の面積に対するコンタクト面積の比と飽和電流との関係を示す図である。 実施の形態１における半導体装置のベースコンタクト領域の面積に対するコンタクト面積の比とオン耐圧との関係を示す図である。 実施の形態１における半導体装置のコレクタ領域の面積に対するコンタクト面積の比と線形電流との関係を示す図である。 実施の形態１における半導体装置のコレクタ領域の面積に対するコンタクト面積の比と飽和電流との関係を示す図である。 実施の形態１における半導体装置のコレクタ領域の面積に対するコンタクト面積の比とオン耐圧との関係を示す図である。 ベースコンタクト領域におけるコンタクト面積が大きい場合にＩＧＢＴの特性が変化することを説明するための概略断面図である。 ベースコンタクト領域におけるコンタクト面積が小さい場合にＩＧＢＴの特性が変化することを説明するための概略断面図である。 コレクタ領域におけるコンタクト面積が大きい場合にＩＧＢＴの特性が変化することを説明するための概略断面図である。 コレクタ領域に順方向バイアスをかけた際の少数キャリア密度の分布を示す図である。 コレクタ領域におけるコンタクト面積が小さい場合にＩＧＢＴの特性が変化することを説明するための概略断面図である。 コレクタ側のコンタクトが線幅の大きいラインコンタクト構造を有し、エミッタ側のコンタクトが線幅の小さいラインコンタクト構造を有する場合のＩＧＢＴの構成を示す概略平面図である。 コレクタ側のコンタクトがラインコンタクト構造を有し、エミッタ側のコンタクトがホールコンタクト構造を有する場合のＩＧＢＴの構成を示す概略平面図である。 コレクタ側のコンタクトがラインコンタクト構造を有し、エミッタ側のコンタクトが分割ラインコンタクト構造を有する場合のＩＧＢＴの構成を示す概略平面図である。 コレクタ側のコンタクトが分割ラインコンタクト構造を有し、エミッタ側のコンタクトがホールコンタクト構造を有する場合のＩＧＢＴの構成を示す概略平面図である。 コレクタ側のコンタクトがホールピッチの小さいホールコンタクト構造を有し、エミッタ側のコンタクトがホールピッチの大きいホールコンタクト構造を有する場合のＩＧＢＴの構成を示す概略平面図である。 コレクタ側のコンタクトがホール径の大きいホールコンタクト構造を有し、エミッタ側のコンタクトがホール径の小さいホールコンタクト構造を有する場合のＩＧＢＴの構成を示す概略平面図である。 コレクタ側のコンタクトが２列のラインコンタクト構造を有し、エミッタ側のコンタクトが１列のラインコンタクト構造を有する場合のＩＧＢＴの構成を示す概略平面図である。 実施の形態２における半導体装置において、コレクタ領域が素子分離構造により間引かれ（分断され）、かつコレクタ側のコンタクトが線幅の大きいラインコンタクト構造を有し、エミッタ側のコンタクトが線幅の小さいラインコンタクト構造を有する場合のＩＧＢＴの構成を示す概略平面図である。 図２５のＸＸＶＩ−ＸＸＶＩ線に沿う概略断面図である。 コレクタ領域が素子分離構造により間引かれ（分断され）、かつコレクタ側のコンタクトがラインコンタクト構造を有し、エミッタ側のコンタクトがホールコンタクト構造を有する場合のＩＧＢＴの構成を示す概略平面図である。 コレクタ領域が素子分離構造により間引かれ（分断され）、かつコレクタ側のコンタクトがラインコンタクト構造を有し、エミッタ側のコンタクトが分割ラインコンタクト構造を有する場合のＩＧＢＴの構成を示す概略平面図である。 コレクタ領域が素子分離構造により間引かれ（分断され）、かつコレクタ側のコンタクトが分割ラインコンタクト構造を有し、エミッタ側のコンタクトがホールコンタクト構造を有する場合のＩＧＢＴの構成を示す概略平面図である。 図２９のＸＸＸ−ＸＸＸ線に沿う概略断面図である。 コレクタ領域が素子分離構造により間引かれ（分断され）、かつコレクタ側のコンタクトがホールピッチの小さいホールコンタクト構造を有し、エミッタ側のコンタクトがホールピッチの大きいホールコンタクト構造を有する場合のＩＧＢＴの構成を示す概略平面図である。 図３１のＸＸＸＩＩ−ＸＸＸＩＩ線に沿う概略断面図である。 コレクタ領域が素子分離構造により間引かれ（分断され）、かつコレクタ側のコンタクトがホール径の大きいホールコンタクト構造を有し、エミッタ側のコンタクトがホール径の小さいホールコンタクト構造を有する場合のＩＧＢＴの構成を示す概略平面図である。 図３３のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う概略断面図である。 コレクタ領域が素子分離構造により間引かれ（分断され）、かつコレクタ側のコンタクトが２列のラインコンタクト構造を有し、エミッタ側のコンタクトが１列のラインコンタクト構造を有する場合のＩＧＢＴの構成を示す概略平面図である。 実施の形態３における半導体装置において、コレクタ領域がｎ+領域により間引かれ（分断され）、かつコレクタ側のコンタクトが線幅の大きいラインコンタクト構造を有し、エミッタ側のコンタクトが線幅の小さいラインコンタクト構造を有する場合のＩＧＢＴの構成を示す概略平面図である。 図３６のＸＸＸＶＩＩ−ＸＸＸＶＩＩ線に沿う概略断面図である。 実施の形態４における半導体装置に含まれるＩＧＢＴの構成を概略的に示す平面図である。 比較例としての関連技術のコレクタ側での電流経路において電流が集中することを説明するための平面図である。 実施の形態４における半導体装置のコレクタ側での電流経路において電流パスが分散することを説明するための平面図である。 比較例としての関連技術のコレクタ側での少数キャリア（ホール）の注入において少数キャリアが注入される領域が局所的であることを説明するための平面図である。 実施の形態４における半導体装置のコレクタ側での少数キャリア（ホール）の注入において少数キャリアの注入が分散されることを説明するための平面図である。 実施の形態４における半導体装置において、コレクタ側のコンタクトが分割ラインコンタクト構造を有し、エミッタ側のコンタクトがラインコンタクト構造を有する場合のＩＧＢＴの構成を示す概略平面図である。 実施の形態４における半導体装置において、コレクタ側のコンタクトがホールコンタクト構造を有し、エミッタ側のコンタクトが分割ラインコンタクト構造を有する場合のＩＧＢＴの構成を示す概略平面図である。 実施の形態４における半導体装置において、コレクタ側のコンタクトがホールピッチの大きいホールコンタクト構造を有し、エミッタ側のコンタクトがホールピッチの小さいホールコンタクト構造を有する場合のＩＧＢＴの構成を示す概略平面図である。 実施の形態４における半導体装置において、コレクタ側のコンタクトがホール径の小さいホールコンタクト構造を有し、エミッタ側のコンタクトがホール径の大きいホールコンタクト構造を有する場合のＩＧＢＴの構成を示す概略平面図である。 コレクタ側のコンタクトが１列のラインコンタクト構造を有し、エミッタ側のコンタクトが２列のラインコンタクト構造を有する場合のＩＧＢＴの構成を示す概略平面図である。 実施の形態５における半導体装置に含まれるＩＧＢＴの構成を概略的に示す平面図である。 図４８のＸＬＩＸ−ＸＬＩＸ線に沿う概略断面図である。 コレクタ領域が素子分離構造により間引かれ（分断され）、かつコレクタ側のコンタクトがホールコンタクト構造を有し、エミッタ側のコンタクトがラインコンタクト構造を有する場合のＩＧＢＴの構成を示す概略平面図である。 コレクタ領域が素子分離構造により間引かれ（分断され）、かつコレクタ側のコンタクトが分割ラインコンタクト構造を有し、エミッタ側のコンタクトがラインコンタクト構造を有する場合のＩＧＢＴの構成を示す概略平面図である。 コレクタ領域が素子分離構造により間引かれ（分断され）、かつコレクタ側のコンタクトがホールコンタクト構造を有し、エミッタ側のコンタクトが分割ラインコンタクト構造を有する場合のＩＧＢＴの構成を示す概略平面図である。 コレクタ領域が素子分離構造により間引かれ（分断され）、かつコレクタ側のコンタクトがホールピッチの大きいホールコンタクト構造を有し、エミッタ側のコンタクトがホールピッチの小さいホールコンタクト構造を有する場合のＩＧＢＴの構成を示す概略平面図である。 コレクタ領域が素子分離構造により間引かれ（分断され）、かつコレクタ側のコンタクトがホール径の小さいホールコンタクト構造を有し、エミッタ側のコンタクトがホール径の大きいホールコンタクト構造を有する場合のＩＧＢＴの構成を示す概略平面図である。 コレクタ領域が素子分離構造により間引かれ（分断され）、かつコレクタ側のコンタクトが１列のラインコンタクト構造を有し、エミッタ側のコンタクトが２列のラインコンタクト構造を有する場合のＩＧＢＴの構成を示す概略平面図である。 コレクタ領域がｎ+領域により間引かれた（分断された）ＩＧＢＴの構成を示す概略平面図である。 図５６のＬＶＩＩ−ＬＶＩＩ線に沿う概略断面図である。 エミッタ側のラインコンタクトが分割された構成の第１の例を概略的に示す平面図である。 エミッタ側のラインコンタクトが分割された構成の第２の例を概略的に示す平面図である。 エミッタ側のラインコンタクトが分割された構成の第３の例を概略的に示す平面図である。 エミッタ側のラインコンタクトが分割された構成の第４の例を概略的に示す平面図である。 エミッタ側のラインコンタクトが分割された構成の第５の例を概略的に示す平面図である。
以下、実施の形態について図に基づいて説明する。
（実施の形態１）
まず実施の形態１における半導体装置の構成について図１〜図６を用いて説明する。
図１を参照して、ＰＤＰスキャンドライバの回路は、出力回路部ＯＣと、レベルシフタ部ＬＳと、ロジック回路部ＬＣと、保護回路部ＰＣとを有している。出力回路部ＯＣは、Ｌｏｗ ＳｉｄｅおよびＨｉｇｈ Ｓｉｄｅの主スイッチ素子として２つのＩＧＢＴを用いたトーテムポール回路を含んでいる。このトーテムポール回路は、第１の駆動電圧（ＶH）が供給される端子と第２の駆動電圧（ＧＮＤ）が供給される端子との間に接続され、かつ出力端子から負荷に直流出力Ｖoutを供給するように構成されている。Ｌｏｗ ＳｉｄｅおよびＨｉｇｈ Ｓｉｄｅの各々のＩＧＢＴには、エミッタ・コレクタ間にダイオードが逆接続されている。なおＨｉｇｈ ＳｉｄｅのＩＧＢＴは他の高耐圧素子でもよい。
ロジック回路部ＬＣは、出力回路部ＯＣのＬｏｗ ＳｉｄｅのＩＧＢＴのゲート電極に接続されている。またロジック回路部ＬＣは、レベルシフタ部ＬＳと保護回路部ＰＣとを介在してＨｉｇｈ ＳｉｄｅのＩＧＢＴのゲート電極に接続されている。
図２（Ａ）を参照して、上記ＰＤＰスキャンドライバの半導体チップにおいては、ｂｉｔ数に応じた出力段が保護回路部とロジック回路部とを挟み込むように図中左右両側に配置されている。また出力段とロジック回路部とを挟み込むように図中上下両側にＩ／Ｏ（Input／Output）回路部が配置されている。
図２（Ｂ）を参照して、出力段には、１ｂｉｔごとに、レベルシフタ部と、Ｈｉｇｈ ＳｉｄｅのＩＧＢＴと、Ｌｏｗ ＳｉｄｅのＩＧＢＴと、ダイオードと、出力パッドとが配置されている。
図３を参照して、Ｈｉｇｈ ＳｉｄｅのＩＧＢＴはたとえば耐圧重視の素子であり、Ｌｏｗ ＳｉｄｅのＩＧＢＴはたとえば電流重視の素子である。ここで、耐圧重視のＩＧＢＴとは、電流重視のＩＧＢＴよりもドリフト領域の不純物濃度が低く設定されたり、ドリフト領域のコレクタ・エミッタ間の長さが大きく設定されるなどにより耐圧が高くなるように構成されたＩＧＢＴのことである。また電流重視のＩＧＢＴとは、耐圧重視のＩＧＢＴよりもチャネル幅が大きく設定されたり、チャネル長が小さく設定されたり、チャネル抵抗が小さく設定されるなどにより、電流駆動能力が高くなるように構成されたＩＧＢＴのことである。また耐圧重視とは、エミッタとコレクタのコンタクトレイアウトが同じ場合を想定して、それに比べてコレクタのコンタクトレイアウトを変えて、元より耐圧が高いことを意味する。また電流重視とは、エミッタとコレクタのコンタクトレイアウトが同じ場合を想定して、それに比べてコレクタのコンタクトレイアウトを変えて、元より電流が多く流れることを意味する。またこの効果については金属シリサイドを用いた場合でも、程度は小さいが同様の効果が得られる。
図５および図６を参照して、ＩＧＢＴは半導体基板ＳＵＢの主表面に形成されている。このＩＧＢＴは、ｎ-ドリフト領域ＤＲＩと、ｎ型領域ＮＲと、ｐ+コレクタ領域ＣＲと、ｐ型ベース領域ＢＲ、ＢＣＲと、ｎ+エミッタ領域ＥＲと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを主に有している。
ｎ-ドリフト領域ＤＲＩは半導体基板ＳＵＢ内に形成されている。ｎ型領域ＮＲは、ｎ-ドリフト領域ＤＲＩと接するように半導体基板ＳＵＢ内に形成されている。ｐ+コレクタ領域ＣＲは、ｎ型領域ＮＲとｐｎ接合を構成するように半導体基板ＳＵＢ内であって半導体基板ＳＵＢの主表面に形成されている。
ｐ型ベース領域ＢＲ、ＢＣＲは、ｎ-ドリフト領域ＤＲＩとｐｎ接合を構成するように、ｐ+コレクタ領域ＣＲと分かれて半導体基板ＳＵＢ内であって半導体基板ＳＵＢの主表面に形成されている。このｐ型ベース領域ＢＲ、ＢＣＲは、ｎ-ドリフト領域ＤＲＩとｐｎ接合を構成するｐ型領域ＢＲと、ｐ型領域ＢＲ内の半導体基板ＳＵＢの主表面に位置するｐ+ベースコンタクト領域ＢＣＲとを有している。ｐ+ベースコンタクト領域ＢＣＲはｐ型領域ＢＲよりも高いｐ型不純物濃度を有している。ｎ+エミッタ領域ＥＲは、ｐ型ベース領域ＢＲ、ＢＣＲとｐｎ接合を構成するように、ｐ型ベース領域ＢＲ、ＢＣＲ内の半導体基板ＳＵＢの主表面に形成されている。
ｐ+コレクタ領域ＣＲとｐ型ベース領域ＢＲ、ＢＣＲとに挟まれる半導体基板ＳＵＢの主表面には素子分離構造ＥＳが形成されている。この素子分離構造ＥＳは、たとえばＬＯＣＯＳ（Local Oxidation of Silicon）で形成されたシリコン酸化膜であってもよく、またＳＴＩ（Shallow Trench Isolation）であってもよい。
ゲート電極層ＧＥは、少なくともｎ+エミッタ領域ＥＲとｎ-ドリフト領域ＤＲＩとに挟まれるｐ型領域ＢＲ上にゲート絶縁膜ＧＩを介在して形成されている。ゲート電極層ＧＥの一方端部は、素子分離構造ＥＳ上に乗り上げることにより、素子分離構造ＥＳを間に挟んでｎ-ドリフト領域ＤＲＩと対向している。
このＩＧＢＴが形成された半導体基板ＳＵＢの主表面上に、ＩＧＢＴを覆うように層間絶縁膜ＩＩが形成されている。この層間絶縁膜ＩＩには、コンタクト用の凹部ＣＨ１、ＣＨ２が形成されている。コンタクト用の凹部ＣＨ１は、層間絶縁膜ＩＩの上面からｐ+コレクタ領域ＣＲに達するように形成されている。コンタクト用の凹部ＣＨ２は、層間絶縁膜ＩＩの上面からｎ+エミッタ領域ＥＲおよびｐ+ベースコンタクト領域ＢＣＲの双方に達するように形成されている。
コンタクト用の凹部ＣＨ１の内部を埋め込むように導電性の材料よりなるプラグ層（コレクタ用導電層）ＰＲ１が形成されている。またコンタクト用の凹部ＣＨ２の内部を埋め込むように導電性の材料よりなるプラグ層（エミッタ用導電層）ＰＲ２が形成されている。これらのプラグ層ＰＲ１、ＰＲ２のそれぞれに接するように層間絶縁膜ＩＩ上に金属配線ＭＩが形成されている。
図４を参照して、コンタクト用の凹部ＣＨ１、ＣＨ２の双方は、たとえばラインコンタクト（スリットコンタクト）構造を有している。このラインコンタクト構造とは、平面視において略矩形（角部がある程度ラウンドしたものも含む）の形状を有し、かつその略矩形状のコンタクト用の凹部の一方の辺の長さ（たとえば長さＬＡ、ＬＢ）が他方の辺の長さ（たとえば線幅ＷＡ、ＷＢ）の２倍以上長い構造のことである。
コンタクト用の凹部ＣＨ１はｐ+コレクタ領域ＣＲに達するように形成されているため、コンタクト用の凹部ＣＨ１内を埋め込むプラグ層ＰＲ１はｐ+コレクタ領域ＣＲに接続されている。
複数のｎ+エミッタ領域ＥＲと複数のｐ+ベースコンタクト領域ＢＣＲとは、１つのＩＧＢＴ内において、ゲート幅方向（図中上下方向）に沿って互いに交互に配置されている。エミッタ側のコンタクト用の凹部ＣＨ２は、複数のｎ+エミッタ領域ＥＲと複数のｐ+ベースコンタクト領域ＢＣＲとの各々に達するように形成されている。このためコンタクト用の凹部ＣＨ２内を埋め込むプラグ層ＰＲ２は、複数のｎ+エミッタ領域ＥＲと複数のｐ+ベースコンタクト領域ＢＣＲとの各々に接続されている。
耐圧重視のＩＧＢＴの半導体基板ＳＵＢの主表面におけるｐ+コレクタ領域ＣＲの面積（コレクタ活性面積：ＳＡ１２）に対するｐ+コレクタ領域ＣＲとプラグ層ＰＲ１とのコレクタ接続部の面積（コレクタコンタクト面積：ＳＢ１２）の比（コレクタコンタクト面積／コレクタ活性面積：ＳＢ１２／ＳＡ１２）は、同じＩＧＢＴの半導体基板ＳＵＢの主表面におけるｐ+ベースコンタクト領域ＢＣＲの面積（ｐ+領域面積：ＳＡ１１）に対するｐ+ベースコンタクト領域ＢＣＲとプラグ層ＰＲ２とのエミッタ接続部の面積（ｐ+領域上コンタクト面積：ＳＢ１１）の比（ｐ+領域上コンタクト面積／ｐ+領域面積：ＳＢ１１／ＳＡ１１）よりも大きい。
ここで、ｐ+コレクタ領域ＣＲの面積（コレクタ活性面積）は、素子分離構造ＥＳによって取り囲まれたｐ+コレクタ領域ＣＲの面積に対応する。また比（ｐ+領域上コンタクト面積／ｐ+領域面積：ＳＢ１１／ＳＡ１１）は、図４に示すようにゲート幅方向に並んだ複数のｎ+エミッタ領域ＥＲと複数のｐ+ベースコンタクト領域ＢＣＲとの配置領域Ｒ内における両端のｎ+エミッタ領域ＥＲの間に挟まれたｐ+領域面積とｐ+領域上コンタクト面積とにより定義されるものである。
つまり上記のｐ+ベースコンタクト領域ＢＣＲの面積（ｐ+領域面積）は、図４に示す配置領域Ｒ内の両端に位置するｎ+エミッタ領域ＥＲの間に挟まれる複数のｐ+ベースコンタクト領域ＢＣＲの面積の合計である。また上記のプラグ層ＰＲ２とｐ+ベースコンタクト領域ＢＣＲとの接続部の面積（ｐ+領域上コンタクト面積）は、図４に示す配置領域Ｒ内の両端に位置するｎ+エミッタ領域ＥＲの間に挟まれるｐ+ベースコンタクト領域ＢＣＲとプラグ層ＰＲ２との接続部の面積の合計である。
ここで、耐圧重視のＩＧＢＴにおけるｐ+コレクタ領域ＣＲとプラグ層ＰＲ１とのコレクタ接続部（コンタクト用の凹部ＣＨ１における接続部）はラインコンタクト構造を有している。また同じＩＧＢＴにおけるｐ+ベースコンタクト領域ＢＣＲとプラグ層ＰＲ２とのエミッタ接続部（コンタクト用の凹部ＣＨ２における接続部）もラインコンタクト構造を有している。
次に、上記の比とＩＧＢＴの特性との関係に関して本発明者が行なった検討について図７〜図１２を用いて説明する。
まず本発明者は、上記の比（ｐ+領域上コンタクト面積／ｐ+領域面積：ＳＢ１１／ＳＡ１１）の変化により、ＩＧＢＴの特性（線形電流、飽和電流、オン耐圧）が変化することを調べた。この検討は、図４に示す構成を有するＩＧＢＴの比（コレクタコンタクト面積／コレクタ活性面積：ＳＢ１２／ＳＡ１２）を一定として、比（ｐ+領域上コンタクト面積／ｐ+領域面積）のみを変化させることにより行なった。その結果を図７〜図９に示す。
図７の結果から、上記の比（ｐ+領域上コンタクト面積／ｐ+領域面積：ＳＢ１１／ＳＡ１１）を変化させても線形電流はほとんど変化しないが、図８の結果から、上記の比（ｐ+領域上コンタクト面積／ｐ+領域面積：ＳＢ１１／ＳＡ１１）を小さくすることで飽和電流が向上することが分かった。一方、図９の結果から、上記の比（ｐ+領域上コンタクト面積／ｐ+領域面積：ＳＢ１１／ＳＡ１１）を大きくすることでオン耐圧が向上することが分かった。
また本発明者は、上記の比（コレクタコンタクト面積／コレクタ活性面積：ＳＢ１２／ＳＡ１２）の変化により、ＩＧＢＴの特性（線形電流、飽和電流、オン耐圧）が変化することについても調べた。この検討は、図４に示す構成を有するＩＧＢＴの上記の比（ｐ+領域上コンタクト面積／ｐ+領域面積：ＳＢ１１／ＳＡ１１）を一定として、上記の比（コレクタコンタクト面積／コレクタ活性面積：ＳＢ１２／ＳＡ１２）のみを変化させることにより行なった。その結果を図１０〜図１２に示す。
図１０および図１１の結果から、上記の比（コレクタコンタクト面積／コレクタ活性面積：ＳＢ１２／ＳＡ１２）を小さくすると、線形電流および飽和電流の双方が向上することが分かった。また、図１２の結果から、上記の比（コレクタコンタクト面積／コレクタ活性面積：ＳＢ１２／ＳＡ１２）を大きくすることでオン耐圧が向上することが分かった。
また比（ｐ+領域上コンタクト面積／ｐ+領域面積：ＳＢ１１／ＳＡ１１）および比（コレクタコンタクト面積／コレクタ活性面積：ＳＢ１２／ＳＡ１２）の双方を変化させた場合には、図１０〜図１２に示す比（コレクタコンタクト面積／コレクタ活性面積：ＳＢ１２／ＳＡ１２）のみを変化させた場合とほぼ同じ結果となることがわかった。
上記の図７〜図１２の結果から、耐圧重視のＩＧＢＴにおいては比（コレクタコンタクト面積／コレクタ活性面積：ＳＢ１２／ＳＡ１２）を、比（ｐ+領域上コンタクト面積／ｐ+領域面積：ＳＢ１１／ＳＡ１１）よりも大きくすることがオン耐圧向上の観点から有効であることが分かった。また電流重視のＩＧＢＴにおいては比（コレクタコンタクト面積／コレクタ活性面積：ＳＢ１２／ＳＡ１２）を比（ｐ+領域上コンタクト面積／ｐ+領域面積：ＳＢ１１／ＳＡ１１）よりも小さくすることが線形電流および飽和電流向上の観点から有効であることが分かった。
次に、上記の図７〜図１２に示す結果が得られた理由について図１３〜図１７を用いて考察する。
図１３を参照して、ｐ+ベースコンタクト領域ＢＣＲとプラグ層ＰＲ２とのコンタクト面積が大きい場合、プラグ層ＰＲ２とｐ+ベースコンタクト領域ＢＣＲとの接触抵抗が小さくなり、ｐ型領域ＢＲからのホール（正孔）の引き抜き効率が高くなる。これによりｐ型領域ＢＲにホールが溜まることが抑制されて、オン耐圧が向上したと考えられる。
図１４を参照して、一方、ｐ+ベースコンタクト領域ＢＣＲとプラグ層ＰＲ２とのコンタクト面積が小さい場合、プラグ層ＰＲ２とｐ+ベースコンタクト領域ＢＣＲとの接触抵抗が大きくなり、ｐ型領域ＢＲからのホールの引き抜き効率が低くなる。これによりｐ型領域ＢＲにホールが溜まりやすくなり、ベース電位がグランド電位から浮き上がって、オン耐圧の向上が抑制されたと考えられる。
図１５を参照して、コンタクト用の凹部ＣＨ１を形成する際のエッチングダメージや、コンタクト用の凹部ＣＨ１内に形成されたバリアメタル（図示せず）の半導体基板の主表面におけるシリサイド化により、コレクタ領域ＣＲの表面に結晶欠陥ＤＦが発生する。この結晶欠陥ＤＦの個数はコレクタコンタクト面積の大きさに比例する。この結晶欠陥ＤＦにおいてホールと電子との再結合が生じてホールが消滅するため、図１６に示すように、結晶欠陥ＤＦの個数に応じてプラグ層ＰＲ１からコレクタ領域ＣＲを通じてドリフト領域ＤＲＩに注入されるホールの数（密度）が変化する。このホール密度に応じて伝導率変調によるドリフト領域ＤＲＩの抵抗が変化して電流が増減すると考えられる。金属シリサイドを適用した場合でもエッチングダメージによる結晶欠陥の効果が残り、程度は小さいが同様の効果を得ることができる。
つまり、コレクタコンタクト面積が大きいと、コレクタ領域ＣＲの表面における結晶欠陥ＤＦの個数が多くなり、プラグ層ＰＲ１からコレクタ領域ＣＲを通じてドリフト領域ＤＲＩに注入されるホールの数が減るため、電流の向上が抑制されたと考えられる。
図１７を参照して、一方、コレクタコンタクト面積が小さいと、コレクタ領域ＣＲの表面における結晶欠陥ＤＦの個数が少なくなり、プラグ層ＰＲ１からコレクタ領域ＣＲを通じてドリフト領域ＤＲＩに注入されるホールの数が増える。これにより、伝導率変調によるドリフト領域ＤＲＩの抵抗が大幅に低下して電流が増加すると考えられる。
次に、本実施の形態の作用効果について説明する。
上述したように本実施の形態においては、比（コレクタコンタクト面積／コレクタ活性面積：ＳＢ１２／ＳＡ１２）が比（ｐ+領域上コンタクト面積／ｐ+領域面積：ＳＢ１１／ＳＡ１１）よりも大きくなっている。このため、Ｈｉｇｈ Ｓｉｄｅなどの耐圧重視のＩＧＢＴにおいてはオン耐圧を向上することができる。つまり、素子サイズの変更や注入レイアウトの変更、不純物注入条件の変更といった大規模な変更と最適化を行なうことなく、コンタクトサイズの変更といった小規模な変更で、開発上の負荷を小さく抑えつつ、ラテラルＩＧＢＴにおける電流向上やオン耐圧向上といった特性改善を行なうことが可能となる。
なおコンタクトサイズの変更は、コンタクトマスクの変更だけでコントロールすることができるため、コンタクトマスクの試作後の再調整も低コストで可能である。
また本実施の形態においては、図３および図４に示すようにラインコンタクト構造が途中で途切れることなく連続的に延びている。これにより、コンタクト用の凹部ＣＨ１、ＣＨ２の位置ズレ、寸法ズレによる特性のバラツキを抑制することができる。
上記のＩＧＢＴにおいては、コレクタ側とエミッタ側との双方のコンタクト用の凹部ＣＨ１、ＣＨ２がラインコンタクト構造を有している。このようにラインコンタクト構造を用いることでホールコンタクト構造を用いた場合よりもコンタクト面積を大きくすることができ、ＩＧＢＴの特性のコントロール幅を拡大することができる。
また本実施の形態のＩＧＢＴにおいては、図１８に示すようにプラグ層ＰＲ１とｐ+コレクタ領域ＣＲとの接続部の線幅ＷＡは、プラグ層ＰＲ２とｐ+ベースコンタクト領域ＢＣＲとの接続部の線幅ＷＢよりも大きいことが好ましい。
また本実施の形態のＩＧＢＴにおいては、図１９に示すようにコレクタ側のコンタクト用の凹部ＣＨ１がラインコンタクト構造を有し、エミッタ側のコンタクト用の凹部ＣＨ２がホールコンタクト構造を有していてもよい。この場合においても、コレクタ側のコンタクト用の凹部ＣＨ１がラインコンタクト構造を有しているため、ホールコンタクト構造を用いた場合よりもコンタクト面積を大きくすることができ、ＩＧＢＴの特性のコントロール幅を拡大することができる。
また本実施の形態のＩＧＢＴにおいては、図２０に示すようにコレクタ側のコンタクト用の凹部ＣＨ１がラインコンタクト構造を有し、エミッタ側のコンタクト用の凹部ＣＨ２が分割ラインコンタクト構造を有していてもよい。ここで分割ラインコンタクト構造とは、エミッタ側のコンタクト用の凹部ＣＨ２が、互いに分離され、かつ直列に配置された複数のラインコンタクト部ＣＨ２ａを有するコンタクト構造のことである。複数のラインコンタクト部ＣＨ２ａの各々は、ラインコンタクト構造を有している。つまり複数のラインコンタクト部ＣＨ２ａの各々は、図２０に示す平面視において略矩形の形状を有し、かつ平面視における一方の辺の長さが他方の辺の長さの２倍以上長い構造を有している。この場合においても、コレクタ側のコンタクト用の凹部ＣＨ１がラインコンタクト構造を有しているため、分割ラインコンタクト構造を用いた場合よりもコンタクト面積を大きくすることができ、ＩＧＢＴの特性のコントロール幅を拡大することができる。
また本実施の形態のＩＧＢＴにおいては、図２１に示すようにコレクタ側のコンタクト用の凹部ＣＨ１が分割ラインコンタクト構造を有し、エミッタ側のコンタクト用の凹部ＣＨ２がホールコンタクト構造を有していてもよい。この場合においても、コレクタ側のコンタクト用の凹部ＣＨ１が分割ラインコンタクト構造を有しているため、ホールコンタクト構造を用いた場合よりもコンタクト面積を大きくすることができ、ＩＧＢＴの特性のコントロール幅を拡大することができる。
また本実施の形態のＩＧＢＴにおいては、図２２に示すようにコレクタ側とエミッタ側との双方のコンタクト用の凹部ＣＨ１、ＣＨ２が共にホールコンタクト構造を有していてもよい。この場合、コレクタ側のコンタクト用の凹部ＣＨ１のホールピッチＰＡが、エミッタ側のコンタクト用の凹部ＣＨ２のホールピッチＰＢよりも小さいことが好ましい。この場合においても、コレクタ側のコンタクト用の凹部ＣＨ１のホールピッチＰＡが小さいため、ホールピッチが大きい場合よりもコンタクト面積を大きくすることができ、ＩＧＢＴの特性のコントロール幅を拡大することができる。なお、この構成においてはコレクタ側のコンタクト用の凹部ＣＨ１の面積とエミッタ側のコンタクト用の凹部ＣＨ２の面積とは同じであることが好ましい。
また本実施の形態のＩＧＢＴにおいては、図２３に示すようにコレクタ側とエミッタ側との双方のコンタクト用の凹部ＣＨ１、ＣＨ２が共にホールコンタクト構造を有していてもよい。この場合、コレクタ側のコンタクト用の凹部ＣＨ１のホールの直径ＤＡが、エミッタ側のコンタクト用の凹部ＣＨ２のホールの直径ＤＢよりも大きいことが好ましい。この場合においても、コレクタ側のコンタクト用の凹部ＣＨ１のホールの直径ＤＡが大きいため、ホールの直径が小さい場合よりもコンタクト面積を大きくすることができ、ＩＧＢＴの特性のコントロール幅を拡大することができる。なお、この構成においてはコレクタ側のコンタクト用の凹部ＣＨ１のホールピッチとエミッタ側のコンタクト用の凹部ＣＨ２のホールピッチとは同じであることが好ましい。
また本実施の形態のＩＧＢＴにおいては、図２４に示すようにコレクタ側のコンタクト用の凹部ＣＨ１が２列のラインコンタクト構造を有し、エミッタ側のコンタクト用の凹部ＣＨ２が１列のラインコンタクト構造を有していてもよい。この場合においても、コレクタ側のコンタクト用の凹部ＣＨ１の列数がエミッタ側のコンタクト用の凹部ＣＨ２の列数よりも多いため、コレクタ側のコンタクト面積を大きくすることができ、ＩＧＢＴの特性のコントロール幅を拡大することができる。なお、この構成においてはコレクタ側のコンタクト用の凹部ＣＨ１が２列で、エミッタ側のコンタクト用の凹部ＣＨ２が１列の場合に限定されず、コレクタ側のコンタクト用の凹部ＣＨ１のラインコンタクト構造の列数がエミッタ側のコンタクト用の凹部ＣＨ２のラインコンタクト構造の列数よりも多ければよい。またコレクタ側のコンタクト用の凹部ＣＨ１は２列の分割ラインコンタクト構造、２列のホールコンタクト構造であってもよく、エミッタ側のコンタクト用の凹部ＣＨ２は１列の分割ラインコンタクト構造、１列のホールコンタクト構造であってもよい。
上記の図１８〜図２４に示すＩＧＢＴの構成は、図４に示すＩＧＢＴの構成と比較してコンタクト用の凹部ＣＨ１、ＣＨ２の構成において異なっており、それ以外の構成においては図４に示す構成と同じである。このため、図１８〜図２４に示す構成のうち図４に示す構成と同一の要素については同一の符号を付し、その説明を繰り返さない。
（実施の形態２）
図２５および図２６を参照して、本実施の形態の構成は、図４に示す構成と比較して、ｐ+コレクタ領域ＣＲが素子分離構造ＥＳにより間引かれている（分断されている）点において異なっている。つまり１つのＩＧＢＴにおいて、ｐ+コレクタ領域ＣＲが、素子分離構造ＥＳにより分離された複数のｐ+コレクタ領域部分（コレクタ用活性領域）ＣＲａから構成されている。この素子分離構造ＥＳは、実施の形態１で説明したように、ＬＯＣＯＳにより形成されたシリコン酸化膜であってもよく、またＳＴＩであってもよい。
上記のＩＧＢＴにおいては、コレクタ側とエミッタ側との双方のコンタクト用の凹部ＣＨ１、ＣＨ２がラインコンタクト構造を有している。１つのｐ+コレクタ領域部分ＣＲａに対して１つのラインコンタクト部（凹部）ＣＨ１が設けられており、ｐ+コレクタ領域部分ＣＲａに挟まれる素子分離構造ＥＳ上にはラインコンタクト部ＣＨ１は設けられていない。プラグ層ＰＲ１とｐ+コレクタ領域ＣＲとの接続部の線幅ＷＡは、プラグ層ＰＲ２とｐ+ベースコンタクト領域ＢＣＲとの接続部の線幅ＷＢよりも大きいことが好ましい。
なお上記以外の本実施の形態の構成は、図４に示す構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、ｐ+コレクタ領域ＣＲが素子分離構造ＥＳにより間引かれているため電流改善が可能となる。またフィールドマスクを変更するだけで、ｐ+コレクタ領域ＣＲを素子分離構造ＥＳにより間引いた構成を製造可能であるため、低コストで上記構成を製造することができる。
また図２５および図２６に示すＩＧＢＴにおいては、コレクタ側とエミッタ側との双方のコンタクト用の凹部ＣＨ１、ＣＨ２がラインコンタクト構造を有している。このようにラインコンタクト構造を用いることでホールコンタクト構造を用いた場合よりもコンタクト面積を大きくすることができ、ＩＧＢＴの特性のコントロール幅を拡大することができる。
図２５および図２６に示すＩＧＢＴにおいては、プラグ層ＰＲ１とｐ+コレクタ領域ＣＲとの接続部の線幅ＷＡは、プラグ層ＰＲ２とｐ+ベースコンタクト領域ＢＣＲとの接続部の線幅ＷＢよりも大きいことが好ましい。これにより、さらにＩＧＢＴの特性のコントロール幅を拡大することができる。
また図２５および図２６においては、エミッタ側のコンタクト用の凹部ＣＨ２がラインコンタクト構造を有する場合について説明したが、図２７に示すようにホールコンタクト構造であってもよい。この場合においても、コレクタ側のコンタクト用の凹部ＣＨ１がラインコンタクト構造を有しているため、ホールコンタクト構造を用いた場合よりもコンタクト面積を大きくすることができ、ＩＧＢＴの特性のコントロール幅を拡大することができる。
また図２８に示すようにコレクタ側のコンタクト用の凹部ＣＨ１がラインコンタクト構造を有し、エミッタ側のコンタクト用の凹部ＣＨ２が分割ラインコンタクト構造を有していてもよい。つまりエミッタ側のコンタクト用の凹部ＣＨ２は、互いに分離され、かつ直列に配置された複数のラインコンタクト部ＣＨ２ａを有する分割ラインコンタクト構造を有している。この場合においても、コレクタ側のコンタクト用の凹部ＣＨ１がラインコンタクト構造を有しているため、分割ラインコンタクト構造を用いた場合よりもコンタクト面積を大きくすることができ、ＩＧＢＴの特性のコントロール幅を拡大することができる。
また図２９および図３０に示すようにコレクタ側のコンタクト用の凹部ＣＨ１が分割ラインコンタクト構造を有し、エミッタ側のコンタクト用の凹部ＣＨ２がホールコンタクト構造を有していてもよい。この場合においても、コレクタ側のコンタクト用の凹部ＣＨ１が分割ラインコンタクト構造を有しているため、ホールコンタクト構造を用いた場合よりもコンタクト面積を大きくすることができ、ＩＧＢＴの特性のコントロール幅を拡大することができる。ここでの分割ラインコンタクト構造とは、１つのｐ+コレクタ領域部分ＣＲａに対して、互いに分離され、かつ互いに直列に配置された複数のラインコンタクト部ＣＨ１を有するコンタクト構造のことである。
また図３１および図３２に示すようにコレクタ側とエミッタ側との双方のコンタクト用の凹部ＣＨ１、ＣＨ２が共にホールコンタクト構造を有していてもよい。この場合、コレクタ側のコンタクト用の凹部ＣＨ１のホールピッチＰＡが、エミッタ側のコンタクト用の凹部ＣＨ２のホールピッチＰＢよりも小さいことが好ましい。この場合においても、コレクタ側のコンタクト用の凹部ＣＨ１のホールピッチＰＡが小さいため、ホールピッチが大きい場合よりもコンタクト面積を大きくすることができ、ＩＧＢＴの特性のコントロール幅を拡大することができる。
また図３３および図３４に示すようにコレクタ側とエミッタ側との双方のコンタクト用の凹部ＣＨ１、ＣＨ２が共にホールコンタクト構造を有していてもよい。この場合、コレクタ側のコンタクト用の凹部ＣＨ１のホールの直径ＤＡが、エミッタ側のコンタクト用の凹部ＣＨ２のホールの直径ＤＢよりも大きいことが好ましい。この場合においても、コレクタ側のコンタクト用の凹部ＣＨ１のホールの直径ＤＡが大きいため、ホールの直径が小さい場合よりもコンタクト面積を大きくすることができ、ＩＧＢＴの特性のコントロール幅を拡大することができる。
また図３５に示すようにコレクタ側のコンタクト用の凹部ＣＨ１が２列のラインコンタクト構造を有し、エミッタ側のコンタクト用の凹部ＣＨ２が１列のラインコンタクト構造を有していてもよい。この場合においても、コレクタ側のコンタクト用の凹部ＣＨ１の列数がエミッタ側のコンタクト用の凹部ＣＨ２の列数よりも多いため、コレクタ側のコンタクト面積を大きくすることができ、ＩＧＢＴの特性のコントロール幅を拡大することができる。なお、この構成においてはコレクタ側のコンタクト用の凹部ＣＨ１が２列で、エミッタ側のコンタクト用の凹部ＣＨ２が１列の場合に限定されず、コレクタ側のコンタクト用の凹部ＣＨ１のラインコンタクト構造の列数がエミッタ側のコンタクト用の凹部ＣＨ２のラインコンタクト構造の列数よりも多ければよい。またコレクタ側のコンタクト用の凹部ＣＨ１は２列の分割ラインコンタクト構造、２列のホールコンタクト構造であってもよく、エミッタ側のコンタクト用の凹部ＣＨ２は１列の分割ラインコンタクト構造、１列のホールコンタクト構造であってもよい。
（実施の形態３）
図３６および図３７を参照して、本実施の形態の構成は、図４に示す構成と比較して、ｐ+コレクタ領域ＣＲがｎ+分離領域ＮＨＲにより間引かれている（分断されている）点において異なっている。つまり１つのＩＧＢＴにおいて、ｐ+コレクタ領域ＣＲが、複数のｎ+分離領域ＮＨＲにより分離された複数のｐ+コレクタ領域部分ＣＲａから構成されている。複数のｎ+分離領域ＮＨＲの各々は、ｎ型領域ＮＲよりも高いｎ型不純物濃度を有している。
上記のＩＧＢＴにおいては、コレクタ側とエミッタ側との双方のコンタクト用の凹部ＣＨ１、ＣＨ２がラインコンタクト構造を有している。１つのｐ+コレクタ領域部分ＣＲａに対して１つのラインコンタクト部ＣＨ１が設けられており、ｐ+コレクタ領域部分ＣＲａに挟まれるｎ+分離領域ＮＨＲ上にはラインコンタクト部ＣＨ１は設けられていない。プラグ層ＰＲ１とｐ+コレクタ領域ＣＲとの接続部の線幅ＷＡは、プラグ層ＰＲ２とｐ+ベースコンタクト領域ＢＣＲとの接続部の線幅ＷＢよりも大きいことが好ましい。
なお上記以外の本実施の形態の構成は、図４に示す構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、ｐ+コレクタ領域ＣＲが複数のｎ+分離領域ＮＨＲにより間引かれているためＩＧＢＴの特性のコントロール幅を拡大することができる。またｐ+コレクタ領域ＣＲおよびｎ+分離領域ＮＨＲ形成のための不純物注入マスクを変更するだけで、ｐ+コレクタ領域ＣＲをｎ+分離領域ＮＨＲにより間引いた構成を製造可能であるため、低コストで上記構成を製造することができる。
また図３６および図３７に示すＩＧＢＴにおいては、コレクタ側とエミッタ側との双方のコンタクト用の凹部ＣＨ１、ＣＨ２がラインコンタクト構造を有している。このようにラインコンタクト構造を用いることでホールコンタクト構造を用いた場合よりもコンタクト面積を大きくすることができ、ＩＧＢＴの特性のコントロール幅を拡大することができる。
図３６および図３７に示すＩＧＢＴにおいては、プラグ層ＰＲ１とｐ+コレクタ領域ＣＲとの接続部の線幅ＷＡは、プラグ層ＰＲ２とｐ+ベースコンタクト領域ＢＣＲとの接続部の線幅ＷＢよりも大きいことが好ましい。これにより、さらにＩＧＢＴの特性のコントロール幅を拡大することができる。
なお図２７〜図３５の構成の各々も、ｐ+コレクタ領域ＣＲが複数のｎ+分離領域ＮＨＲにより間引かれた構成であってもよい。
（実施の形態４）
図３８を参照して、本実施の形態の半導体装置に含まれるＩＧＢＴはたとえばＬｏｗ ＳｉｄｅのＩＧＢＴなどの電流重視の素子である。本実施の形態のＩＧＢＴの構成は、図４に示す構成と比較して、上記の比（ｐ+領域上コンタクト面積／ｐ+領域面積：ＳＢ１１／ＳＡ１１）が比（コレクタコンタクト面積／コレクタ活性面積：ＳＢ１２／ＳＡ１２）よりも大きい点において異なっている。
つまり、電流重視のＩＧＢＴの半導体基板ＳＵＢの主表面におけるｐ+ベースコンタクト領域ＢＣＲの面積（ｐ+領域面積：ＳＡ１１）に対するｐ+ベースコンタクト領域ＢＣＲとプラグ層ＰＲ２とのエミッタ接続部の面積（ｐ+領域上コンタクト面積：ＳＢ１１）の比（ｐ+領域上コンタクト面積／ｐ+領域面積：ＳＢ１１／ＳＡ１１）は、同じＩＧＢＴの半導体基板ＳＵＢの主表面におけるｐ+コレクタ領域ＣＲの面積（コレクタ活性面積：ＳＡ１２）に対するｐ+コレクタ領域ＣＲとプラグ層ＰＲ１とのコレクタ接続部の面積（コレクタコンタクト面積：ＳＢ１２）の比（コレクタコンタクト面積／コレクタ活性面積：ＳＢ１２／ＳＡ１２）よりも大きい。
ここで、電流重視のＩＧＢＴにおけるｐ+コレクタ領域ＣＲとプラグ層ＰＲ１とのコレクタ接続部（コンタクト用の凹部ＣＨ１における接続部）はホールコンタクト構造を有している。また同じＩＧＢＴにおけるｐ+ベースコンタクト領域ＢＣＲとプラグ層ＰＲ２とのエミッタ接続部（コンタクト用の凹部ＣＨ２における接続部）はラインコンタクト構造を有している。
また１つのｐ+コレクタ領域ＣＲは、互いに分断された複数のコンタクト用の凹部ＣＨ１内のプラグ層ＰＲ１に接続されている。また１つのｐ+コレクタ領域ＣＲの上に設けられたコンタクト用の凹部ＣＨ１の数（コンタクトの個数）は、１つのｐ+ベースコンタクト領域（ベース用活性領域）ＢＣＲの上に設けられたコンタクト用の凹部ＣＨ２の数（コンタクトの個数）よりも多いことが好ましい。本実施の形態では、１つのｐ+コレクタ領域ＣＲの上に設けられたコンタクト用の凹部ＣＨ１の個数はたとえば１９個であり、１つのｐ+ベースコンタクト領域ＢＣＲの上に設けられたコンタクト用の凹部ＣＨ２の個数はたとえば１個であるが、これに限定されるものではない。
なお上記以外の本実施の形態の構成は、図４に示す構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。
次に、本実施の形態の作用効果について説明する。
上述したように本実施の形態においては、比（ｐ+領域上コンタクト面積／ｐ+領域面積：ＳＢ１１／ＳＡ１１）が比（コレクタコンタクト面積／コレクタ活性面積：ＳＢ１２／ＳＡ１２）よりも大きくなっている。このため、図７および図８に示したようにＬｏｗ Ｓｉｄｅなどの電流重視のＩＧＢＴにおいて線形電流および飽和電流を向上することができる。つまり、素子サイズの変更や注入レイアウトの変更、不純物注入条件の変更といった大規模な変更と最適化を行なうことなく、コンタクトサイズの変更といった小規模な変更で、開発上の負荷を小さく抑えつつ、ラテラルＩＧＢＴにおける電流向上やオン耐圧向上といった特性改善を行なうことが可能となる。
なおコンタクトサイズの変更は、コンタクトマスクの変更だけでコントロールすることができるため、コンタクトマスクの試作後の再調整も低コストで可能である。
また本実施の形態においては、１つのｐ+コレクタ領域ＣＲに対して複数のコンタクト用の凹部ＣＨ１が設けられているため、電流経路を分散できると共に、少数キャリアの注入が分散できる。以下、そのことを図３９〜図４２を用いて説明する。
図３９を参照して、１つのｐ+コレクタ領域ＣＲに対して１つのコンタクト用の凹部ＣＨ１が設けられている場合、１つのコンタクト用の凹部ＣＨ１に電流が集中してしまう。これに対して図４０に示すように１つのｐ+コレクタ領域ＣＲに対して複数のコンタクト用の凹部ＣＨ１が設けられている場合には、複数のコンタクト用の凹部ＣＨ１の各々に電流経路が分散する。このため効率的に電流を流すことが可能となる。
また図４１を参照して、１つのｐ+コレクタ領域ＣＲに対して１つのコンタクト用の凹部ＣＨ１が設けられている場合、少数キャリアが注入される領域も１つとなり局所的となり、電流集中が生じる。これに対して、図４２に示すように１つのｐ+コレクタ領域ＣＲに対して複数のコンタクト用の凹部ＣＨ１が設けられている場合には、複数のコンタクト用の凹部ＣＨ１の各々から少数キャリアが注入される。このため、少数キャリアの注入が分散されて均一化される。
上記のＩＧＢＴにおいては、コレクタ側のコンタクト用の凹部ＣＨ１がホールコンタクト構造を有し、エミッタ側のコンタクト用の凹部ＣＨ２がラインコンタクト構造を有しているが、図４３に示すように、コレクタ側のコンタクト用の凹部ＣＨ１が分割ラインコンタクト構造を有し、エミッタ側のコンタクト用の凹部ＣＨ２がラインコンタクト構造を有していてもよい。この場合においても、コレクタ側のコンタクト用の凹部ＣＨ１が分割ラインコンタクト構造を有しているため、ラインコンタクト構造を用いた場合よりもコンタクト面積を小さくすることができ、ＩＧＢＴの特性のコントロール幅を拡大することができる。
また本実施の形態のＩＧＢＴにおいては、図４４に示すように、コレクタ側のコンタクト用の凹部ＣＨ１がホールコンタクト構造を有し、エミッタ側のコンタクト用の凹部ＣＨ２が分割ラインコンタクト構造を有していてもよい。つまりエミッタ側のコンタクト用の凹部ＣＨ２は、互いに分離され、かつ直列に配置された複数のラインコンタクト部ＣＨ２ａを有する分割ラインコンタクト構造を有している。この場合においても、コレクタ側のコンタクト用の凹部ＣＨ１がホールコンタクト構造を有しているため、分割ラインコンタクト構造を用いた場合よりもコンタクト面積を小さくすることができ、ＩＧＢＴの特性のコントロール幅を拡大することができる。
また本実施の形態のＩＧＢＴにおいては、図４５に示すようにコレクタ側とエミッタ側との双方のコンタクト用の凹部ＣＨ１、ＣＨ２が共にホールコンタクト構造を有していてもよい。この場合、コレクタ側のコンタクト用の凹部ＣＨ１のホールピッチＰＡが、エミッタ側のコンタクト用の凹部ＣＨ２のホールピッチＰＢよりも大きいことが好ましい。この場合においても、コレクタ側のコンタクト用の凹部ＣＨ１のホールピッチＰＡが大きいため、ホールピッチが小さい場合よりもコンタクト面積を小さくすることができ、ＩＧＢＴの特性のコントロール幅を拡大することができる。なお、この構成においてはコレクタ側のコンタクト用の１つの凹部ＣＨ１の面積とエミッタ側のコンタクト用の１つの凹部ＣＨ２の面積とは同じであることが好ましい。
また本実施の形態のＩＧＢＴにおいては、図４６に示すようにコレクタ側とエミッタ側との双方のコンタクト用の凹部ＣＨ１、ＣＨ２が共にホールコンタクト構造を有していてもよい。この場合、コレクタ側のコンタクト用の凹部ＣＨ１のホールの直径ＤＡが、エミッタ側のコンタクト用の凹部ＣＨ２のホールの直径ＤＢよりも小さいことが好ましい。この場合においても、コレクタ側のコンタクト用の凹部ＣＨ１のホールの直径ＤＡが小さいため、ホールの直径が大きい場合よりもコンタクト面積を小さくすることができ、ＩＧＢＴの特性のコントロール幅を拡大することができる。なお、この構成においてはコレクタ側のコンタクト用の凹部ＣＨ１のホールピッチとエミッタ側のコンタクト用の凹部ＣＨ２のホールピッチとは同じであることが好ましい。
また本実施の形態のＩＧＢＴにおいては、図４７に示すようにコレクタ側のコンタクト用の凹部ＣＨ１が１列のラインコンタクト構造を有し、エミッタ側のコンタクト用の凹部ＣＨ２が２列のラインコンタクト構造を有していてもよい。この場合においても、エミッタ側のコンタクト用の凹部ＣＨ２の列数がコレクタ側のコンタクト用の凹部ＣＨ１の列数よりも多いため、エミッタ側のコンタクト面積を大きくすることができ、ＩＧＢＴの特性のコントロール幅を拡大することができる。なお、この構成においてはコレクタ側のコンタクト用の凹部ＣＨ１が１列で、エミッタ側のコンタクト用の凹部ＣＨ２が２列の場合に限定されず、エミッタ側のコンタクト用の凹部ＣＨ２のラインコンタクト構造の列数がコレクタ側のコンタクト用の凹部ＣＨ１のラインコンタクト構造の列数よりも多ければよい。またコレクタ側のコンタクト用の凹部ＣＨ１は１列の分割ラインコンタクト構造、１列のホールコンタクト構造であってもよく、エミッタ側のコンタクト用の凹部ＣＨ２は２列の分割ラインコンタクト構造、２列のホールコンタクト構造であってもよい。
（実施の形態５）
図４８および図４９を参照して、本実施の形態の構成は、図３８に示す構成と比較して、ｐ+コレクタ領域ＣＲが素子分離構造ＥＳにより間引かれている（分断されている）点において異なっている。つまり１つのＩＧＢＴにおいて、ｐ+コレクタ領域ＣＲが、互いに分離された複数のｐ+コレクタ領域部分ＣＲａ（コレクタ用活性領域）から構成されている。ｐ+コレクタ領域ＣＲは、図４８および図４９に示すように素子分離構造ＥＳにより間引かれてもよく、また図５６および図５７に示すように複数のｎ+分離領域ＮＨＲにより間引かれてもよい。また素子分離構造ＥＳは、実施の形態１で説明したように、ＬＯＣＯＳにより形成されたシリコン酸化膜であってもよく、またＳＴＩであってもよい。
また１つのｐ+コレクタ領域部分ＣＲａは、互いに分断された複数のコンタクト用の凹部ＣＨ１内のプラグ層ＰＲ１に接続されている。また１つのｐ+コレクタ領域部分ＣＲａの上に設けられたコンタクト用の凹部ＣＨ１の数（コンタクトの個数）は、１つのｐ+ベースコンタクト領域（ベース用活性領域）ＢＣＲの上に設けられたコンタクト用の凹部ＣＨ２の数（コンタクトの個数）よりも多いことが好ましい。本実施の形態では、１つのｐ+コレクタ領域部分ＣＲａの上に設けられたコンタクト用の凹部ＣＨ１の個数はたとえば３個であり、１つのｐ+ベースコンタクト領域ＢＣＲの上に設けられたコンタクト用の凹部ＣＨ２の個数はたとえば１個であるが、これに限定されるものではない。
また上記のＩＧＢＴにおいては、コレクタ側とエミッタ側との双方のコンタクト用の凹部ＣＨ１、ＣＨ２がホールコンタクト構造を有している。
なお上記以外の本実施の形態の構成は、図３８に示す構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、ｐ+コレクタ領域ＣＲが素子分離構造ＥＳにより間引かれているため電流改善が可能となる。またフィールドマスクを変更するだけで、ｐ+コレクタ領域ＣＲを素子分離構造ＥＳにより間引いた構成を製造可能であるため、低コストで上記構成を製造することができる。
また本実施の形態においては、１つのｐ+コレクタ領域部分ＣＲａに対して複数のコンタクト用の凹部ＣＨ１が設けられているため、図３９〜図４２で説明したように電流経路を分散できると共に、少数キャリアの注入が分散できる。
上記のＩＧＢＴにおいては、コレクタ側とエミッタ側との双方のコンタクト用の凹部ＣＨ１、ＣＨ２がホールコンタクト構造を有しているが、図５０に示すように、コレクタ側のコンタクト用の凹部ＣＨ１がホールコンタクト構造を有し、エミッタ側のコンタクト用の凹部ＣＨ２がラインコンタクト構造を有していてもよい。この場合においても、コレクタ側のコンタクト用の凹部ＣＨ１がホールコンタクト構造を有しているため、ラインコンタクト構造を用いた場合よりもコンタクト面積を小さくすることができ、ＩＧＢＴの特性のコントロール幅を拡大することができる。
また本実施の形態のＩＧＢＴにおいては、図５１に示すように、コレクタ側のコンタクト用の凹部ＣＨ１が分割ラインコンタクト構造を有し、エミッタ側のコンタクト用の凹部ＣＨ２がラインコンタクト構造を有していてもよい。この場合においても、コレクタ側のコンタクト用の凹部ＣＨ１が分割ラインコンタクト構造を有しているため、ラインコンタクト構造を用いた場合よりもコンタクト面積を小さくすることができ、ＩＧＢＴの特性のコントロール幅を拡大することができる。
また本実施の形態のＩＧＢＴにおいては、図５２に示すように、コレクタ側のコンタクト用の凹部ＣＨ１がホールコンタクト構造を有し、エミッタ側のコンタクト用の凹部ＣＨ２が分割ラインコンタクト構造を有していてもよい。つまりエミッタ側のコンタクト用の凹部ＣＨ２は、互いに分離され、かつ直列に配置された複数のラインコンタクト部ＣＨ２ａを有する分割ラインコンタクト構造を有している。この場合においても、コレクタ側のコンタクト用の凹部ＣＨ１がホールコンタクト構造を有しているため、分割ラインコンタクト構造を用いた場合よりもコンタクト面積を小さくすることができ、ＩＧＢＴの特性のコントロール幅を拡大することができる。
また本実施の形態のＩＧＢＴにおいては、図５３に示すようにコレクタ側とエミッタ側との双方のコンタクト用の凹部ＣＨ１、ＣＨ２が共にホールコンタクト構造を有していてもよい。この場合、コレクタ側のコンタクト用の凹部ＣＨ１のホールピッチＰＡが、エミッタ側のコンタクト用の凹部ＣＨ２のホールピッチＰＢよりも大きいことが好ましい。この場合においても、コレクタ側のコンタクト用の凹部ＣＨ１のホールピッチＰＡが大きいため、ホールピッチが小さい場合よりもコンタクト面積を小さくすることができ、ＩＧＢＴの特性のコントロール幅を拡大することができる。なお、この構成においてはコレクタ側のコンタクト用の１つの凹部ＣＨ１の面積とエミッタ側のコンタクト用の１つの凹部ＣＨ２の面積とは同じであることが好ましい。
また本実施の形態のＩＧＢＴにおいては、図５４に示すようにコレクタ側とエミッタ側との双方のコンタクト用の凹部ＣＨ１、ＣＨ２が共にホールコンタクト構造を有していてもよい。この場合、コレクタ側のコンタクト用の凹部ＣＨ１のホールの直径ＤＡが、エミッタ側のコンタクト用の凹部ＣＨ２のホールの直径ＤＢよりも小さいことが好ましい。この場合においても、コレクタ側のコンタクト用の凹部ＣＨ１のホールの直径ＤＡが小さいため、ホールの直径が大きい場合よりもコンタクト面積を小さくすることができ、ＩＧＢＴの特性のコントロール幅を拡大することができる。なお、この構成においてはコレクタ側のコンタクト用の凹部ＣＨ１のホールピッチとエミッタ側のコンタクト用の凹部ＣＨ２のホールピッチとは同じであることが好ましい。
また本実施の形態のＩＧＢＴにおいては、図５５に示すようにコレクタ側のコンタクト用の凹部ＣＨ１が１列のラインコンタクト構造を有し、エミッタ側のコンタクト用の凹部ＣＨ２が２列のラインコンタクト構造を有していてもよい。この場合においても、エミッタ側のコンタクト用の凹部ＣＨ２の列数がコレクタ側のコンタクト用の凹部ＣＨ１の列数よりも多いため、エミッタ側のコンタクト面積を大きくすることができ、ＩＧＢＴの特性のコントロール幅を拡大することができる。なお、この構成においてはコレクタ側のコンタクト用の凹部ＣＨ１が１列で、エミッタ側のコンタクト用の凹部ＣＨ２が２列の場合に限定されず、エミッタ側のコンタクト用の凹部ＣＨ２のラインコンタクト構造の列数がコレクタ側のコンタクト用の凹部ＣＨ１のラインコンタクト構造の列数よりも多ければよい。またコレクタ側のコンタクト用の凹部ＣＨ１は１列の分割ラインコンタクト構造、１列のホールコンタクト構造であってもよく、エミッタ側のコンタクト用の凹部ＣＨ２は２列の分割ラインコンタクト構造、２列のホールコンタクト構造であってもよい。
また図５０〜図５５の構成においては、ｐ+コレクタ領域ＣＲは素子分離構造ＥＳにより間引かれた構成について説明したが、図５０〜図５５の構成も図５６および図５７に示すように複数のｎ+分離領域ＮＨＲにより間引かれていてもよい。
（実施の形態６）
図５８を参照して、本実施の形態の構成は、図２０、図２８、図４４および図５２に示す構成と同様に、エミッタ側のコンタクト用の凹部ＣＨ２が、互いに分離され、かつ直列に配置された複数のラインコンタクト部ＣＨ２ａを有する分割ラインコンタクト構造となっている。複数のラインコンタクト部ＣＨ２ａの各々は、ラインコンタクト構造を有している。つまり複数のラインコンタクト部ＣＨ２ａの各々は、図５８に示す平面視において略矩形の形状を有し、かつ平面視における一方の辺の長さＬＢａが他方の辺の長さＷＢａの２倍以上長い構造を有している。平面視において互いに隣り合うラインコンタクト部ＣＨ２ａの間に位置する分離部分ＳＲの真下領域にはｎ型領域（ｎ+エミッタ領域ＥＲ）のみが位置している。
なお、上記以外の本実施の形態の構成は、図２０、図２８、図４４および図５２のそれぞれに示す構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。
本実施の形態においては、エミッタ側のコンタクト用の凹部ＣＨ２が複数のラインコンタクト部ＣＨ２ａに分割されている。ここで、長いラインコンタクト構造の場合、フォトレジストの収縮などによりラインコンタクト構造の長手方向における端部と中央部との線幅の差が大きくなる。しかし本実施の形態では、分割された各ラインコンタクト部ＣＨ２ａの長手方向の寸法は、分割されていないコンタクト用の凹部ＣＨ２の長手方向の長さよりも短い。このため、コンタクト用の凹部ＣＨ２の仕上がりサイズの安定性を高めることができる。
また本実施の形態では、隣り合うラインコンタクト部ＣＨ２ａの間の分離部分ＳＲの真下領域にはｎ型領域（ｎ+エミッタ領域ＥＲ）のみが位置している。このため、コンタクト用の凹部ＣＨ２の位置ズレ、寸法ズレによるオン耐圧のバラツキを抑制することができる。
また図５９に示すように、平面視において互いに隣り合うラインコンタクト部ＣＨ２ａの間に位置する分離部分ＳＲの真下領域にはｐ型領域（ｐ+ベースコンタクト領域ＢＣＲ）のみが位置していてもよい。この場合、コンタクト用の凹部ＣＨ２の位置ズレ、寸法ズレによる電流のバラツキを抑制することができる。
また図６０〜図６２に示すように、平面視において互いに隣り合うラインコンタクト部ＣＨ２ａの間に位置する分離部分ＳＲの真下領域にはｎ型領域（ｎ+エミッタ領域ＥＲ）とｐ型領域（ｐ+ベースコンタクト領域ＢＣＲ）との双方が位置していてもよい。
図６０に示すように、分離部分ＳＲの真下に位置するｎ型領域（ｎ+エミッタ領域ＥＲ）の部分の面積が、分離部分ＳＲの真下に位置するｐ型領域（ｐ+ベースコンタクト領域ＢＣＲ）の部分の面積よりも大きくてもよい。この場合には、図５８の構成と同様、コンタクト用の凹部ＣＨ２の位置ズレ、寸法ズレによるオン耐圧のバラツキを抑制することができる。
また図６１に示すように、分離部分ＳＲの真下に位置するｐ型領域（ｐ+ベースコンタクト領域ＢＣＲ）の部分の面積が、分離部分ＳＲの真下に位置するｎ型領域（ｎ+エミッタ領域ＥＲ）の部分の面積よりも大きくてもよい。この場合には、図５９の構成と同様、コンタクト用の凹部ＣＨ２の位置ズレ、寸法ズレによる電流のバラツキを抑制することができる。
また図６２に示すように、分離部分ＳＲの真下に位置するｎ型領域（ｎ+エミッタ領域ＥＲ）の部分の面積と、分離部分ＳＲの真下に位置するｐ型領域（ｐ+ベースコンタクト領域ＢＣＲ）の部分の面積とが同じであってもよい。この場合には、図５９の構成と同様、コンタクト用の凹部ＣＨ２の位置ズレ、寸法ズレによるオン耐圧のバラツキと電流のバラツキとを抑制することができる。
上記の実施の形態においては、エミッタ側のコンタクト用の凹部ＣＨ２が複数のラインコンタクト部ＣＨ２ａを有する場合について説明したが、コレクタ側のコンタクト用の凹部ＣＨ１が、互いに分離され、かつ直列に配置された複数のラインコンタクト部を有していてもよい。
なお図３においてはゲート電極層ＧＥおよびｎ+エミッタ領域ＥＲが、ｐ+コレクタ領域ＣＲと直線状に並走する構成について説明したが、ゲート電極層ＧＥおよびｎ+エミッタ領域ＥＲは、平面視においてｐ+コレクタ領域ＣＲの周囲を取り囲むように配置されていてもよい。また耐圧重視のＩＧＢＴと電流重視のＩＧＢＴとはシリコン単結晶基板に形成されてもよく、またＳＯＩ（Silicon on Insulator）基板に形成されてもよい。
また上記の実施の形態においては、耐圧重視のＩＧＢＴと電流重視のＩＧＢＴとを有するものとしてＰＤＰスキャンドライバの回路を有する半導体装置について説明したが、実施の形態に係る半導体装置に限定されるものではなく、これ以外のＩＧＢＴを有する半導体装置に適用することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＢＲ ｐ型領域、ＣＨ１，ＣＨ２ 凹部、ＣＨ２ａ ラインコンタクト部、ＣＲ コレクタ領域、ＣＲａ コレクタ領域部分、ＤＦ 結晶欠陥、ＤＲＩ ドリフト領域、ＥＲ エミッタ領域、ＥＳ 素子分離構造、ＧＥ ゲート電極層、ＧＩ ゲート絶縁膜、ＩＩ 層間絶縁膜、ＬＣ ロジック回路部、ＬＳ レベルシフタ部、ＭＩ 金属配線、ＮＨＲ 分離領域、ＮＲ ｎ型領域、ＯＣ 出力回路部、ＰＣ 保護回路部、ＰＲ１，ＰＲ２ プラグ層、ＳＲ 分離部分、ＳＵＢ 半導体基板。

Claims (27)

  1. 主表面を有する半導体基板（ＳＵＢ）と、
    前記主表面に形成された絶縁ゲートバイポーラトランジスタとを備え、
    前記絶縁ゲートバイポーラトランジスタは、
    前記主表面に形成された第１導電型のコレクタ領域（ＣＲ）と、
    前記コレクタ領域（ＣＲ）と分かれて前記主表面に形成された第１導電型のベース領域（ＢＲ、ＢＣＲ）と、
    前記ベース領域（ＢＲ、ＢＣＲ）内の前記主表面に形成された第２導電型のエミッタ領域（ＥＲ）とを含み、さらに
    前記絶縁ゲートバイポーラトランジスタの前記ベース領域（ＢＲ、ＢＣＲ）および前記エミッタ領域（ＥＲ）の双方に接続され、かつ前記ベース領域（ＢＲ、ＢＣＲ）および前記エミッタ領域（ＥＲ）の双方との間でエミッタ接続部を構成するエミッタ用導電層（ＰＲ２）と、
    前記絶縁ゲートバイポーラトランジスタの前記コレクタ領域（ＣＲ）に接続され、かつ前記コレクタ領域（ＣＲ）との間でコレクタ接続部を構成するコレクタ用導電層（ＰＲ１）とを備え、
    前記コレクタ用導電層（ＰＲ１）は、前記コレクタ領域（ＣＲ）に含まれる１つのコレクタ用活性領域（ＣＲａ）に対して複数のコンタクトで接続されており、
    １つの前記コレクタ用活性領域（ＣＲａ）に対する前記コレクタ用導電層（ＰＲ１）の前記コンタクトの個数は、前記ベース領域（ＢＲ、ＢＣＲ）に含まれる１つのベース用活性領域（ＢＣＲ）に対する前記エミッタ用導電層（ＰＲ２）のコンタクトの個数よりも多く、
    前記ベース領域（ＢＲ、ＢＣＲ）の前記主表面における面積（ＳＡ１１）に対する前記ベース領域（ＢＲ、ＢＣＲ）と前記エミッタ用導電層（ＰＲ２）との前記エミッタ接続部の面積（ＳＢ１１）の比（ＳＢ１１／ＳＡ１１）が、前記コレクタ領域（ＣＲ）の前記主表面における面積（ＳＡ１２）に対する前記コレクタ領域（ＣＲ）と前記コレクタ用導電層（ＰＲ１）との前記コレクタ接続部の面積（ＳＢ１２）の比（ＳＢ１２／ＳＡ１２）よりも大きい、半導体装置。
  2. 主表面を有する半導体基板（ＳＵＢ）と、
    前記主表面に形成された絶縁ゲートバイポーラトランジスタとを備え、
    前記絶縁ゲートバイポーラトランジスタは、
    前記主表面に形成された第１導電型のコレクタ領域（ＣＲ）と、
    前記コレクタ領域（ＣＲ）と分かれて前記主表面に形成された第１導電型のベース領域（ＢＲ、ＢＣＲ）と、
    前記ベース領域（ＢＲ、ＢＣＲ）内の前記主表面に形成された第２導電型のエミッタ領域（ＥＲ）とを含み、さらに
    前記絶縁ゲートバイポーラトランジスタの前記ベース領域（ＢＲ、ＢＣＲ）および前記エミッタ領域（ＥＲ）の双方に接続され、かつ前記ベース領域（ＢＲ、ＢＣＲ）および前記エミッタ領域（ＥＲ）の双方との間でエミッタ接続部を構成するエミッタ用導電層（ＰＲ２）と、
    前記絶縁ゲートバイポーラトランジスタの前記コレクタ領域（ＣＲ）に接続され、かつ前記コレクタ領域（ＣＲ）との間でコレクタ接続部を構成するコレクタ用導電層（ＰＲ１）とを備え、
    前記コレクタ用導電層（ＰＲ１）は、前記コレクタ領域（ＣＲ）に含まれる１つのコレクタ用活性領域（ＣＲａ）に対して複数のコンタクトで接続されており、
    １つの前記コレクタ用活性領域（ＣＲａ）に対する前記コレクタ用導電層（ＰＲ１）の前記コンタクトの個数は、前記ベース領域（ＢＲ、ＢＣＲ）に含まれる１つのベース用活性領域（ＢＣＲ）に対する前記エミッタ用導電層（ＰＲ２）のコンタクトの個数よりも多く、
    前記コレクタ接続部はホールコンタクト構造を有し、前記エミッタ接続部はラインコンタクト構造を有している、半導体装置。
  3. 主表面を有する半導体基板（ＳＵＢ）と、
    前記主表面に形成された絶縁ゲートバイポーラトランジスタとを備え、
    前記絶縁ゲートバイポーラトランジスタは、
    前記主表面に形成された第１導電型のコレクタ領域（ＣＲ）と、
    前記コレクタ領域（ＣＲ）と分かれて前記主表面に形成された第１導電型のベース領域（ＢＲ、ＢＣＲ）と、
    前記ベース領域（ＢＲ、ＢＣＲ）内の前記主表面に形成された第２導電型のエミッタ領域（ＥＲ）とを含み、さらに
    前記絶縁ゲートバイポーラトランジスタの前記ベース領域（ＢＲ、ＢＣＲ）および前記エミッタ領域（ＥＲ）の双方に接続され、かつ前記ベース領域（ＢＲ、ＢＣＲ）および前記エミッタ領域（ＥＲ）の双方との間でエミッタ接続部を構成するエミッタ用導電層（ＰＲ２）と、
    前記絶縁ゲートバイポーラトランジスタの前記コレクタ領域（ＣＲ）に接続され、かつ前記コレクタ領域（ＣＲ）との間でコレクタ接続部を構成するコレクタ用導電層（ＰＲ１）とを備え、
    前記コレクタ用導電層（ＰＲ１）は、前記コレクタ領域（ＣＲ）に含まれる１つのコレクタ用活性領域（ＣＲａ）に対して複数のコンタクトで接続されており、
    １つの前記コレクタ用活性領域（ＣＲａ）に対する前記コレクタ用導電層（ＰＲ１）の前記コンタクトの個数は、前記ベース領域（ＢＲ、ＢＣＲ）に含まれる１つのベース用活性領域（ＢＣＲ）に対する前記エミッタ用導電層（ＰＲ２）のコンタクトの個数よりも多く、
    前記コレクタ接続部はホールコンタクト構造を有し、
    前記エミッタ接続部は、互いに分離され、かつ互いに直列に配置された複数のラインコンタクト部（ＣＨ２ａ）を有する分割ラインコンタクト構造を有している、半導体装置。
  4. 前記コレクタ接続部は、互いに分離され、かつ互いに直列に配置された複数のラインコンタクト部（ＣＨ１ａ）を有する分割ラインコンタクト構造を有し、
    前記エミッタ接続部はラインコンタクト構造を有している、請求項１に記載の半導体装置。
  5. 前記コレクタ接続部および前記エミッタ接続部の各々はホールコンタクト構造を有し、
    前記コレクタ接続部の前記ホールコンタクト構造におけるホールピッチは前記エミッタ接続部の前記ホールコンタクト構造におけるホールピッチよりも大きい、請求項１に記載の半導体装置。
  6. 前記コレクタ接続部および前記エミッタ接続部の各々はホールコンタクト構造を有し、
    前記コレクタ接続部の前記ホールコンタクト構造におけるホール径は前記エミッタ接続部の前記ホールコンタクト構造におけるホール径よりも小さい、請求項１に記載の半導体装置。
  7. 前記主表面に形成された素子分離構造（ＥＳ）をさらに備え、
    前記コレクタ領域（ＣＲ）は、前記素子分離構造（ＥＳ）によって互いに分離された複数のコレクタ用活性領域（ＣＲａ）を含む、請求項１〜３のいずれか１項に記載の半導体装置。
  8. 前記主表面に形成された第２導電型の不純物領域（ＮＨＲ）をさらに備え、
    前記コレクタ領域（ＣＲ）は、前記不純物領域（ＮＨＲ）によって互いに分離された複数のコレクタ用活性領域（ＣＲａ）を含む、請求項１〜３のいずれか１項に記載の半導体装置。
  9. 前記エミッタ接続部はラインコンタクト構造を有し、
    前記エミッタ接続部の前記ラインコンタクト構造は、互いに分離され、かつ互いに直列に配置された複数のラインコンタクト部（ＣＨ２ａ）を有し、
    互いに直列に配置された前記複数のラインコンタクト部（ＣＨ２ａ）の間に位置する分離部分（ＳＲ）の真下には、第２導電型の前記エミッタ領域（ＥＲ）のみが位置している、請求項１または３に記載の半導体装置。
  10. 前記エミッタ接続部はラインコンタクト構造を有し、
    前記エミッタ接続部の前記ラインコンタクト構造は、互いに分離され、かつ互いに直列に配置された複数のラインコンタクト部（ＣＨ２ａ）を有し、
    互いに直列に配置された前記複数のラインコンタクト部（ＣＨ２ａ）の間に位置する分離部分（ＳＲ）の真下には、第１導電型の前記ベース領域（ＢＲ、ＢＣＲ）と第２導電型の前記エミッタ領域（ＥＲ）とが位置しており、
    前記分離部分（ＳＲ）の真下に位置する前記エミッタ領域（ＥＲ）の前記主表面における面積は、前記分離部分（ＳＲ）の真下に位置する前記ベース領域（ＢＲ、ＢＣＲ）の前記主表面における面積よりも大きい、請求項１または３に記載の半導体装置。
  11. 前記エミッタ接続部はラインコンタクト構造を有し、
    前記エミッタ接続部の前記ラインコンタクト構造は、互いに分離され、かつ互いに直列に配置された複数のラインコンタクト部（ＣＨ２ａ）を有し、
    互いに直列に配置された前記複数のラインコンタクト部（ＣＨ２ａ）の間に位置する分離部分（ＳＲ）の真下には、第１導電型の前記ベース領域（ＢＲ、ＢＣＲ）のみが位置している、請求項１または３に記載の半導体装置。
  12. 前記エミッタ接続部はラインコンタクト構造を有し、
    前記エミッタ接続部の前記ラインコンタクト構造は、互いに分離され、かつ互いに直列に配置された複数のラインコンタクト部（ＣＨ２ａ）を有し、
    互いに直列に配置された前記複数のラインコンタクト部（ＣＨ２ａ）の間に位置する分離部分（ＳＲ）の真下には、第１導電型の前記ベース領域（ＢＲ、ＢＣＲ）と第２導電型の前記エミッタ領域（ＥＲ）とが位置しており、
    前記分離部分（ＳＲ）の真下に位置する前記ベース領域（ＢＲ、ＢＣＲ）の前記主表面における面積は、前記分離部分（ＳＲ）の真下に位置する前記エミッタ領域（ＥＲ）の前記主表面における面積よりも大きい、請求項１または３に記載の半導体装置。
  13. 前記エミッタ接続部はラインコンタクト構造を有し、
    前記エミッタ接続部の前記ラインコンタクト構造は、互いに分離され、かつ互いに直列に配置された複数のラインコンタクト部（ＣＨ２ａ）を有し、
    互いに直列に配置された前記複数のラインコンタクト部（ＣＨ２ａ）の間に位置する分離部分（ＳＲ）の真下には、第１導電型の前記ベース領域（ＢＲ、ＢＣＲ）と第２導電型の前記エミッタ領域とが位置しており、
    前記分離部分（ＳＲ）の真下に位置する前記ベース領域（ＢＲ、ＢＣＲ）の前記主表面における面積は、前記分離部分（ＳＲ）の真下に位置する前記エミッタ領域（ＥＲ）の前記主表面における面積と同じである、請求項１または３に記載の半導体装置。
  14. 主表面を有する半導体基板（ＳＵＢ）と、
    前記主表面に形成された絶縁ゲートバイポーラトランジスタとを備え、
    前記絶縁ゲートバイポーラトランジスタは、
    前記主表面に形成された第１導電型のコレクタ領域（ＣＲ）と、
    前記コレクタ領域（ＣＲ）と分かれて前記主表面に形成された第１導電型のベース領域（ＢＲ、ＢＣＲ）と、
    前記ベース領域（ＢＲ、ＢＣＲ）内の前記主表面に形成された第２導電型のエミッタ領域（ＥＲ）とを含み、さらに
    前記絶縁ゲートバイポーラトランジスタの前記ベース領域（ＢＲ、ＢＣＲ）および前記エミッタ領域（ＥＲ）の双方に接続されたエミッタ用導電層（ＰＲ２）と、
    前記絶縁ゲートバイポーラトランジスタの前記コレクタ領域（ＣＲ）に接続されたコレクタ用導電層（ＰＲ１）とを備え、
    前記コレクタ領域（ＣＲ）の前記主表面における面積（ＳＡ１２）に対する前記コレクタ領域（ＣＲ）と前記コレクタ用導電層（ＰＲ１）とのコレクタ接続部の面積（ＳＢ１２）の比（ＳＢ１２／ＳＡ１２）が、前記ベース領域（ＢＲ、ＢＣＲ）の前記主表面における面積（ＳＡ１１）に対する前記ベース領域（ＢＲ、ＢＣＲ）と前記エミッタ用導電層（ＰＲ２）とのエミッタ接続部の面積（ＳＢ１１）の比（ＳＢ１１／ＳＡ１１）よりも大きい、半導体装置。
  15. 前記コレクタ接続部および前記エミッタ接続部の各々はラインコンタクト構造を有し、
    前記コレクタ接続部の前記ラインコンタクト構造における線幅は前記エミッタ接続部の前記ラインコンタクト構造における線幅よりも大きい、請求項１４に記載の半導体装置。
  16. 前記コレクタ接続部はラインコンタクト構造を有し、前記エミッタ接続部はホールコンタクト構造を有している、請求項１４に記載の半導体装置。
  17. 前記コレクタ接続部はラインコンタクト構造を有し、
    前記エミッタ接続部は、互いに分離され、かつ互いに直列に配置された複数のラインコンタクト部を有する分割ラインコンタクト構造を有している、請求項１４に記載の半導体装置。
  18. 前記コレクタ接続部は、互いに分離され、かつ互いに直列に配置された複数のラインコンタクト部を有する分割ラインコンタクト構造を有し、
    前記エミッタ接続部はホールコンタクト構造を有している、請求項１４に記載の半導体装置。
  19. 前記コレクタ接続部および前記エミッタ接続部の各々はホールコンタクト構造を有し、
    前記コレクタ接続部の前記ホールコンタクト構造におけるホールピッチは前記エミッタ接続部の前記ホールコンタクト構造におけるホールピッチよりも小さい、請求項１４に記載の半導体装置。
  20. 前記コレクタ接続部および前記エミッタ接続部の各々はホールコンタクト構造を有し、
    前記コレクタ接続部の前記ホールコンタクト構造におけるホール径は前記エミッタ接続部の前記ホールコンタクト構造におけるホール径よりも大きい、請求項１４に記載の半導体装置。
  21. 前記主表面に形成された素子分離構造（ＥＳ）をさらに備え、
    前記コレクタ領域（ＣＲ）は、前記素子分離構造（ＥＳ）によって互いに分離された複数のコレクタ用活性領域（ＣＲａ）を含む、請求項１４に記載の半導体装置。
  22. 前記主表面に形成された第２導電型の不純物領域（ＮＨＲ）をさらに備え、
    前記コレクタ領域（ＣＲ）は、前記不純物領域（ＮＨＲ）によって互いに分離された複数のコレクタ用活性領域（ＣＲａ）を含む、請求項１４に記載の半導体装置。
  23. 前記エミッタ接続部はラインコンタクト構造を有し、
    前記エミッタ接続部の前記ラインコンタクト構造は、互いに分離され、かつ互いに直列に配置された複数のラインコンタクト部（ＣＨ２ａ）を有し、
    互いに直列に配置された前記複数のラインコンタクト部（ＣＨ２ａ）の間に位置する分離部分（ＳＲ）の真下には、第２導電型の前記エミッタ領域（ＥＲ）のみが位置している、請求項１４に記載の半導体装置。
  24. 前記エミッタ接続部はラインコンタクト構造を有し、
    前記エミッタ接続部の前記ラインコンタクト構造は、互いに分離され、かつ互いに直列に配置された複数のラインコンタクト部（ＣＨ２ａ）を有し、
    互いに直列に配置された前記複数のラインコンタクト部（ＣＨ２ａ）の間に位置する分離部分（ＳＲ）の真下には、第１導電型の前記ベース領域（ＢＲ、ＢＣＲ）と第２導電型の前記エミッタ領域（ＥＲ）とが位置しており、
    前記分離部分（ＳＲ）の真下に位置する前記エミッタ領域（ＥＲ）の前記主表面における面積は、前記分離部分（ＳＲ）の真下に位置する前記ベース領域（ＢＲ、ＢＣＲ）の前記主表面における面積よりも大きい、請求項１４に記載の半導体装置。
  25. 前記エミッタ接続部はラインコンタクト構造を有し、
    前記エミッタ接続部の前記ラインコンタクト構造は、互いに分離され、かつ互いに直列に配置された複数のラインコンタクト部（ＣＨ２ａ）を有し、
    互いに直列に配置された前記複数のラインコンタクト部（ＣＨ２ａ）の間に位置する分離部分（ＳＲ）の真下には、第１導電型の前記ベース領域（ＢＲ、ＢＣＲ）のみが位置している、請求項１４に記載の半導体装置。
  26. 前記エミッタ接続部はラインコンタクト構造を有し、
    前記エミッタ接続部の前記ラインコンタクト構造は、互いに分離され、かつ互いに直列に配置された複数のラインコンタクト部（ＣＨ２ａ）を有し、
    互いに直列に配置された前記複数のラインコンタクト部（ＣＨ２ａ）の間に位置する分離部分（ＳＲ）の真下には、第１導電型の前記ベース領域（ＢＲ、ＢＣＲ）と第２導電型の前記エミッタ領域（ＥＲ）とが位置しており、
    前記分離部分（ＳＲ）の真下に位置する前記ベース領域（ＢＲ、ＢＣＲ）の前記主表面における面積は、前記分離部分（ＳＲ）の真下に位置する前記エミッタ領域（ＥＲ）の前記主表面における面積よりも大きい、請求項１４に記載の半導体装置。
  27. 前記エミッタ接続部はラインコンタクト構造を有し、
    前記エミッタ接続部の前記ラインコンタクト構造は、互いに分離され、かつ互いに直列に配置された複数のラインコンタクト部（ＣＨ２ａ）を有し、
    互いに直列に配置された前記複数のラインコンタクト部（ＣＨ２ａ）の間に位置する分離部分（ＳＲ）の真下には、第１導電型の前記ベース領域（ＢＲ、ＢＣＲ）と第２導電型の前記エミッタ領域（ＥＲ）とが位置しており、
    前記分離部分（ＳＲ）の真下に位置する前記ベース領域（ＢＲ、ＢＣＲ）の前記主表面における面積は、前記分離部分（ＳＲ）の真下に位置する前記エミッタ領域（ＥＲ）の前記主表面における面積と同じである、請求項１４に記載の半導体装置。
JP2013558634A 2012-02-16 2012-02-16 半導体装置 Expired - Fee Related JP5808827B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2012/053602 WO2013121548A1 (ja) 2012-02-16 2012-02-16 半導体装置

Publications (2)

Publication Number Publication Date
JPWO2013121548A1 JPWO2013121548A1 (ja) 2015-05-11
JP5808827B2 true JP5808827B2 (ja) 2015-11-10

Family

ID=48983707

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013558634A Expired - Fee Related JP5808827B2 (ja) 2012-02-16 2012-02-16 半導体装置

Country Status (5)

Country Link
US (2) US9153673B2 (ja)
JP (1) JP5808827B2 (ja)
CN (1) CN104115275B (ja)
TW (1) TWI596768B (ja)
WO (1) WO2013121548A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6284336B2 (ja) 2013-10-17 2018-02-28 ルネサスエレクトロニクス株式会社 半導体装置
JP2018022776A (ja) * 2016-08-03 2018-02-08 ルネサスエレクトロニクス株式会社 半導体装置
US10872846B2 (en) 2017-06-22 2020-12-22 Renesas Electronics America Inc. Solid top terminal for discrete power devices
US10197369B1 (en) 2017-07-20 2019-02-05 Larry Goodman Precision case holder

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08222726A (ja) * 1995-02-09 1996-08-30 Hitachi Ltd ラテラル電圧駆動型半導体装置
JP3353529B2 (ja) 1995-03-30 2002-12-03 富士電機株式会社 横型絶縁ゲートバイポーラトランジスタ
JP2001203358A (ja) 2000-01-18 2001-07-27 Toshiba Corp 誘電体分離型半導体装置
JP3824310B2 (ja) 2002-01-18 2006-09-20 ローム株式会社 二重拡散型ｍｏｓｆｅｔおよびこれを用いた半導体装置
JP2007142041A (ja) 2005-11-16 2007-06-07 Toshiba Corp 半導体装置
JP4630207B2 (ja) * 2006-03-15 2011-02-09 シャープ株式会社 半導体装置
JP2008053610A (ja) * 2006-08-28 2008-03-06 Fuji Electric Device Technology Co Ltd 絶縁ゲート型バイポーラトランジスタ
JP2009194197A (ja) 2008-02-15 2009-08-27 Panasonic Corp 半導体装置及びその製造方法
JP5477803B2 (ja) * 2009-03-24 2014-04-23 ルネサスエレクトロニクス株式会社 半導体装置
JP5292157B2 (ja) * 2009-03-31 2013-09-18 株式会社日立製作所 横型絶縁ゲートバイポーラトランジスタおよびその製造方法

Also Published As

Publication number Publication date
CN104115275A (zh) 2014-10-22
WO2013121548A1 (ja) 2013-08-22
JPWO2013121548A1 (ja) 2015-05-11
TW201342590A (zh) 2013-10-16
TWI596768B (zh) 2017-08-21
US20150014744A1 (en) 2015-01-15
CN104115275B (zh) 2017-02-15
US9153673B2 (en) 2015-10-06
US20150380532A1 (en) 2015-12-31

Similar Documents

Publication Publication Date Title
JP5898473B2 (ja) 半導体装置
JP5044950B2 (ja) 半導体装置
JP2007184486A (ja) 半導体装置
CN111712926B (zh) 碳化硅半导体装置
TW201533901A (zh) 半導體裝置
JP5808827B2 (ja) 半導体装置
JP5774422B2 (ja) 半導体装置
US10128359B2 (en) Semiconductor device with improved short circuit capability
JP7624180B2 (ja) 半導体装置
JP5068057B2 (ja) 半導体装置
JPH10135458A (ja) 半導体装置
JP2014060336A (ja) 半導体装置
JP2013251468A (ja) 半導体装置および半導体装置の制御方法
JP5120418B2 (ja) 半導体装置
JP5186869B2 (ja) 半導体装置
JP4935880B2 (ja) 半導体装置
JP2005332891A (ja) 半導体装置
JP5061443B2 (ja) 横型絶縁ゲートバイポーラトランジスタ
JP2001094104A (ja) 電力用半導体素子
JP2017168755A (ja) 半導体装置およびそれを用いたインバータ回路
JP2009164383A (ja) 半導体装置
JP2011035325A (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150512

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150713

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150818

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150909

R150 Certificate of patent or registration of utility model

Ref document number: 5808827

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees