JP5186869B2 - 半導体装置 - Google Patents

Description

本発明は、電流還流用のダイオード（以下、ＦＷＤという）を内蔵した絶縁ゲート型トランジスタ（以下、ＩＧＢＴという）を備えた半導体装置に関する。

従来より、ＦＷＤ内蔵型ＩＧＢＴが、例えば特許文献１で提案されている。具体的に、特許文献１では、ＩＢＧＴユニット毎にＰベース層に第１サイド拡散領域を設けることで、当該ユニット内に形成されたダイオード部におけるダイオード動作の際に、Ｐベース層より注入されるキャリアの量を比較的少なくし、ＦＷＤとして機能する被内蔵ダイオードのリカバリ特性を向上させる構造が提案されている。
特開２００５−１０１５１４号公報

しかしながら、上記従来の技術では、リカバリ動作前にＩＧＢＴとＦＷＤの外周領域にホールが蓄積しやすく、この蓄積ホールに起因した電流がリカバリ時に特定の箇所に集中して破壊を引き起こすという問題がある。

具体的には、ＦＷＤ内蔵ＩＧＢＴは、ＩＧＢＴとＦＷＤとがそれぞれ専用領域を持って隣接して配置されている。ＩＧＢＴ領域およびＦＷＤ領域の外周はトレンチゲートの配線を引き回すためのゲートランナ領域となっている。リカバリ電流は、ＦＷＤがオンしているときに素子内部に蓄積されていたホールに起因するものであり、蓄積ホールが多いほどリカバリ電流も大きくなる。この蓄積ホールは、発明者らのシミュレーション結果によると、ゲートランナ領域に多く蓄積されており、この蓄積ホールがリカバリ時にＩＧＢＴ領域とＦＷＤ領域とゲートランナ領域とが交差する３重点付近に集中する。このため、３重点に近いＩＧＢＴセルに電流が集中し、リカバリ破壊に至るという問題がある。

なお、ＩＧＢＴがトレンチに挟まれた構造の場合、ゲートランナ部に蓄積したホールがゲートトレンチ端部の狭間からＩＧＢＴセルに侵入する。このゲートトレンチ端部の狭間の幅は狭く、その外周部と比較して電流密度がより高くなる。したがって、電流集中による破壊が起きる。

他方、外周領域にホール抜き取り用コンタクトがある構造においては、蓄積ホールがＦＷＤに近いホール抜き取りコンタクトに集中してリカバリ破壊するという問題もある。

本発明は、上記点に鑑み、ＦＷＤ内蔵型ＩＧＢＴを備えた半導体装置において、ＩＧＢＴとＦＷＤとゲートランナ領域とが交差する３重点付近に集中するリカバリ電流による破壊を防止することを第１の目的とし、外周領域に設けられたホール抜き取り用コンタクトに集中するリカバリ電流による破壊を防止することを第２の目的とする。

上記目的を達成するため、本発明の第１の特徴では、第１導電型の層（４）を含む半導体基板の表層部に第２導電型ウェル（５）が形成され、当該第２導電型ウェル（５）にＩＧＢＴ領域（１）とＦＷＤ領域（２）とが交互に繰り返しレイアウトされており、ＩＧＢＴ領域（１）およびＦＷＤ領域（２）の外周に外周領域（３）が配置されてなる半導体装置であって、ＩＧＢＴ領域（１）は、第２導電型ウェル（５）を四角形状に囲うと共に、第２導電型ウェル（５）を貫通して第１導電型の層（４）に達するものであり、各辺のうち少なくとも一辺（７ａ）がＩＧＢＴ領域（１）とＦＷＤ領域（２）とが繰り返される方向に延びる直線上に揃えられてＩＧＢＴ領域（１）とＦＷＤ領域（２）とが繰り返される方向に並べられた複数の四角形状のトレンチ（７）と、各四角形状のトレンチ（７）の間の隙間に設けられた素子領域（５〜１０）と、複数の四角形状のトレンチ（７）のうちもっともＦＷＤ領域（２）側の２つの隣接した四角形状のトレンチ（７）の各一辺（７ａ）に接続されてその２つの隣接した四角形状のトレンチ（７）間の隙間と外周領域（３）とを仕切る仕切りトレンチ（１３）とを備えていることを特徴とする。

これによると、ホールの侵入口となっている各トレンチ（７）の間の隙間、すなわち素子領域（５〜１０）が配置された領域と外周領域（３）とを仕切りトレンチ（１３）によって分離することができる。これにより、外周領域（３）に蓄積したホールがＩＧＢＴ領域（１）に侵入することを防止することができる。したがって、ＩＧＢＴ領域（１）のうちもっともＦＷＤ領域（２）側への電流集中を抑制することができ、ひいては半導体装置の破壊を防止することができる。

この場合、仕切りトレンチ（１３）が、２つの隣接した四角形状のトレンチ（７）の間であって、２つのトレンチ（７）の各一辺（７ａ）が延びる直線上に配置されているようにすることができる。

他方、仕切りトレンチ（１３）が、外周領域（３）に弧の字型にレイアウトされていると共に、２つの隣接した四角形状のトレンチ（７）の各一辺（７ａ）に接続されるようにすることもできる。

本発明の第２の特徴では、複数の四角形状のトレンチ（７）のうちもっともＦＷＤ領域（２）側の四角形状のトレンチ（７）の一辺（７ａ）に接続されると共に、その四角形状のトレンチ（７）の外側で外周領域（３）内に引き伸ばされ、複数の四角形状のトレンチ（７）が並んだ方向に外周領域（３）をＩＧＢＴ領域（１）側とＦＷＤ領域（２）側とに仕切る仕切りトレンチ（１７）とを備えていることを特徴とする。

このような仕切りトレンチ（１７）により、リカバリ時に外周領域（３）に蓄積したホールが外周領域（３）のうちＦＷＤ領域（２）側からＩＧＢＴ領域（１）側に流れにくくすることができ、ＩＧＢＴ領域（１）とＦＷＤ領域（２）と外周領域（３）とが交差する３重点付近にリカバリ電流が集中しにくくすることができる。

本発明の第３の特徴では、外周領域（３）は、第２導電型ウェル（５）の表層部であって、ＩＧＢＴ領域（１）とＦＷＤ領域（２）とが繰り返される方向に複数の第２導電型のコンタクト領域（１８）を有しており、複数のコンタクト領域（１８）は、少なくとも複数のトレンチ（７）のうちもっともＦＷＤ領域（２）側のトレンチ（７）の一辺（７ａ）に垂直な方向に位置する領域を除いた領域に配置されていることを特徴とする。

これによると、コンタクト領域（１８）がＦＷＤ領域（２）から遠ざけられている。これにより、ＩＧＢＴ領域（１）とＦＷＤ領域（２）と外周領域（３）とが交差する３重点付近の外周領域（３）にホールが蓄積しにくくすることができ、蓄積ホールがコンタクト領域（１８）に集中してリカバリ破壊することを防止することができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。また、以下の各実施形態で示されるＮ型、Ｎ−型、Ｎ＋型は本発明の第１導電型に対応し、Ｐ型、Ｐ−型、Ｐ＋型は本発明の第２導電型に対応している。

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本発明の半導体装置は、モータ等の機器を駆動させるためのインバータ用のパワーデバイスとして用いられるＦＷＤ内蔵型ＩＧＢＴ素子を備えたものである。

図１は、本発明の第１実施形態に係る半導体装置を説明するための図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図である。図２は、図１のＢ部拡大図である。以下、図１および図２を参照して説明する。

図１に示されるように、半導体装置はＩＧＢＴ素子として動作するＩＧＢＴ領域１とダイオード素子として動作するＦＷＤ領域２と、ＩＧＢＴ領域１およびＦＷＤ領域２の外周に設けられたゲートランナ領域３とを備えている。これらＩＧＢＴ領域１およびＦＷＤ領域２は、交互に繰り返しレイアウトされている。

これらＩＧＢＴ領域１およびＦＷＤ領域２は、例えばＮ型シリコン基板上に形成されたＮ−型ドリフト層４の表層部にそれぞれ設けられている。Ｎ型シリコン基板の裏面にはＩＧＢＴ領域１に対応する領域に図示しないＰ＋型領域が形成され、ＦＷＤ領域２に対応する領域に図示しないＮ＋型領域が形成されている。

このうち、ＩＧＢＴ領域１においては、Ｎ−型ドリフト層４の表層部にチャネル領域を設定するＰ型ウェル５が形成されている。このＰ型ウェル５の表層部にＮ＋型ソース領域６が形成されている。

以下では、Ｎ型シリコン基板、Ｎ−型ドリフト層４によって構成される基板を半導体基板と定義する。

また、図１（ｂ）に示されるように、半導体基板には、Ｎ＋型ソース領域６およびＰ型ウェル５を貫通してＮ−型ドリフト層４に達するようにトレンチ７が形成されている。そして、このトレンチ７の内壁にＳｉＯ_２で構成されたゲート絶縁膜８とＰｏｌｙＳｉで構成されたゲート電極９とが順に形成され、これらトレンチ７、ゲート絶縁膜８、ゲート電極９からなるトレンチゲート構造７〜９が構成されている。

さらに、各トレンチ７の間にＮ＋型ソース領域６を貫通してＰ型ウェル５に達するトレンチ７よりも浅い溝部１０が設けられている。この溝部１０は、チャネル領域からエミッタコンタクトまでの距離を小さくして、トレンチ７から溝部１０までの抵抗を小さくする役割を果たすものである。また、ＰＮ接合のホールの注入を抑え、リカバリ耐量を向上させる役割も果たす。

以下では、Ｐ型ウェル５、Ｎ＋型ソース領域６、トレンチゲート構造７〜９、溝部１０を素子領域と定義する。

図１（ａ）に示されるように、上記トレンチ７は四角形状に形成され、Ｐ型ウェル５を囲むと共に、ＩＧＢＴ領域１とＦＷＤ領域２とが交互に繰り返し配置される方向と同じ方向に複数並べられている。各トレンチ７は、各トレンチ７の各辺のうち少なくとも一辺７ａがＩＧＢＴ領域１とＦＷＤ領域２とが繰り返される方向に延びる直線上に揃えられてＩＧＢＴ領域１とＦＷＤ領域２とが繰り返される方向に並べられている。

そして、隣り合う各トレンチ７の間に素子領域が配置されている。すなわち、素子領域は、ＩＧＢＴ領域１とＦＷＤ領域２とが繰り返される方向に垂直な方向に延設されている。

他方、ＦＷＤ領域２においては、Ｐ型ウェル５の表層部にＰ−型層１１が形成され、当該Ｐ−型層１１を貫通してＰ型ウェル５に達するＰ＋型領域１２が設けられている。このＰ＋型領域は、ＩＧＢＴ領域１とＦＷＤ領域２とが繰り返される方向に垂直な方向に直線状に延設されている。

ゲートランナ領域３は、ＩＧＢＴ素子やダイオード素子の配線を引き回すための領域である。なお、ゲートランナ領域３は、本発明の外周領域に相当する。

このような構成の半導体装置では、図２に示されるように、複数のトレンチ７のうちもっともＦＷＤ領域２側の２つのトレンチ７の隙間とゲートランナ領域３とを仕切る仕切りトレンチ１３が設けられている。本実施形態では、この仕切りトレンチ１３は、２つのトレンチ７の間であって、２つのトレンチ７の各一辺７ａが延びる直線上に配置されていると共に、２つのトレンチ７の各一辺７ａに接続されている。また、仕切りトレンチ１３は、Ｐ型ウェル５を貫通してＮ−型ドリフト層４に達している。なお、仕切りトレンチ１３の深さは本実施形態に限定されるものではない。

仕切りトレンチ１３は、リカバリ電流が集中するＩＧＢＴ領域１とＦＷＤ領域２とゲートランナ領域３とが交差する３重点付近に配置することが好ましく、当該３重点に近いトレンチ７の少なくとも１つに対して実施することが好ましい。全てのトレンチ７に対して仕切りトレンチ１３を設けることが望ましいが、本実施形態のように少なくとも３重点に近い一部のトレンチ７のみに対して実施しても良い。以上が、本実施形態に係る半導体装置の全体構成である。

次に、上記構成の半導体装置の作動について図３を参照して説明する。図３は、図１に示される半導体装置を組み合わせて形成したインバータ回路の回路図を示したものである。

インバータ回路は、図３に示されるように６組のＦＷＤ内蔵型ＩＧＢＴ素子１４によって構成され、ＩＧＢＴ素子がスイッチングされることにより、直流電圧を交流電圧に変換して負荷１５に印加する。このようなインバータ回路では、ＩＧＢＴ素子をスイッチオフした際に負荷であるモータに流れている電流を還流させるためのダイオードが必要であるため、６組のＩＧＢＴ素子はそれぞれダイオード素子が並列に接続された回路形態になっている。

このようなインバータ回路において、上述のように、仕切りトレンチ１３はホールの侵入口となっているトレンチ７間の狭間とゲートランナ領域３とを分離している。これにより、ＦＷＤ内蔵型ＩＧＢＴ素子１４のリカバリ動作時では、仕切りトレンチ１３がＩＧＢＴ領域１およびＦＷＤ領域２の外周のゲートランナ領域３に蓄積したホールがＩＧＢＴ領域１に侵入してくることを阻止する。すなわち、仕切りトレンチ１３がゲートランナ領域３からＩＧＢＴ領域１に電流が侵入することを防止し、ゲートランナ領域３からＩＧＢＴ領域１への電流集中を抑制して半導体装置の破壊を防止する。

発明者らは、ＩＧＢＴ領域１とＦＷＤ領域２とゲートランナ領域３とが交差する３重点に近い一部のトレンチ７に仕切りトレンチ１３を設けたものと仕切りトレンチ１３を設けない従来構造との比較を行った。具体的には、図２に示されるトレンチ７間のうちもっともゲートランナ領域３側の領域であるボディコンタクト部１６での電流密度をシミュレーションした。その結果を図４に示す。

図４に示されるように、従来構造に対して本発明の仕切りトレンチ１３を設けた構造では電流密度を２０％削減することができることがわかる。すなわち、仕切りトレンチ１３によって、ゲートランナ領域３からＩＧＢＴ領域１への電流の侵入が抑制されている。

以上説明したように、本実施形態では、ＩＧＢＴ領域１に設けられた各トレンチ７のうちもっともＦＷＤ領域２側の２つのトレンチ７の各一辺７ａに、２つのトレンチ７間とゲートランナ領域３とを仕切る仕切りトレンチ１３を接続したことが特徴となっている。

これにより、ホールの侵入口となっている各トレンチ７の間の素子領域が配置された領域とゲートランナ領域３とを仕切りトレンチ１３によって分離することができる。このため、ゲートランナ領域３に蓄積したホールがＩＧＢＴ領域１に侵入することを防止することが可能となる。したがって、ＩＧＢＴ領域１のうちもっともＦＷＤ領域２側への電流集中を抑制することができ、ひいては半導体装置の破壊を防止することができる。

（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。図５は、本実施形態に係る半導体装置の平面図を示したものであり、図１（ａ）のＢ部拡大図に相当する図である。この図に示されるように、仕切りトレンチ１３が、ゲートランナ領域３に配置されていると共に、２つのトレンチ７の各一辺７ａに接続されている。

このように、仕切りトレンチ１３は、トレンチ７の端部に限らず、素子領域に電流が侵入することを防止できる部位であれば良く、図５に示されるように仕切りトレンチ１３が弧の字型にレイアウトされていても良い。

（第３実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。図６は、本実施形態に係る半導体装置の平面図を示したものであり、図１（ａ）のＢ部拡大図に相当する図である。この図に示されるように、本実施形態では、複数のトレンチ７のうちもっともＦＷＤ領域２側のトレンチ７の一辺７ａに仕切りトレンチ１７が接続されている。この仕切りトレンチ１７は、ゲートランナ領域３内に引き伸ばされ、ゲートランナ領域３をＩＧＢＴ領域１側とＦＷＤ領域２とに分離している。このような仕切りトレンチ１７により、ＦＷＤ領域２側からＩＧＢＴ領域１側にリカバリ電流が流れにくくすることができる。

（第４実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。ラッチアップを抑制する目的でゲートランナ領域３にコンタクト領域が配置されている場合がある。このような構造の場合は、ゲートランナ領域３に蓄積したホールがＩＧＢＴ領域１とＦＷＤ領域２とゲートランナ領域３との３重点に近いコンタクト領域に集中して破壊に至る。そこで、本実施形態では、コンタクト領域をＦＷＤ領域２から遠ざけて配置する、あるいはコンタクト領域をすべて無くすことが特徴となっている。

図７は、本実施形態に係る半導体装置の平面図である。この図に示されるように、ゲートランナ領域３には、Ｐ型ウェル５の表層部であって、ＩＧＢＴ領域１とＦＷＤ領域２とが繰り返される方向に複数のＰ型のコンタクト領域１８が設けられている。各コンタクト領域１８は、少なくとも複数のトレンチ７のうちもっともＦＷＤ領域２側のトレンチ７の一辺７ａに垂直な方向に位置する領域を除いた領域に配置されている。

すなわち、３重点に近いゲートランナ領域３の、少なくとも１つのコンタクト領域１８を無くす。リカバリ特性を改善する目的ではすべてのコンタクト領域１８をなくすことが望ましいが、本実施形態のように、３重点に近い一部のホール抜き取り用のコンタクト領域１８をなくした構造でもよい。

これによると、コンタクト領域１８がＦＷＤ領域２から遠ざけられて配置されている。これにより、リカバリ時にＩＧＢＴ領域１とＦＷＤ領域２とゲートランナ領域３とが交差する３重点付近での電流集中を抑制することができ、ひいては半導体装置のリカバリ耐量を向上させることができる。具体的な効果として、すべてのコンタクト領域１８を無くした構造では、コンタクト領域１８が設けられている構造よりもリカバリ破壊耐量を２倍以上高くすることができる。

（他の実施形態）
第１実施形態では、仕切りトレンチ１３は、Ｐ型ウェル５を貫通してＮ−型ドリフト層４に達しているが、仕切りトレンチ１３はＰ型ウェル５を貫通していない形態であっても良い。

図１や図７では、ＦＷＤ領域２のＰ＋型領域１２とＰ−型層１１とがストライプ状に配置されているが、ＦＷＤ領域２の構造としてはこれに限定されるものではない。例えば、Ｐ＋型領域１２が全面に形成されたパターン、あるいはドット状に形成されたパターンでも良く、ダイオードとして機能する構造であれば良い。

また、上記各実施形態に示されたＩＧＢＴ素子はトレンチ型のものであるが、ＩＧＢＴ素子としてはこれに限らず、プレーナ型でも良く、ＩＧＢＴとして機能する構造であれば良い。

（ａ）は本発明の第１実施形態に係る半導体装置の平面図、（ｂ）は（ａ）のＡ−Ａ断面図である。 図１のＢ部拡大図である。 図１に示される半導体装置を組み合わせて形成したインバータ回路の回路図である。 図２に示される構造と従来構造との電流密度のシミュレーション結果を示した図である。 本発明の第２実施形態に係る半導体装置の一部を拡大した平面図である。 本発明の第３実施形態に係る半導体装置の一部を拡大した平面図である。 本発明の第４実施形態に係る半導体装置の平面図である。

符号の説明

１…ＩＧＢＴ領域、２…ＦＷＤ領域、３…ゲートランナ領域、４…Ｎ−型ドリフト層、５…Ｐ型ウェル、６…Ｎ＋型ソース領域、７…トレンチ、７ａ…トレンチの一辺、８…ゲート絶縁膜、９…ゲート電極、１０…溝部、１３、１７…仕切りトレンチ、１８…Ｐ型のコンタクト領域。

Claims (5)

1. 第１導電型の層（４）を含む半導体基板の表層部に第２導電型ウェル（５）が形成され、当該第２導電型ウェル（５）にＩＧＢＴ領域（１）とＦＷＤ領域（２）とが交互に繰り返しレイアウトされており、前記ＩＧＢＴ領域（１）および前記ＦＷＤ領域（２）の外周に外周領域（３）が配置されてなる半導体装置であって、
   前記ＩＧＢＴ領域（１）は、
   前記第２導電型ウェル（５）を四角形状に囲うと共に、前記第２導電型ウェル（５）を貫通して前記第１導電型の層（４）に達するものであり、各辺のうち少なくとも一辺（７ａ）が前記ＩＧＢＴ領域（１）と前記ＦＷＤ領域（２）とが繰り返される方向に延びる直線上に揃えられて前記ＩＧＢＴ領域（１）と前記ＦＷＤ領域（２）とが繰り返される方向に並べられた複数の四角形状のトレンチ（７）と、
   前記各四角形状のトレンチ（７）の間の隙間に設けられた素子領域（５〜１０）と、
   前記複数の四角形状のトレンチ（７）のうちもっとも前記ＦＷＤ領域（２）側の２つの隣接した四角形状のトレンチ（７）の各一辺（７ａ）に接続されてその２つの隣接した四角形状のトレンチ（７）間の隙間と前記外周領域（３）とを仕切る仕切りトレンチ（１３）とを備えていることを特徴とする半導体装置。
2. 前記仕切りトレンチ（１３）は、前記２つの隣接した四角形状のトレンチ（７）の間であって、前記２つのトレンチ（７）の各一辺（７ａ）が延びる直線上に配置されていることを特徴とする請求項１に記載の半導体装置。
3. 前記仕切りトレンチ（１３）は、前記外周領域（３）に弧の字型にレイアウトされていると共に、前記２つの隣接した四角形状のトレンチ（７）の各一辺（７ａ）に接続されていることを特徴とする請求項１に記載の半導体装置。
4. 第１導電型の層（４）を含む半導体基板の表層部に第２導電型ウェル（５）が形成され、当該第２導電型ウェル（５）にＩＧＢＴ領域（１）とＦＷＤ領域（２）とが交互に繰り返しレイアウトされており、前記ＩＧＢＴ領域（１）および前記ＦＷＤ領域（２）の外周に外周領域（３）が配置されてなる半導体装置であって、
   前記ＩＧＢＴ領域（１）は、
   前記第２導電型ウェル（５）を四角形状に囲うと共に、前記第２導電型ウェル（５）を貫通して前記第１導電型の層（４）に達するものであり、各辺のうち少なくとも一辺（７ａ）が前記ＩＧＢＴ領域（１）と前記ＦＷＤ領域（２）とが繰り返される方向に延びる直線上に揃えられて前記ＩＧＢＴ領域（１）と前記ＦＷＤ領域（２）とが繰り返される方向に並べられた複数の四角形状のトレンチ（７）と、
   前記各四角形状のトレンチ（７）の間の隙間に設けられた素子領域（５〜１０）と、
   前記複数の四角形状のトレンチ（７）のうちもっとも前記ＦＷＤ領域（２）側の四角形状のトレンチ（７）の一辺（７ａ）に接続されると共に、その四角形状のトレンチ（７）の外側で前記外周領域（３）内に引き伸ばされ、前記複数の四角形状のトレンチ（７）が並んだ方向に前記外周領域（３）を前記ＩＧＢＴ領域（１）側と前記ＦＷＤ領域（２）側とに仕切る仕切りトレンチ（１７）とを備えていることを特徴とする半導体装置。
5. 第１導電型の層（４）を含む半導体基板の表層部に第２導電型ウェル（５）が形成され、当該第２導電型ウェル（５）にＩＧＢＴ領域（１）とＦＷＤ領域（２）とが交互に繰り返しレイアウトされており、前記ＩＧＢＴ領域（１）および前記ＦＷＤ領域（２）の外周に外周領域（３）が配置されてなる半導体装置であって、
   前記ＩＧＢＴ領域（１）は、前記第２導電型ウェル（５）を四角形状に囲うと共に、前記第２導電型ウェル（５）を貫通して前記第１導電型の層（４）に達するものであり、各辺のうち少なくとも一辺（７ａ）が前記ＩＧＢＴ領域（１）と前記ＦＷＤ領域（２）とが繰り返される方向に延びる直線上に揃えられて前記ＩＧＢＴ領域（１）と前記ＦＷＤ領域（２）とが繰り返される方向に並べられた複数のトレンチ（７）と、
   前記各トレンチ（７）の間に設けられた素子領域（５〜１０）と有し、
   前記外周領域（３）は、前記第２導電型ウェル（５）の表層部であって、前記ＩＧＢＴ領域（１）と前記ＦＷＤ領域（２）とが繰り返される方向に複数の第２導電型のコンタクト領域（１８）を有しており、
   前記複数のコンタクト領域（１８）は、少なくとも前記複数のトレンチ（７）のうちもっともＦＷＤ領域（２）側のトレンチ（７）の一辺（７ａ）に垂直な方向に位置する領域を除いた領域に配置されていることを特徴とする半導体装置。

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