JP2009164383A - 半導体装置 - Google Patents

Abstract

【課題】逆導通動作が可能で、かつオフ耐圧を高く保つことができる半導体装置を提供する。
【解決手段】横型ＩＧＢＴと還流ダイオードとが内蔵された半導体装置であって、ＩＧＢＴのｎ^-ドリフト領域ＤＲと還流ダイオードＦＷＤのｐ型不純物領域Ｄ２との間に、ｎ^-ドリフト領域ＤＲよりもｎ型不純物濃度の高いｎ型不純物領域ＨＲが形成されている。
【選択図】図２

Description

本発明は、半導体装置に関し、特に、還流ダイオードを有する半導体装置に関するものである。

電力の制御や変換を行うスイッチング素子の一種として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）が知られている。このＩＧＢＴは、通常、ｎチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とｐｎｐバイポーラトランジスタとを複合化した構成よりなる半導体装置である。

この横型ＩＧＢＴをオンさせるには、ＩＧＢＴのコレクタ（ｐｎｐバイポーラトランジスタのエミッタ）電位がＩＧＢＴのエミッタ（ｎチャネルＭＯＳＦＥＴのソース）電位よりも高い電位の状態で、ゲート（ｎチャネルＭＯＳＦＥＴのゲート）に正電位が印加される。これでｎチャネルＭＯＳＦＥＴがオン状態になり、このオンによってＩＧＢＴのエミッタからｎチャネルＭＯＳＦＥＴを通じてｐｎｐバイポーラトランジスタのベースに電子が注入される。同時にコレクタ電極からＩＧＢＴのコレクタ（ｐｎｐバイポーラトランジスタのエミッタ）を介してｐｎｐバイポーラトランジスタのベースにホールが注入される。このベースに注入された電子とホールとによってｐｎｐバイポーラトランジスタが伝導度変調を起こし、ｐｎｐバイポーラトランジスタがオンし、ＩＧＢＴがオン状態となる。

またこの横型ＩＧＢＴのオフは、ゲートへの正電位を解除することにより行われる。これによってｐｎｐバイポーラトランジスタに対する上記電子およびホールの注入が止まり、ｐｎｐバイポーラトランジスタがオフとなり、ＩＧＢＴがオフ状態になる。

このような横型ＩＧＢＴにおいてエミッタ電位がコレクタ電位よりも高い逆導通状態の場合、ＩＧＢＴのコレクタとｐｎｐバイポーラトランジスタのベースとのｐｎ接合（Ｊ１）が逆バイアス状態となるため、逆導通動作ができない。よってフリーホイール動作などのＩＧＢＴに逆方向電流を流す用途では、ＩＧＢＴのコレクタ／エミッタ間に別途、外部ダイオードを逆並列接続させる必要がある。しかしながら、ＩＧＢＴと外部ダイオードとを別チップで準備すると装置が大型化する。

そこで、ＩＧＢＴとダイオードとを１チップ化する技術が提案されている（特許文献１参照）。この特許文献１に記載された構造においては、ｐｎｐバイポーラトランジスタのベースに対応するｎ^-エピ層内にｐ型拡散領域が形成され、そのｐ型拡散領域内にｎ型拡散領域が形成され、このｐ型拡散領域とｎ型拡散領域とによりｐｎ接合（Ｊ１）とは別のｐｎ接合（Ｊ２）が形成される。つまり、ｐｎ接合（Ｊ２）を構成するｐ型拡散領域とｎ型拡散領域とにより還流ダイオードが形成されている。また、上記のｎ^-エピ層内には高濃度のｎ⁺拡散領域が形成されており、このｎ⁺拡散領域がダイオードのｐ型拡散領域と配線により電気的に接続されている。

この横型ＩＧＢＴにおいてエミッタ電位がコレクタ電位よりも高い逆導通状態の場合、ｐｎ接合（Ｊ１）は逆方向にバイアスされるがｐｎ接合（Ｊ２）は順方向にバイアスされるのでｐｎ接合（Ｊ２）をなす還流ダイオードに電流パスが形成される。このｐｎ接合（Ｊ２）のｐ型拡散領域はｎ^-エピ層内のｎ⁺拡散領域と配線により電気的に接続されているので、エミッタからの電流はこの配線を通って、さらにｐｎ接合（Ｊ２）の順方向ダイオードを通じてコレクタまで流れることができる。これにより逆導通動作においても、外付けダイオードではなく内蔵ダイオードによってＩＧＢＴに電流を流すことが可能になる。
特開２００６−６６６９２号公報

上記の構造においては、ダイオードをＩＧＢＴと１チップ化することにより、ダイオードとＩＧＢＴとを別チップとした場合よりもチップ全体の面積を小さくすることはできる。しかしながら、還流ダイオードを内蔵した場合、横型ＩＧＢＴのオフ状態でコレクタ電位を上げていくと、上記ｎ^-エピ層内に広がった空乏層が還流ダイオードのｐ型拡散領域に達してパンチスルーを生じ、結果としてオフ耐圧が低下するという課題があった。

本発明は、上記の課題に鑑みてなされたものであり、その目的は、逆導通動作が可能で、かつオフ耐圧を高く保つことができる半導体装置を提供することである。

本実施の形態における半導体装置は、半導体基板と、第１導電型の第１不純物領域と、第２導電型のベース領域と、第１導電型のエミッタ領域と、第２導電型のコレクタ領域と、ゲート電極層と、還流ダイオードとを備えている。半導体基板は、主表面を有している。第１導電型の第１不純物領域は、半導体基板に形成されている。第２導電型のベース領域は、第１不純物領域とｐｎ接合を構成するように半導体基板に形成されている。第１導電型のエミッタ領域は、ベース領域とｐｎ接合を構成するように主表面に形成されている。第２導電型のコレクタ領域は、第１不純物領域とｐｎ接合を構成するように主表面に形成されている。ゲート電極層は、第１不純物領域とエミッタ領域とに挟まれたベース領域の部分にゲート絶縁層を挟んで対向している。還流ダイオードは、互いにｐｎ接合を構成するように半導体基板に形成された第１導電型の第２不純物領域および第２導電型の第３不純物領域を有している。第１不純物領域は、ドリフト領域と、そのドリフト領域よりも第１導電型の不純物濃度が高い第４不純物領域とを有している。ドリフト領域と第３不純物領域との間に第４不純物領域が位置している。

本実施の形態における半導体装置によれば、ドリフト領域と第３不純物領域との間に、そのドリフト領域よりも第１導電型の不純物濃度が高い第４不純物領域が位置している。このため、コレクタ領域に印加する電位を上げた場合でもドリフト領域を広がった空乏層が第３不純物領域に達しにくくなる。これにより、パンチスルーの発生を抑制でき、オフ耐圧を高く保ちながら逆導通動作を実現することが可能となる。

以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の等価回路を示す図である。図１を参照して、本実施の形態の半導体装置はＩＧＢＴであり、還流ダイオードＦＷＤ（Free Wheel Diode）を有している。ＩＧＢＴは、たとえばｎチャネルＭＯＳＦＥＴ部Ｔ１とｐｎｐバイポーラトランジスタ部Ｔ２とを複合化した構成を有している。還流ダイオードＦＷＤのｎ型領域はＩＧＢＴのコレクタ（ｐｎｐバイポーラトランジスタ部Ｔ２のエミッタ）に電気的に接続されており、還流ダイオードＦＷＤのｐ型領域はＩＧＢＴのドリフト領域（ｎチャネルＭＯＳＦＥＴ部Ｔ１のドレイン、ｐｎｐバイポーラトランジスタ部Ｔ２のベース）に電気的に接続されている。

図２は、本発明の実施の形態１における半導体装置の構成を概略的に示す斜視図である。図２を参照して、主表面を有する半導体基板ＳＵＢに、上記のＩＧＢＴと還流ダイオードＦＷＤとが形成されている。

このＩＧＢＴのｎチャネルＭＯＳＦＥＴ部Ｔ１は、ｎ^-ドリフト領域ＤＲと、ｐ型ベース領域ＢＲと、ｎ⁺エミッタ領域ＥＲと、ゲート絶縁層ＧＩと、ゲート電極層ＧＥとを主に有している。

ｎ^-ドリフト領域ＤＲは、半導体基板ＳＵＢに形成されている。ｐ型ベース領域ＢＲは、ドリフト領域ＤＲとｐｎ接合を構成するように半導体基板ＳＵＢの主表面に形成されている。ｎ⁺エミッタ領域ＥＲは、ｐ型ベース領域ＢＲとｐｎ接合を構成するようにｐ型ベース領域ＢＲ内の半導体基板ＳＵＢの主表面に形成されている。ゲート電極層ＧＥは、ｎ^-ドリフト領域ＤＲとｎ⁺エミッタ領域ＥＲとに挟まれたｐ型ベース領域ＢＲの部分にゲート絶縁層ＧＩを挟んで対向するように半導体基板ＳＵＢの主表面上に形成されている。

またｐ型ベース領域ＢＲ内の半導体基板ＳＵＢの主表面には、ｐ型ベース領域ＢＲよりもｐ型不純物濃度が高いｐ⁺不純物領域Ｐ１が形成されている。このｐ⁺不純物領域Ｐ１は、半導体基板ＳＵＢの主表面においてｎ⁺エミッタ領域ＥＲと隣接するように形成されている。

またＩＧＢＴのｐｎｐバイポーラトランジスタ部Ｔ２は、ｐ型ベース領域ＢＲと、ｎ^-ドリフト領域ＤＲと、ｎ型不純物領域Ｎ１と、ｐ⁺コレクタ領域ＣＲとを主に有している。

ｎ型不純物領域Ｎ１は、ｎ^-ドリフト領域ＤＲと接続するように半導体基板ＳＵＢの主表面に形成されている。ｐ⁺コレクタ領域ＣＲは、このｎ型不純物領域Ｎ１とｐｎ接合を構成するようにｎ型不純物領域Ｎ１内の半導体基板ＳＵＢの主表面に形成されている。

上記のＩＧＢＴにおいては、ｎ⁺エミッタ領域ＥＲとｐ⁺コレクタ領域ＣＲとの双方が半導体基板ＳＵＢの同じ主表面に形成されており、これによりこのＩＧＢＴは横型ＩＧＢＴをなしている。

また半導体基板ＳＵＢには還流ダイオードＦＷＤが形成されている。この還流ダイオードＦＷＤは、互いにｐｎ接合を構成するｎ型不純物領域（第２不純物領域）Ｄ１とｐ型不純物領域（第３不純物領域）Ｄ２とを主に有している。ｐ型不純物領域Ｄ２は、半導体基板ＳＵＢの主表面に形成されている。ｎ⁺不純物領域Ｄ１は、そのｐ型不純物領域Ｄ２内の半導体基板ＳＵＢの主表面に形成されている。なおｐ型不純物領域Ｄ２内の半導体基板ＳＵＢの主表面には、ｐ型不純物領域Ｄ２よりもｐ型不純物濃度が高いｐ⁺不純物領域Ｐ２が形成されている。このｐ⁺不純物領域Ｐ２は、半導体基板ＳＵＢの主表面においてｎ⁺不純物領域Ｄ１と間隔をあけて配置されている。

この還流ダイオードＦＷＤは、ＩＧＢＴのオン時におけるｎ⁺エミッタ領域ＥＲとｐ⁺コレクタ領域ＣＲとの間の電流経路上に配置されている。

またｎ^-ドリフト領域ＤＲ内の半導体基板ＳＵＢの主表面には、ｎ^-ドリフト領域ＤＲよりもｎ型不純物濃度が高いｎ型不純物領域Ｎ２が形成されている。またｎ型不純物領域Ｎ２内の半導体基板ＳＵＢの主表面には、ｎ型不純物領域Ｎ２よりもｎ型不純物濃度が高いｎ⁺不純物領域（第５不純物領域）Ｎ３が形成されている。

ｎ^-ドリフト領域ＤＲと還流ダイオードＦＷＤのｐ型不純物領域Ｄ２との間には、ｎ^-ドリフト領域ＤＲよりもｎ型不純物濃度が高いｎ型不純物領域（第４不純物領域）ＨＲが形成されている。このｎ型不純物領域ＨＲは、ｐ型不純物領域Ｄ２の下側領域全体を覆っており、ｎ^-ドリフト領域ＤＲとｐ型不純物領域Ｄ２との境界となるべき部分の全体に位置している。

上記のｎ^-ドリフト領域ＤＲ、ｎ型不純物領域Ｎ１〜Ｎ３およびＨＲによりｎ型の第１不純物領域ＩＲが構成されている。

ｎ⁺エミッタ領域ＥＲとｐ⁺不純物領域Ｐ１との双方に電気的に接続されるように、半導体基板ＳＵＢの主表面上にはエミッタ電極ＥＥが形成されている。またゲート電極層ＧＥに電気的に接続されるようにゲート電極層ＧＥ上に電極ＥＬ１が形成されている。

ｐ⁺コレクタ領域ＣＲに電気的に接続されたコレクタ電極ＣＥと還流ダイオードＦＷＤのｎ型不純物領域Ｄ１に電気的に接続された電極ＮＥとが互いに電気的に接続されている。これにより、還流ダイオードＦＷＤのｎ型不純物領域Ｄ１がＩＧＢＴのコレクタ領域ＣＲ（ｐｎｐバイポーラトランジスタ部Ｔ２のエミッタ）に電気的に接続されている。

またｐ⁺不純物領域Ｐ２に電気的に接続された電極ＰＥとｎ⁺不純物領域Ｎ３に電気的に接続された電極ＥＬ２とが互いに電気的に接続されている。これにより、還流ダイオードＦＷＤのｐ⁺不純物領域Ｐ２がＩＧＢＴのドリフト領域ＤＲ（ｎチャネルＭＯＳＦＥＴ部Ｔ１のドレイン、ｐｎｐバイポーラトランジスタ部Ｔ２のベース）に電気的に接続されている。

上記において、ｐ型ベース領域ＢＲおよびｐ型不純物領域Ｄ２の各々はたとえば１×１０¹⁷〜１×１０¹⁸ｃｍ^-3のｐ型不純物濃度を有しており、ｐ⁺不純物領域Ｐ１、ｐ⁺不純物領域Ｐ２およびｐ⁺コレクタ領域ＣＲの各々はたとえば１×１０¹⁹〜１×１０²⁰ｃｍ^-3のｐ型不純物濃度を有している。また、ｎ⁺エミッタ領域ＥＲ、ｎ⁺不純物領域Ｄ１およびｎ⁺不純物領域Ｎ３の各々はたとえば１×１０¹⁹〜１×１０²⁰ｃｍ^-3のｎ型不純物濃度を有しており、またｎ型不純物領域Ｎ１、Ｎ２の各々はたとえば１×１０¹⁷〜１×１０¹⁸ｃｍ^-3のｎ型不純物濃度を有している。またｎ型不純物領域ＨＲはたとえば１×１０¹⁶〜１×１０¹⁷ｃｍ^-3のｎ型不純物濃度を有しており、ｎ^-ドリフト領域ＤＲはたとえば１×１０¹⁶ｃｍ^-3未満のｎ型不純物濃度を有している。

次に、本実施の形態の半導体装置の作用効果について説明する。
仮に図２に示すｎ型不純物領域ＨＲが形成されていない横型ＩＧＢＴにおいてオフ状態にてコレクタ電位を上げていくと、ｎ^-ドリフト領域ＤＲとｐ型ベース領域ＢＲとのｐｎ接合からｎ^-ドリフト領域ＤＲ内をｐ⁺コレクタ領域ＣＲに向かって空乏層が広がる。この空乏層がｎ^-ドリフト領域ＤＲの全体に広がる条件で設計することにより素子の高耐圧化が実現されている。

しかし、このＩＧＢＴには還流ダイオードＦＷＤが内蔵されており、ｐ⁺コレクタ領域ＣＲ付近に還流ダイオードＦＷＤのｐ型不純物領域Ｄ２が形成されている。このため、上記のようにコレクタ電位を上げることで空乏層が広がってｐ型不純物領域Ｄ２に達すると、パンチスルーが発生し、結果としてオフ耐圧が低下する。

これに対して本実施の形態においては、ｎ^-ドリフト領域ＤＲとｐ型不純物領域Ｄ２との間に、ｎ^-ドリフト領域ＤＲよりも高濃度のｎ型不純物領域ＨＲが形成されている。このｎ型不純物領域ＨＲにより、ｎ^-ドリフト領域ＤＲ内に広がった空乏層がｐ⁺コレクタ領域ＣＲ側へ延びることを抑制することができる。その結果、オフ耐圧を保ちながら、逆導通動作が可能なＩＧＢＴを実現することが可能となる。

また本実施の形態においては、ｎ型不純物領域ＨＲがｐ型不純物領域Ｄ２の下側領域全体を覆っており、ｎ^-ドリフト領域ＤＲとｐ型不純物領域Ｄ２との境界の全体に位置している。このため、ｐ型不純物領域Ｄ２の下側領域全体において空乏層の伸びを抑制することが可能となり、より確実にパンチスルーを防止することができる。

（実施の形態２）
図３および図４は、本発明の実施の形態２における半導体装置の構成を概略的に示す斜視図および平面図である。なお、図４のｐ⁺コレクタ領域ＣＲは、説明の便宜上６つに分割して示されているが、実際にはこれら６つの領域を分割する境界はない。これは後述する図７のｐ⁺コレクタ領域ＣＲについても同様である。

図３および図４を参照して、本実施の形態の構成は、実施の形態１の構成と比較して、ｐ⁺コレクタ領域ＣＲに対する還流ダイオードＦＷＤおよびｎ⁺不純物領域Ｎ３の配置状態において異なっている。

主に図４を参照して、本実施の形態においては、還流ダイオードＦＷＤは、半導体基板ＳＵＢの主表面において、ｐ⁺コレクタ領域ＣＲの位置からｎ⁺エミッタ領域ＥＲに向かう第１の方向側（図中Ｘ方向左側）には配置されておらず、その第１の方向に交差する第２の方向側（図中Ｙ方向下側）に配置されている。

具体的には、還流ダイオードＦＷＤは、半導体基板ＳＵＢの主表面において、ｎ⁺エミッタ領域ＥＲとｐ⁺コレクタ領域ＣＲとを結ぶ最短の仮想の直線（Ａ−Ａ線）の方向に沿ってｎ⁺エミッタ領域ＥＲとｐ⁺コレクタ領域ＣＲとに挟まれる領域（図中ハッチングを入れた領域）を避けて配置されている。つまり還流ダイオードＦＷＤは、ｐ⁺コレクタ領域ＣＲのＹ方向の寸法Ｗを維持したまま、仮想の直線（Ａ−Ａ線）の方向に沿ってｐ⁺コレクタ領域ＣＲからｎ⁺エミッタ領域ＥＲへ延びた領域（図中ハッチングを入れた領域）を避けて配置されている。

また還流ダイオードＦＷＤは、ｐ⁺コレクタ領域ＣＲに対して上記仮想の直線（Ａ−Ａ線）に交差する方向に配置されている。また還流ダイオードＦＷＤのｎ型不純物領域Ｄ１は、ｐ⁺コレクタ領域ＣＲに対して上記仮想の直線（Ａ−Ａ線）に直交する方向（仮想の直線Ｂ−Ｂに沿う方向）に配置されていることが好ましい。また還流ダイオードＦＷＤは、ＩＧＢＴのオン時におけるｎ⁺エミッタ領域ＥＲとｐ⁺コレクタ領域ＣＲとの間の電流経路上を避けて配置されていることが好ましい。

またｎ⁺不純物領域Ｎ３は、ｎ型不純物領域Ｎ１内の半導体基板ＳＵＢの主表面に形成されている。このｎ⁺不純物領域Ｎ３は、半導体基板ＳＵＢの主表面においてｎ⁺エミッタ領域ＥＲとｐ⁺コレクタ領域ＣＲとを結ぶ最短の仮想の直線（Ａ−Ａ線）の方向に沿ってｎ⁺エミッタ領域ＥＲとｐ⁺コレクタ領域ＣＲとに挟まれる領域（図中ハッチングを入れた領域）に配置されている。このｎ⁺不純物領域Ｎ３は、ＩＧＢＴのオン時におけるｎ⁺エミッタ領域ＥＲとｐ⁺コレクタ領域ＣＲとの間の電流経路上に配置されていることが好ましい。またｎ⁺不純物領域Ｎ３は、ｐ⁺不純物領域Ｐ２に対して上記仮想線（Ａ−Ａ線）に直交する方向（Ｃ−Ｃ線に沿う方向）に配置されていることが好ましい。

なお本実施の形態の上記以外の構成については、実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。

本実施の形態においては、上記のように還流ダイオードＦＷＤを配置したことにより、ＩＧＢＴの必要電流能力が還流ダイオードＦＷＤよりも大きくなった場合に、ｎ型不純物領域Ｎ１〜Ｎ３、還流ダイオードＦＷＤおよびコレクタ領域ＣＲの配置に必要な平面レイアウトの面積を、実施の形態１のレイアウトよりも小さくすることができる。以下、そのことを説明する。

まず、ＩＧＢＴと還流ダイオードＦＷＤとの各電流能力が同等、つまり高濃度領域の面積が同じ場合を考える。

この場合、図２におけるＩＧＢＴと還流ダイオードＦＷＤとのそれぞれの電流能力を比較する指針として、平面視におけるｎ⁺領域Ｄ１、Ｎ３とｐ⁺領域Ｐ２との各々の縦・横の寸法を１とし、各領域の平面視における面積を１×１＝１に設定する。またこの場合、高濃度領域（ｎ⁺領域Ｄ１、Ｎ３、ｐ⁺領域Ｐ２、ＣＲ）に対する低濃度領域（ｎ型領域Ｎ１、Ｎ２、ｐ型領域Ｄ２）のマージンは高濃度領域の幅と同等になるのが一般的なので、低濃度領域の平面視における幅も同じく１に設定する。

上記のように設定したうえで、ｎ型不純物領域Ｎ１〜Ｎ３、還流ダイオードＦＷＤおよびｐ⁺コレクタ領域ＣＲを一直線上に配置した場合（つまりｎ⁺エミッタ領域ＥＲとｐ⁺コレクタ領域ＣＲとを結ぶ最短の仮想の直線（Ａ−Ａ線）上に配置した場合）、その構成は図５の平面図に示すようなレイアウトとなる。この図５の構成においては、ｎ型不純物領域Ｎ１〜Ｎ３、還流ダイオードＦＷＤおよびコレクタ領域ＣＲの配置に必要な平面レイアウトの面積は１０×１＝１０となる。

これに対して、ＩＧＢＴと還流ダイオードＦＷＤとの各電流能力が同等な場合であって、本実施の形態のように還流ダイオードＦＷＤをｎ⁺エミッタ領域ＥＲとｐ⁺コレクタ領域ＣＲとを結ぶ最短の仮想の直線上を避けて配置した場合には、図６の平面図に示すようなレイアウトとなる。図６を参照して、ｎ型不純物領域Ｎ１〜Ｎ３、還流ダイオードＦＷＤおよびコレクタ領域ＣＲの配置に必要な平面レイアウトの領域は、図５のレイアウトと比較して、図中Ｘ方向の幅においては縮小されるが、Ｙ方向の幅においては低濃度領域のオフセット幅も含まれるので大きくなる。その結果、面積は５×４＝２０となり図５のレイアウトよりも面積が大きくなってしまい、シュリンク効果は得られない。

次に、ＩＧＢＴの必要電流能力が還流ダイオードよりも大きい場合、つまりコレクタのｐ⁺領域が支配的な場合を考える。

実際の製品においては上述のようにＩＧＢＴの必要電流能力が還流ダイオードＦＷＤの電流能力と等しくなることはなく、ＩＧＢＴの必要電流能力は還流ダイオードＦＷＤの電流能力よりも大きくなる。そこで、ＩＧＢＴの高濃度領域（ｐ⁺コレクタ領域ＣＲ）と還流ダイオードＦＷＤの高濃度領域（ｐ⁺不純物領域Ｐ２）との幅を６：１に仮に設定した場合を考える。この場合、図５に示したｎ型不純物領域Ｎ１〜Ｎ３、還流ダイオードＦＷＤおよびコレクタ領域ＣＲの平面レイアウトは図７に示すようなレイアウトになる。

図７を参照して、この平面レイアウトにおいては、図中Ｘ方向の幅は図５のレイアウトと同じのままで、図中Ｙ方向の幅が図５のレイアウトの６倍となる。このため、還流ダイオードＦＷＤの領域における無効領域が大きくなり、レイアウトの面積は１０×６＝６０となる。

これに対して、仮にＩＧＢＴの高濃度領域ＣＲと還流ダイオードＦＷＤの高濃度領域Ｐ２との幅を６：１に設定したときの図６のレイアウトは図４に示すような平面レイアウトになる。

図４を参照して、この平面レイアウトにおいては、図中Ｘ方向の幅は図６のレイアウトと同じのままで、図中Ｙ方向の幅が図６のレイアウトにおける幅４から９となり、レイアウトの面積は５×９＝４５となる。このため、図４におけるｎ型不純物領域Ｎ１〜Ｎ３、還流ダイオードＦＷＤおよびコレクタ領域ＣＲの配置に必要な平面レイアウトの面積は、図７のレイアウトの面積に対して２５％のレイアウト面積のシュリンクを達成することができる。

このようにＩＧＢＴの必要電流能力が還流ダイオードよりも大きい場合に、本実施の形態のレイアウトを適用することによって、ｎ型不純物領域Ｎ１〜Ｎ３、還流ダイオードＦＷＤおよびコレクタ領域ＣＲの配置に必要な平面レイアウトの面積のシュリンクを図ることができる。よって、還流ダイオード内蔵のＩＧＢＴの平面レイアウト面積のシュリンクを図ることができる。

また本実施の形態では、ｎ⁺不純物領域Ｎ３は、半導体基板ＳＵＢの主表面においてｎ⁺エミッタ領域ＥＲとｐ⁺コレクタ領域ＣＲとを結ぶ最短の仮想の直線（Ａ−Ａ線）の方向に沿ってｎ⁺エミッタ領域ＥＲとｐ⁺コレクタ領域ＣＲとに挟まれる領域（図中ハッチングを入れた領域）に配置されている。またｎ⁺不純物領域Ｎ３は、ＩＧＢＴのオン時におけるｎ⁺エミッタ領域ＥＲとｐ⁺コレクタ領域ＣＲとの間の電流経路上に配置されている。このため、ｎ⁺不純物領域Ｎ３がｐ⁺不純物領域Ｐ２に対して図中Ｘ方向に配置される場合より、ｎ型不純物領域Ｎ１〜Ｎ３、還流ダイオードＦＷＤおよびコレクタ領域ＣＲの配置に必要な平面レイアウト面積をさらにシュリンクすることができる。

また本実施の形態においては、図３に示すようにｎ型不純物領域ＨＲがｎ^-ドリフト領域ＤＲとｐ型不純物領域Ｄ２との間に位置しているため、実施の形態１と同様、パンチスルーを抑制することができる。

（実施の形態３）
実施の形態１および２においてはパンチスルーの抑制を主たる観点としてｎ型不純物領域ＨＲを設けた構成について説明したが、本実施の形態ではＩＧＢＴの素子サイズの縮小を主たる観点とした構成について説明する。

図８は、本発明の実施の形態３における半導体装置の構成を概略的に示す斜視図である。図８を参照して、本実施の形態の構成は、図３に示す実施の形態２の構成と比較して、ｎ⁺不純物領域Ｎ３の形成位置を変更した点、およびｎ型不純物領域ＨＲが形成されていない点において異なっている。

本実施の形態では、ｎ⁺不純物領域Ｎ３が、半導体基板ＳＵＢの主表面においてｎ⁺エミッタ領域ＥＲと還流ダイオードＦＷＤとを結ぶ最短の仮想の直線（Ｄ−Ｄ線）の方向に沿ってｎ⁺エミッタ領域ＥＲと還流ダイオードＦＷＤとに挟まれる領域内に配置されている。またｎ型不純物領域ＨＲが形成されていないため、還流ダイオードＦＷＤのｐ型不純物領域Ｄ２の下側領域全体はｎ^-ドリフト領域ＤＲと接している。

また還流ダイオードＦＷＤは、ｐ⁺コレクタ領域ＣＲに対して上記仮想の直線（Ａ−Ａ線）に交差する方向に配置されている。また還流ダイオードＦＷＤのｎ型不純物領域Ｄ１は、ｐ⁺コレクタ領域ＣＲに対して上記仮想の直線（Ａ−Ａ線）に直交する方向（仮想の直線Ｂ−Ｂに沿う方向）に配置されていることが好ましい。

なお本実施の形態の上記以外の構成については、実施の形態２の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。

本実施の形態においては、実施の形態２と同様、還流ダイオードＦＷＤは、半導体基板ＳＵＢの主表面においてｎ⁺エミッタ領域ＥＲとｐ⁺コレクタ領域ＣＲとを結ぶ最短の仮想の直線（Ａ−Ａ線）の方向に沿ってｎ⁺エミッタ領域ＥＲとｐ⁺コレクタ領域ＣＲとに挟まれる領域を避けて配置されている。このため、実施の形態２で説明したように、ＩＧＢＴの必要電流能力が還流ダイオードＦＷＤよりも大きくなった場合に、実施の形態１のレイアウトよりもｎ型不純物領域Ｎ１〜Ｎ３、還流ダイオードＦＷＤおよびコレクタ領域ＣＲの配置に必要な平面レイアウトの面積のシュリンクを図ることができる。よって、還流ダイオード内蔵のＩＧＢＴの平面レイアウト面積のシュリンクを図ることができる。

（実施の形態４）
図９は、本発明の実施の形態４における半導体装置の構成を概略的に示す斜視図である。図９を参照して、本実施の形態の構成は、図８に示す実施の形態３の構成と比較して、ｎ⁺不純物領域Ｎ３の形成位置において異なっている。

本実施の形態では、ｎ⁺不純物領域Ｎ３は、半導体基板ＳＵＢの主表面において仮想の直線（Ａ−Ａ線）の方向に沿ってｎ⁺エミッタ領域ＥＲとｐ⁺コレクタ領域ＣＲとに挟まれる領域に配置されている。このｎ⁺不純物領域Ｎ３は、ＩＧＢＴのオン時におけるｎ⁺エミッタ領域ＥＲとｐ⁺コレクタ領域ＣＲとの間の電流経路上に配置されている。またｎ⁺不純物領域Ｎ３は、ｐ⁺不純物領域Ｐ２に対して上記仮想線（Ａ−Ａ線）に直交する方向（Ｃ−Ｃ線に沿う方向）に配置されている。

なお本実施の形態の上記以外の構成については、実施の形態３の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。

本実施の形態においては、ｎ⁺不純物領域Ｎ３がｐ⁺不純物領域Ｐ２に対して上記仮想の直線（Ａ−Ａ線）に直交する方向（Ｃ−Ｃ線に沿う方向）に配置されている。このため、本実施の形態では、実施の形態３の構成に比較して、ｎ型不純物領域Ｎ１〜Ｎ３、還流ダイオードＦＷＤおよびコレクタ領域ＣＲの配置に必要な平面レイアウトの面積をさらにシュリンクすることができる。これにより、ＩＧＢＴの素子面積の縮小が可能になる。

なお上記の実施の形態１〜４においては、ＩＧＢＴがｎチャネルＭＯＳＦＥＴ部Ｔ１とｐｎｐバイポーラトランジスタ部Ｔ２とからなる場合について説明したが、本発明はｐチャネルＭＯＳＦＥＴ部Ｔ１とｎｐｎバイポーラトランジスタ部Ｔ２とからなるＩＧＢＴに適用されてもよい。この場合、実施の形態１および２においては第４不純物領域に対応する不純物領域ＨＲはｐ型の不純物領域となる。

また上記の実施の形態１〜４においては、平面ゲート構造について説明したが、半導体基板ＳＵＢの表面に形成された溝内にゲート電極が埋め込まれた構成を有するトレンチゲート構造に本発明が適用されてもよい。

また上記においては、ＩＧＢＴを構成するものとしてＭＯＳＦＥＴ部Ｔ１について説明したが、本発明はＭＯＳＦＥＴ部に限定されるものではなく、広くＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）に適用することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明は、ＩＧＢＴおよび還流ダイオードを有する半導体装置に特に有利に適用され得る。

本発明の実施の形態１における半導体装置の等価回路を示す図である。 本発明の実施の形態１における半導体装置の構成を概略的に示す斜視図である。 本発明の実施の形態２における半導体装置の構成を概略的に示す斜視図である。 本発明の実施の形態２における半導体装置の構成を概略的に示す平面図である。 ＩＧＢＴと還流ダイオードとのそれぞれの電流能力を同じとし、還流ダイオードとｐ⁺コレクタ領域とを一直線上に配置した場合の、ｎ型不純物領域Ｎ１〜Ｎ３、還流ダイオードおよびコレクタ領域の配置の様子を示す平面図である。 ＩＧＢＴと還流ダイオードとのそれぞれの電流能力を同じとし、還流ダイオードをｎ⁺エミッタ領域とｐ⁺コレクタ領域とを結ぶ最短の仮想の直線上を避けて配置した場合の、ｎ型不純物領域Ｎ１〜Ｎ３、還流ダイオードおよびコレクタ領域の配置の様子を示す平面図である。 本発明の実施の形態１における半導体装置の平面レイアウトを示す図である。 本発明の実施の形態３における半導体装置の構成を概略的に示す斜視図である。 本発明の実施の形態４における半導体装置の構成を概略的に示す斜視図である。

符号の説明

ＢＲ ｐ型ベース領域、ＣＥ コレクタ電極、ＣＲ ｐ⁺コレクタ領域、Ｄ１ ｎ⁺不純物領域、Ｄ２ ｐ型不純物領域、ＤＲ ｎ^-ドリフト領域、ＥＥ エミッタ電極、ＥＬ１，ＥＬ２，ＮＥ，ＰＥ 電極、ＥＲ ｎ⁺エミッタ領域、ＦＷＤ 還流ダイオード、ＧＥ ゲート電極層、ＧＩ ゲート絶縁層、ＩＲ 不純物領域、ＨＲ，Ｎ１〜Ｎ３ ｎ型不純物領域、Ｐ１，Ｐ２ ｐ⁺不純物領域、ＳＵＢ 半導体基板、Ｔ１ ｎチャネルＭＯＳＦＥＴ部、Ｔ２ ｐｎｐバイポーラトランジスタ部。

Claims (5)

1. 主表面を有する半導体基板と、
   前記半導体基板に形成された第１導電型の第１不純物領域と、
   前記第１不純物領域とｐｎ接合を構成するように前記半導体基板に形成された第２導電型のベース領域と、
   前記ベース領域とｐｎ接合を構成するように前記主表面に形成された第１導電型のエミッタ領域と、
   前記第１不純物領域とｐｎ接合を構成するように前記主表面に形成された第２導電型のコレクタ領域と、
   前記第１不純物領域と前記エミッタ領域とに挟まれた前記ベース領域の部分にゲート絶縁層を挟んで対向するゲート電極層と、
   互いにｐｎ接合を構成するように前記半導体基板に形成された第１導電型の第２不純物領域および第２導電型の第３不純物領域を有する還流ダイオードとを備え、
   前記第１不純物領域は、ドリフト領域と、前記ドリフト領域よりも第１導電型の不純物濃度が高い第４不純物領域とを有し、
   前記ドリフト領域と前記第３不純物領域との間に前記第４不純物領域が位置している、半導体装置。
2. 前記第４不純物領域は、前記ドリフト領域と前記第３不純物領域との境界となるべき部分の全体に位置している、請求項１に記載の半導体装置。
3. 前記主表面において前記エミッタ領域と前記コレクタ領域とを結ぶ最短の仮想の直線に沿って前記エミッタ領域と前記コレクタ領域とに挟まれる領域を避けて、前記コレクタ領域に対して前記直線に交差する方向に前記還流ダイオードが配置されている、請求項１または２に記載の半導体装置。
4. 前記還流ダイオードの前記第２不純物領域は前記コレクタ領域に対して前記仮想の直線の直交方向に配置されている、請求項３に記載の半導体装置。
5. 前記第１不純物領域に接続され、かつ前記半導体基板の主表面に形成され、かつ前記第１不純物領域よりも高い第１導電型の不純物濃度を有する第１導電型の第５不純物領域をさらに備え、
   前記第５不純物領域は、前記第１不純物領域、前記ベース領域、前記エミッタ領域、前記コレクタ領域および前記ゲート電極層を有する絶縁ゲートバイポーラトランジスタのオン時における前記エミッタ領域と前記コレクタ領域との間の電流経路上に配置されている、請求項１〜４のいずれかに記載の半導体装置。

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