TW202433720A - 使用矽控整流器的靜電放電保護裝置 - Google Patents

Abstract

本發明提供一種靜電放電保護裝置，包含：第一箝位電路，電連接於第一節點與第二節點之間；及第二箝位電路，電連接於第二節點與第三節點之間，其中第一箝位電路包含：第一矽控整流器（SCR），包含電連接至第一節點的第一導電型的第一區、第二導電型的第二區、第一導電型的第三區以及電連接至第二節點的第二導電型的第四區；及第一閘極電極，安置於通道區上方，所述通道區包含第一區與第四區之間的第二區及第三區的接面。

Description

使用矽控整流器的靜電放電保護裝置

[相關申請案的交叉參考]

本申請案是基於且主張2023年1月4日在韓國智慧財產局申請的韓國專利申請案第10-2023-0001332號及2023年4月12日在韓國智慧財產局申請的韓國專利申請案第10-2023-0048285號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。

本揭露是關於一種用於保護電路不受靜電放電影響的裝置，且更特定言之，是關於一種使用矽控整流器的靜電放電保護裝置。

靜電放電（electrostatic discharge；ESD）可引起故障或甚至損壞積體電路。因此，積體電路可包含用於ESD保護的組件，且用於ESD保護的組件可保護內部電路不受自積體電路外部產生的ESD的影響。歸因於半導體製程的開發，包含於積體電路中的元件的大小可減小，且包含於積體電路中的元件的操作電壓可減小以減少功率消耗，且為了較高效能，輸入及輸出至積體電路的信號的頻率可增加。因此，可能需要用於ESD保護的組件以滿足各種需求。

實施例提供一種使用矽控整流器來滿足各種需求的提供靜電放電保護的裝置。

根據實例實施例的態樣，一種裝置包含：第一箝位電路，電連接於第一節點與第二節點之間；及第二箝位電路，電連接於第二節點與第三節點之間，其中第一箝位電路包含：第一矽控整流器（silicon controlled rectifier；SCR），包含電連接至第一節點的第一導電型的第一區、第二導電型的第二區、第一導電型的第三區以及電連接至第二節點的第二導電型的第四區；及第一閘極電極，位於通道區上方，其中通道區包含第一區與第四區之間的第二區及第三區的接面。

根據實例實施例的態樣，一種裝置包含：第一箝位電路，電連接於第一節點與第二節點之間；及第二箝位電路，電連接於第二節點與第三節點之間，其中第一箝位電路包含：第一矽控整流器（SCR），包含電連接至第一節點的第一導電型的第一區、第二導電型的第二區、第一導電型的第三區以及電連接至第二節點的第二導電型的第四區；及第一閘極電極，經組態以根據第二區與第三區之間的通道區中的所施加電壓而在第二區及第三區中的一者中形成通道。

根據實例實施例的態樣，一種裝置包含：第一井，具有第一導電類型；第二井，經組態以與第一井形成第一接面且具有第二導電型；第一區，位於第一井中且具有第二導電型；第二區，位於第二井中且具有第一導電型；以及閘極電極，位於包含第一區與第二區之間的第一接面的通道區上方。

圖1為示出根據實施例的裝置10的方塊圖。在一些實施例中，裝置10可包含藉由半導體製程製造的積體電路。舉例而言，裝置10可為晶片或晶粒，或可為包含至少一個晶片或晶粒的半導體封裝。在圖1中所繪示，裝置10可包含輸入/輸出（input/output；IO）墊11、第一IO箝位12、第二IO箝位13、電阻器R、緩衝器14、內部電路15以及電力箝位16。本文中，箝位可稱為箝位電路。

IO墊11可暴露於裝置10的外部，且經由IO墊11接收到的信號可穿過電阻器R及緩衝器14且提供至內部電路15。在圖1中所繪示，IO墊11可連接至第一IO箝位12及第二IO箝位13。本文中，當兩個或大於兩個組件電連接時，所述兩個或大於兩個組件可簡單地稱為經連接。舉例而言，當兩個組件經由電阻器（例如，寄生電阻器）連接時，所述兩個組件可稱為經電連接。此外，當兩個或大於兩個組件直接連接時，所述兩個或大於兩個組件可稱為經耦接。在圖1中所繪示，IO墊11可連接至第二節點N2。

當靜電放電出現在IO墊11中時，第一IO箝位12可在IO墊11與第一節點N1之間形成低阻抗放電路徑。類似地，當靜電放電出現在IO墊11中時，第二IO箝位13可在IO墊11與第三節點N3之間形成低阻抗放電路徑。此外，當靜電放電出現在第一節點N1與第二節點N2之間時，電力箝位16可在第一節點N1與第二節點N2之間形成低阻抗放電路徑。因此，可藉由第一IO箝位12、第二IO箝位13以及電力箝位16來保護內部電路15不受靜電放電影響。在下文中，假定將正供應電壓VDD施加至第一節點N1且將負供應電壓VSS施加至第三節點N3，但實施例不限於此。在一些實施例中，可將負供應電壓VSS施加至第一節點N1，且可將正供應電壓VDD施加至第二節點N2。

歸因於半導體製程的發展，包含於內部電路15中的元件的大小可減小，且閘極氧化物的接面深度及厚度可減小。另外，為了低功率消耗及高操作速度，內部電路15的操作電壓（亦即，正供應電壓VDD與負供應電壓VSS之間的電壓差）可減小，且通過IO墊11的信號IO的頻率可增加。因此，可能需要第一IO箝位12、第二IO箝位13以及電力箝位16滿足更嚴格的要求，諸如高電流驅動能力、低啟動電壓、低洩漏電流、低電容以及類似者。

在圖1中所繪示，第一IO箝位12及第二IO箝位13中的各者可包含矽控整流器（SCR）。在下文參考圖2所描述，SCR可基於雙重注入而具有高電流密度，且可提供每單位面積高的靜電放電效能、減小的面積以及電容。然而，在下文參考圖3所描述，作為突返元件，SCR可歸因於井之間的高擊穿電壓而具有極高的啟動電壓，且因此，具有低操作電壓的內部電路15可藉由靜電放電而損壞。

在下文參考圖式所描述，第一IO箝位12及/或第二IO箝位13可包含在靜電放電出現時產生觸發電流的結構，且觸發電流可使得SCR形成低阻抗路徑。因此，可安全地保護具有低操作電壓的內部電路15的元件不受靜電放電影響，且可防止裝置10發生故障。另外，由產生觸發電流的結構引起的額外面積可減至最小，且因此裝置10的效率可增加。

圖2為繪示根據實施例的SCR 20的橫截面圖，且圖3為繪示根據實施例的SCR 20的特性的曲線圖。舉例而言，圖2的橫截面圖繪示SCR 20的沿著由X軸及Z軸組成的平面切割的橫截面及等效電路，且圖3的曲線圖繪示SCR 20的突返曲線。

本文中，X軸方向及Y軸方向可分別稱為第一水平方向及第二水平方向，且Z軸方向可稱為豎直方向。由X軸及Y軸組成的平面可稱為水平面，且相對於其他組件在+Z方向上安置的組件可稱為在其他組件上方，且相對於其他組件在-Z方向上安置的組件可稱為在另一組件下方。另外，組件的面積可指組件在平行於水平面的平面中所佔據的大小，且組件的寬度可指組件在與組件所延伸的方向正交的方向上的長度。在+Z方向上暴露的表面可稱為頂部表面，在-Z方向上暴露的表面可稱為底部表面，且在±X方向或±Y方向上暴露的表面可稱為側表面。由導電材料製成的圖案可稱為導電圖案或簡稱為圖案。

參考圖2，SCR 20可包含PNP雙極電晶體Qp及NPN雙極電晶體Qn，且PNP雙極電晶體Qp及NPN雙極電晶體Qn的基極及集極可彼此交叉耦接。PNP雙極電晶體Qp的發射極可稱為SCR 20的陽極，彼此連接的PNP雙極電晶體Qp的集極及NPN雙極電晶體Qn的基極可稱為SCR 20的閘極，且NPN雙極電晶體Qn的發射極可稱為SCR 20的陰極。連接於陽極與PNP雙極電晶體Qp的基極（或NPN雙極電晶體Qn的集極）之間的電阻器Ra可包含n井NW電阻器。另外，連接於陰極與NPN雙極電晶體Qn的基極（或PNP雙極電晶體Qp的集極）之間的電阻器Rp可包含p井PW電阻器。

在圖2中所繪示，SCR 20可由井及安置於井中的摻雜區構成，所述井及摻雜區各自具有其自身的導電型（例如，p型或n型）。舉例而言，n井NW及p井PW可安置於p型基底SUB中。第一n+區n1及第一p+區p1可安置於n井NW中，且第二n+區n2及第二p+區p2可安置於p井PW中。本文中，n+區的n型摻雜劑濃度可高於n井的n型摻雜劑濃度，且p+區的p型摻雜劑濃度可高於p井的p型摻雜劑濃度。另外，在下文參考圖8A及類似者所描述，可將n井及p井置放於深n井中，且深n井的n型摻雜劑濃度可類似於或低於n井的n型摻雜劑濃度且低於n+區的n型摻雜劑濃度。

第一觸點C1及第二觸點C2可分別安置於第一n+區n1及第一p+區p1上，且第一觸點C1及第二觸點C2可藉由第一導電圖案M11彼此連接。第三觸點C3及第四觸點C4可分別安置於第二n+區n2及第二p+區p2上，且第三觸點C3及第四觸點C4可藉由第二導電圖案M12彼此連接。因此，PNP雙極電晶體Qp可由第一p+區p1（亦即，發射極）、n井NW（亦即，基極）以及p井PW（亦即，集極）形成，且NPN雙極電晶體Qn可由第二n+區n2（亦即，發射極）、p井PW（亦即，基極）以及n井NW（亦即，集極）形成。在一些實施例中，可省略第一n+區n1及/或第二p+區p2，且因此可省略電阻Ra及/或電阻Rp。在一些實施例中，通孔可置放於觸點與導電圖案之間。

參考圖3，SCR 20可具有對應於突返曲線的特性。舉例而言，隨著陽極與陰極之間的電壓增加，n井NW與p井PW之間的擊穿可在第一點31處出現。在第二點32處，歸因於電壓達到觸發電壓Vt，可分別接通PNP雙極電晶體Qp及NPN雙極電晶體Qn，且因此，電壓可減小且電流可增加。在第三點33處，電壓可達到雙極保持電壓Vh，且靜電放電電流可在鎖存模式下流動。

歸因於n井NW與p井PW之間的高擊穿電壓（亦即，第一點31處的電壓），觸發電壓Vt可達到例如約18伏特至約20伏特，且可能不適合於保護具有諸如3伏特或1.5伏特的低操作電壓的內部電路的元件。另外，雙極保持電壓Vh可視順向壓降而定，且若雙極保持電壓Vh小於內部電路的操作電壓與容限的總和，則在靜電放電出現之後，PNP雙極電晶體Qp及NPN雙極電晶體Qn可能不會斷開，且可能出現信號失真、裝置劣化及/或損壞。在下文參考圖式所描述，觸發電路可降低SCR 20處的觸發電壓Vt同時增加雙極保持電壓Vh。

圖4為示出根據實施例的裝置的佈局的圖。舉例而言，圖4為佈局40的平面圖及橫截面圖，所述佈局包含分別包含於圖1的第一IO箝位12及第二IO箝位13中的第一SCR 41及第二SCR 42。為方便說明起見，省略用於將p+區、n+區以及閘極互連的觸點及導電圖案。

參考圖4，第一n井NW1、第一p井PW1、第二n井NW2以及第二p井PW2可安置於基底SUB中。第一p+區p1可在基底SUB上包圍第一SCR 41及第二SCR 42。第一p+區p1可連接至第三節點N3，亦即，第二SCR 42的陰極。

第一n+區n1、第二p+區p2、第二n+區n2以及第三p+區p3可連同第一n井NW1及第一p井PW1一起構成第一SCR 41。第一n+區n1及第二p+區p2可連接至第一節點N1，且第二n+區n2及第三p+區p3可連接至第二節點N2。第一閘極電極G1可安置於第二p+區p2與第二n+區n2之間的第一通道區CH1上方，且第一閘極電極G1可安置於第一n井NW1及第一p井PW1的接面上方。因此，當將高電壓施加至第一閘極電極G1時，通道可形成於第一p井PW1的第一通道區CH1中，且可形成第一n井NW1及第二n+區n2充當源極及汲極的n型場效電晶體（n-type field effect transistor；NFET）。另一方面，當將低電壓施加至第一閘極電極G1時，通道可形成於第一n井NW1的第一通道區CH1中，且可形成第二p+區p2及第二n+區n2充當源極及汲極的p型場效電晶體（p-type field effect transistor；PFET）。因此，當將由靜電放電引起的電壓施加至第一閘極電極G1時，可歸因於形成於第一通道區CH1中的通道而產生觸發電流，且可驅動第一SCR 41。在一些實施例中，絕緣膜（例如，介電膜）可安置於第一閘極電極G1與第一通道區CH1之間。

第三n+區n3、第四p+區p4、第四n+區n4以及第五p+區p5可連同第二n井NW2及第二p井PW2一起構成第二SCR 42。第三n+區n3及第四p+區p4可連接至第二節點N2，且第四n+區n4及第五p+區p5可連接至第三節點N3。第二閘極電極G2可安置於第四p+區p4與第四n+區n4之間的第二通道區CH2上方，且第二閘極電極G2可安置於第二n井NW2及第二p井PW2的接面上方。因此，當將高電壓施加至第二閘極電極G2時，通道可形成於第二p井PW2的第二通道區CH2中，且可形成第二n井NW2及第四n+區n4充當源極及汲極的NFET。另一方面，當將低電壓施加至第二閘極電極G2時，通道可形成於第二n井NW2的第二通道區CH2中，且可形成第四p+區p4及第四n+區n4充當源極及汲極的PFET。因此，當將由靜電放電引起的電壓施加至第二閘極電極G2時，歸因於形成於第二通道區CH2中的通道，可產生觸發電流，且可驅動第二SCR 42。在一些實施例中，絕緣膜（例如，介電膜）可安置於第二閘極電極G2與第二通道區CH2之間。

在圖4中所繪示，第一閘極電極G1可不使第一SCR 41的面積增加，且第二閘極電極G2亦可不使第二SCR 42的面積增加。因此，由產生觸發電流的結構引起的額外面積可減至最小。在下文中，參考圖式描述用於產生施加至閘極電極的電壓的結構的實例。

圖5A及圖5B為示出根據實施例的裝置的實例的電路圖。舉例而言，圖5A的電路圖繪示包含第一IO箝位51a及第二IO箝位52a的裝置50a的等效電路，且圖5B的電路圖繪示包含第一IO箝位51b及第二IO箝位52b的裝置50b的等效電路。圖6A提供對應於圖5A的等效電路的例示性半導體幾何結構。圖6B提供對應於圖5B的等效電路的例示性半導體幾何結構。

參考圖5A，裝置50a可包含第一IO箝位51a、第二IO箝位52a、第一電阻器R51、第二電阻器R52、第一電容器C51以及第二電容器C52。第一IO箝位51a可包含構成第一SCR的第一PNP雙極電晶體Qp1、第一NPN雙極電晶體Qn1以及電阻器Ra1及電阻器Rp1。此外，第一IO箝位51a可包含第一二極體D1，且第一二極體D1可由n井及p井的接面形成。類似地，第二IO箝位52a可包含構成第二SCR的第二PNP雙極電晶體Qp2、第二NPN雙極電晶體Qn2以及電阻器Ra2及Rp2。另外，第二IO箝位52a可包含第二二極體D2，且第二二極體D2可由n井及p井的接面形成。

第一IO箝位51a可包含第一電晶體Mp1，且在上文參考圖4所描述，第一電晶體Mp1可由安置於通道區上方的閘極電極形成。在圖5A中所繪示，第一電阻器R51可連接於第一節點N1與第一電晶體Mp1的閘極電極之間，且第一電容器C51可連接於第一電晶體Mp1的閘極電極與第二節點N2之間。當在第一節點N1與第二節點N2之間產生正靜電放電電壓時，第一電容器C51及第一電阻器R51可充當高通濾波器HPF，且因此，第一電晶體Mp1可像接通的PFET一樣操作。舉例而言，第一電晶體Mp1的源極可由第一電容器C51下拉。因此，觸發電流可藉由依序穿過第一電晶體Mp1及第一NPN雙極電晶體Qn1而自第一節點N1流向第二節點N2，且接著，靜電放電電流可流動通過第一PNP雙極電晶體Qp1及第一NPN雙極電晶體Qn1。當在第一節點N1與第二節點N2之間產生負靜電放電電壓時，靜電放電電流可經由第一二極體D1自第二節點N2流向第一節點N1。

第二IO箝位52a可包含第二電晶體Mn2，且在上文參考圖4所描述，第二電晶體Mn2可由安置於通道區上方的閘極電極形成。在圖5A中所繪示，第二電阻器R52可連接於第三節點N3與第二電晶體Mn2的閘極電極之間，且第二電容器C52可連接於第二電晶體Mn2的閘極電極與第二節點N2之間。當在第二節點N2與第三節點N3之間產生正靜電放電電壓時，第二電容器C52及第二電阻器R52可充當高通濾波器HPF，且因此，第二電晶體Mn2可像接通的NFET一樣操作。因此，觸發電流可藉由依序穿過第二PNP雙極電晶體Qp2及第二電晶體Mn2而自第二節點N2流向第三節點N3，且接著，靜電放電電流可流動通過第二PNP雙極電晶體Qp2及第二NPN雙極電晶體Qn2。當在第二節點N2與第三節點N3之間產生負靜電放電電壓時，靜電放電電流可經由第二二極體D2自第三節點N3流向第二節點N2。

當在第一節點N1與第三節點N3之間產生靜電放電電壓時，靜電放電電流可藉由SCR、第一二極體D1以及第二二極體D2的組合藉由觸發電流而流動。舉例而言，當在第一節點N1與第三節點N3之間產生正靜電放電電壓時，觸發電流可在上文所描述的第一IO箝位51a及第二IO箝位52a中流動。此外，當在第一節點N1與第三節點N3之間產生負靜電放電電壓時，靜電放電電流可流動通過第二二極體D2及第一二極體D1。

參考圖5B，裝置50b可包含第一IO箝位51b、第二IO箝位52b、第一電阻器R51、第二電阻器R52、第一電容器C51以及第二電容器C52。第一IO箝位51b可包含構成第一SCR的第一PNP雙極電晶體Qp1、第一NPN雙極電晶體Qn1以及電阻器Ra1及電阻器Rp1。此外，第一IO箝位51b可包含第一二極體D1，且第一二極體D1可由n井及p井的接面形成。類似地，第二IO箝位52b可包含構成第二SCR的第二PNP雙極電晶體Qp2、第二NPN雙極電晶體Qn2以及電阻器Ra2及Rp2。另外，第二IO箝位52b可包含第二二極體D2，且第二二極體D2可由n井及p井的接面形成。

第一IO箝位51b可包含第一電晶體Mn1，且在上文參考圖4所描述，第一電晶體Mn1可由安置於通道區上方的閘極電極形成。在圖5B中所繪示，第一電容器C51可連接於第一節點N1與第一電晶體Mn1的閘極電極之間，且第一電阻器R51可連接於第一電晶體Mn1的閘極電極與第二節點N2之間。當在第一節點N1與第二節點N2之間產生正靜電放電電壓時，第一電容器C51及第一電阻器R51可充當高通濾波器HPF，且因此，第一電晶體Mn1可像接通的NFET一樣操作。因此，觸發電流可藉由依序穿過第一PNP雙極電晶體Qp1及第一電晶體Mn1而自第一節點N1流向第二節點N2，且接著，靜電放電電流可流動通過第一PNP雙極電晶體Qp1及第一NPN雙極電晶體Qn1。當在第一節點N1與第二節點N2之間產生負靜電放電電壓時，靜電放電電流可經由第一二極體D1自第二節點N2流向第一節點N1。

第二IO箝位52b可包含第二電晶體Mp2，且在上文參考圖4所描述，第二電晶體Mp2可由安置於通道區上方的閘極電極形成。在圖5B中所繪示，第二電容器C52可連接於第三節點N3與第二電晶體Mp2的閘極電極之間，且第二電阻器R52可連接於第二電晶體Mp2的閘極電極與第二節點N2之間。當在第二節點N2與第三節點N3之間產生正靜電放電電壓時，第二電容器C52及第二電阻器R52可充當高通濾波器HPF，且因此，第二電晶體Mp2可像接通的PFET一樣操作。因此，觸發電流可藉由依序穿過第二電晶體Mp2及第二NPN雙極電晶體Qn2而自第二節點N2流向第三節點N3，且接著，靜電放電電流可流動通過第二PNP雙極電晶體Qp2及第二NPN雙極電晶體Qn2。當在第二節點N2與第三節點N3之間產生負靜電放電電壓時，靜電放電電流可經由第二二極體D2自第三節點N3流向第二節點N2。

當在第一節點N1與第三節點N3之間產生靜電放電電壓時，靜電放電電流可藉由SCR、第一二極體D1以及第二二極體D2的組合藉由觸發電流而流動。舉例而言，當在第一節點N1與第三節點N3之間產生正靜電放電電壓時，觸發電流可在上文所描述的第一IO箝位51b及第二IO箝位52b中流動。此外，當在第一節點N1與第三節點N3之間產生負靜電放電電壓時，靜電放電電流可流動通過第二二極體D2及第一二極體D1。

圖6A及圖6B為示出根據實施例的裝置的佈局的圖。舉例而言，圖6A繪示圖5A的裝置50a的佈局60a的俯視圖及橫截面圖，且圖6B繪示圖5B的裝置50b的佈局60b的俯視圖及橫截面圖。為方便說明起見，電阻器及電容器各自以符號的形式繪示。在圖6A及圖6B的以下描述中，將省略與圖4的描述相同的描述。

參考圖6A，第一n井NW1、第一p井PW1、第二n井NW2以及第二p井PW2可安置於基底SUB中。第一p+區p1可在基底SUB上包圍第一SCR 61及第二SCR 62。第一p+區p1可連接至第三節點N3，亦即，第二SCR 62的陰極。第一閘極電極G1可對應於圖5A的第一電晶體Mp1的閘極電極，且第二閘極電極G2可對應於圖5A的第二電晶體Mn2的閘極電極。在實施例中，第一n井NW1可為基底SUB中的第一井，第一p井PW1可為基底SUB中的第二井，第二p+區p2可為第一井的第一表面處的第一擴散區，且第二n+區n2可為第二井的第二表面處的第二擴散區。

第一電阻器R61可連接於第一節點N1與第一閘極電極G1之間，第一n+區n1及第二p+區p2連接至所述第一節點。另外，第一電容器C61可連接於第二節點N2與第一閘極電極G1之間，第二n+區n2、第三p+區p3、第三n+區n3以及第四p+區p4連接至所述第二節點。第二電阻器R62可連接於第三節點N3與第二閘極電極G2之間，第一p+區p1、第四n+區n4以及第五p+區p5連接至所述第三節點。此外，第二電容器C62可連接於第二節點N2與第二閘極電極G2之間。

參考圖6B，第一n井NW1、第一p井PW1、第二n井NW2以及第二p井PW2可安置於基底SUB中。第一p+區p1可在基底SUB上包圍第一SCR 61及第二SCR 62。第一p+區p1可連接至第三節點N3，亦即，第二SCR 62的陰極。第一閘極電極G1可對應於圖5B的第一電晶體Mn1的閘極電極，且第二閘極電極G2可對應於圖5B的第二電晶體Mp2的閘極電極。

第一電容器C61可連接於第一節點N1與第一閘極電極G1之間，第一n+區n1及第二p+區p2連接至所述第一節點。另外，第一電阻器R61可連接於第二節點N2與第一閘極電極G1之間，第二n+區n2、第三p+區p3、第三n+區n3以及第四p+區p4連接至所述第二節點。第二電容器C62可連接於第三節點N3與第二閘極電極G2之間，第一p+區p1、第四n+區n4以及第五p+區p5連接至所述第三節點。此外，第二電阻器R62可連接於第二節點N2與第二閘極電極G2之間。

圖7A及圖7B為示出根據實施例的裝置的實例的電路圖。舉例而言，圖7A的電路圖繪示包含第一IO箝位71a及第二IO箝位72a的裝置70a的等效電路，且圖7B的電路圖繪示包含第一IO箝位71b及第二IO箝位72b的裝置70b的等效電路。在下文中，參考圖式，省略與上文給出的描述相同的圖7A及圖7B的描述。圖8A提供對應於圖7A的等效電路的例示性半導體幾何結構。圖8B提供對應於圖7B的等效電路的例示性半導體幾何結構。

參考圖7A，第一IO箝位71a可包含第一電晶體Mn1，且在上文參考圖4所描述，第一電晶體Mn1可由安置於通道區上方的閘極電極形成。在圖7A中所繪示，第一電阻器R71可連接於第一節點N1與第一電晶體Mn1的閘極電極之間，且第一電容器C71可連接於第一電晶體Mn1的閘極電極與第二節點N2之間。當在第一節點N1與第二節點N2之間產生負靜電放電電壓時，第一電容器C71及第一電阻器R71可充當高通濾波器HPF，且因此，第一電晶體Mn1可像接通的NFET一樣操作。因此，觸發電流可藉由依序穿過第一PNP雙極電晶體Qp1及第一電晶體Mn1而自第二節點N2流向第一節點N1，且接著靜電放電電流可流動通過第一NPN雙極電晶體Qn1及第一PNP雙極電晶體Qp1。當在第一節點N1與第二節點N2之間產生正靜電放電電壓時，靜電放電電流可經由第一二極體D1自第一節點N1流向第二節點N2。

第二IO箝位72a可包含第二電晶體Mn2，且在上文參考圖4所描述，第二電晶體Mn2可由安置於通道區上方的閘極電極形成。在圖7A中所繪示，第二電阻器R72可連接於第三節點N3與第二電晶體Mn2的閘極電極之間，且第二電容器C72可連接於第二電晶體Mn2的閘極電極與第二節點N2之間。當在第二節點N2與第三節點N3之間產生正靜電放電電壓時，第二電容器C72及第二電阻器R72可充當高通濾波器HPF，且因此，第二電晶體Mn2可像接通的NFET一樣操作。因此，觸發電流可藉由依序穿過第二PNP雙極電晶體Qp2及第二電晶體Mn2而自第二節點N2流向第三節點N3，且接著，靜電放電電流可流動通過第二PNP雙極電晶體Qp2及第二NPN雙極電晶體Qn2。當在第二節點N2與第三節點N3之間產生負靜電放電電壓時，靜電放電電流可經由第二二極體D2自第三節點N3流向第二節點N2。

參考圖7B，第一IO箝位71b可包含第一電晶體Mp1，且在上文參考圖4所描述，第一電晶體Mp1可由安置於通道區上方的閘極電極形成。在圖7B中所繪示，第一電容器C71可連接於第一節點N1與第一電晶體Mp1的閘極電極之間，且第一電阻器R71可連接於第一電晶體Mp1的閘極電極與第二節點N2之間。當在第一節點N1與第二節點N2之間產生負靜電放電電壓時，第一電容器C71及第一電阻器R71可充當高通濾波器HPF，且因此，第一電晶體Mp1可像接通的PFET一樣操作。因此，觸發電流可藉由依序穿過第一電晶體Mp1及第一NPN雙極電晶體Qn1而自第二節點N2流向第一節點N1，且接著，靜電放電電流可流動通過第一PNP雙極電晶體Qp1及第一NPN雙極電晶體Qn1。當在第一節點N1與第二節點N2之間產生正靜電放電電壓時，靜電放電電流可經由第一二極體D1自第一節點N1流向第二節點N2。

第二IO箝位72b可包含第二電晶體Mp2，且在上文參考圖4所描述，第二電晶體Mp2可由安置於通道區上方的閘極電極形成。在圖7B中所繪示，第二電容器C72可連接於第三節點N3與第二電晶體Mp2的閘極電極之間，且第二電阻器R72可連接於第二電晶體Mp2的閘極電極與第二節點N2之間。當在第二節點N2與第三節點N3之間產生正靜電放電電壓時，第二電容器C72及第二電阻器R72可充當高通濾波器HPF，且因此，第二電晶體Mp2可像接通的PFET一樣操作。因此，觸發電流可藉由依序穿過第二電晶體Mp2及第二NPN雙極電晶體Qn2而自第二節點N2流向第三節點N3，且接著，靜電放電電流可流動通過第二PNP雙極電晶體Qp2及第二NPN雙極電晶體Qn2。當在第二節點N2與第三節點N3之間產生負靜電放電電壓時，靜電放電電流可經由第二二極體D2自第三節點N3流向第二節點N2。

圖8A及圖8B為示出根據實施例的裝置的佈局的圖。舉例而言，圖8A繪示圖7A的裝置70a的佈局80a的俯視圖及橫截面圖，且圖8B繪示圖7B的裝置70b的佈局80b的俯視圖及橫截面圖。為方便說明起見，電阻器及電容器各自以符號的形式繪示。在圖8A及圖8B的以下描述中，將省略與圖4的描述相同的描述。

參考圖8A，深n井DNW、第二n井NW2以及第二p井PW2可安置於基底SUB中，且第一p井PW1及第一n井NW1可安置於深n井DNW中。第一p+區p1可在基底SUB上包圍第一SCR 81（或深n井DNW）及第二SCR 82。第一p+區p1可連接至第三節點N3，亦即，第二SCR 82的陰極。第一閘極電極G1可對應於圖7A的第一電晶體Mn1的閘極電極，且第二閘極電極G2可對應於圖7A的第二電晶體Mn2的閘極電極。在實施例中，第一p井PW1可為基底SUB中的深n井DNW中的第一井，第一n井NW1可為深n井DNW中的第二井，第一n+區n1可為第一井的第一表面處的第一擴散區，且第三p+區p3可為第二井的第二表面處的第二擴散區。

第一電阻器R81可連接於第一節點N1與第一閘極電極G1之間，第二p+區p2及第一n+區n1連接至所述第一節點。另外，第一電容器C81可連接於第二節點N2與第一閘極電極G1之間，第三p+區p3、第二n+區n2、第三n+區n3以及第四p+區p4連接至所述第二節點。第二電阻器R82連接於第三節點N3與第二閘極電極G2之間，第一p+區p1、第四n+區n4以及第五p+區p5連接至所述第三節點。此外，第二電容器C82可連接於第二節點N2與第二閘極電極G2之間。

參考圖8B，深n井DNW、第二n井NW2以及第二p井PW2可安置於基底SUB中，且第一n井NW1及第一p井PW1可安置於深n井DNW中。第一p+區p1可在基底SUB上包圍第一SCR 81（或深n井DNW）及第二SCR 82。第一p+區p1可連接至第三節點N3，亦即，第二SCR 82的陰極。第一閘極電極G1可對應於圖7B的第一電晶體Mp1的閘極電極，且第二閘極電極G2可對應於圖7B的第二電晶體Mp2的閘極電極。

第一電容器C81可連接於第一節點N1與第一閘極電極G1之間，第二p+區p2及第一n+區n1連接至所述第一節點。另外，第一電阻器R81可連接於第二節點N2與第一閘極電極G1之間，第二n+區n2、第三p+區p3、第三n+區n3以及第四p+區p4連接至所述第二節點。第二電容器C82可連接於第三節點N3與第二閘極電極G2之間，第一p+區p1、第四n+區n4以及第五p+區p5連接至所述第三節點。此外，第二電阻器R82可連接於第二節點N2與第二閘極電極G2之間。

圖9A及圖9B為示出根據實施例的裝置的實例的電路圖。舉例而言，圖9A的電路圖繪示包含第一IO箝位91a及第二IO箝位92a的裝置90a的等效電路，且圖9B的電路圖繪示包含第一IO箝位91b及第二IO箝位92b的裝置90b的等效電路。在下文中，參考圖式，省略與上文給出的描述相同的圖9A及圖9B的描述。圖10A提供對應於圖9A的等效電路的例示性半導體幾何結構。圖10B提供對應於圖9B的等效電路的例示性半導體幾何結構。

參考圖9A，第一IO箝位91a可包含第一電晶體Mp1，且在上文參考圖4所描述，第一電晶體Mp1可由安置於通道區上方的閘極電極形成。在圖9A中所繪示，第一電阻器R91可連接於第一節點N1與第一電晶體Mp1的閘極電極之間，且電容器C90可連接於第一電晶體Mp1的閘極電極與下文所描述的第二電晶體Mn2的閘極電極之間。當在第一節點N1與第二節點N2之間產生正靜電放電電壓時，第一電晶體Mp1可像接通的PFET一樣操作。因此，觸發電流可藉由依序穿過第一電晶體Mp1及第一NPN雙極電晶體Qn1而自第一節點N1流向第二節點N2，且接著，靜電放電電流可流動通過第一PNP雙極電晶體Qp1及第一NPN雙極電晶體Qn1。當在第一節點N1與第二節點N2之間產生負靜電放電電壓時，靜電放電電流可經由第一二極體D1自第二節點N2流向第一節點N1。

第二IO箝位92a可包含第二電晶體Mn2，且在上文參考圖4所描述，第二電晶體Mn2可由安置於通道區上方的閘極電極形成。在圖9A中所繪示，第二電阻器R92可連接於第三節點N3與第二電晶體Mn2的閘極電極之間，且電容器C90可連接於第二電晶體Mn2的閘極電極與第一電晶體Mp1的閘極電極之間。當在第二節點N2與第三節點N3之間產生正靜電放電電壓時，第二電晶體Mn2可像接通的NFET一樣操作。因此，觸發電流可藉由依序穿過第二PNP雙極電晶體Qp2及第二電晶體Mn2而自第二節點N2流向第三節點N3，且接著，靜電放電電流可流動通過第二PNP雙極電晶體Qp2及第二NPN雙極電晶體Qn2。當在第二節點N2與第三節點N3之間產生負靜電放電電壓時，靜電放電電流可經由第二二極體D2自第三節點N3流向第二節點N2。

參考圖9B，第一IO箝位91b可包含第一電晶體Mn1，且在上文參考圖4所描述，第一電晶體Mn1可由安置於通道區上方的閘極電極形成。在圖9B中所繪示，第一電容器C91可連接於第一節點N1與第一電晶體Mn1的閘極電極之間，且電阻器R90可連接於第一電晶體Mn1的閘極電極與下文所描述的第二電晶體Mp2的閘極電極之間。當在第一節點N1與第二節點N2之間產生正靜電放電電壓時，第一電容器C91及電阻器R90可充當高通濾波器HPF，且因此，第一電晶體Mn1可像接通的NFET一樣操作。因此，觸發電流可藉由依序穿過第一PNP雙極電晶體Qp1及第一電晶體Mn1而自第一節點N1流向第二節點N2，且接著，靜電放電電流可流動通過第一PNP雙極電晶體Qp1及第一NPN雙極電晶體Qn1。當在第一節點N1與第二節點N2之間產生負靜電放電電壓時，靜電放電電流可經由第一二極體D1自第二節點N2流向第一節點N1。

第二IO箝位92b可包含第二電晶體Mp2，且在上文參考圖4所描述，第二電晶體Mp2可由安置於通道區上方的閘極電極形成。在圖9B中所繪示，第二電容器C92可連接於第三節點N3與第二電晶體Mp2的閘極電極之間，且電阻器R90可連接於第二電晶體Mp2的閘極電極與第一電晶體Mn1的閘極電極之間。當在第二節點N2與第三節點N3之間產生正靜電放電電壓時，第二電容器C92及電阻器R90可充當高通濾波器HPF，且因此，第二電晶體Mp2可像接通的PFET一樣操作。因此，觸發電流可藉由依序穿過第二電晶體Mp2及第二NPN雙極電晶體Qn2而自第二節點N2流向第三節點N3，且接著，靜電放電電流可流動通過第二PNP雙極電晶體Qp2及第二NPN雙極電晶體Qn2。當在第二節點N2與第三節點N3之間產生負靜電放電電壓時，靜電放電電流可經由第二二極體D2自第三節點N3流向第二節點N2。

圖10A及圖10B為示出根據實施例的裝置的佈局的圖。舉例而言，圖10A繪示圖9A的裝置90a的佈局100a的俯視圖及橫截面圖，且圖10B繪示圖9B的裝置90b的佈局100b的俯視圖及橫截面圖。為方便說明起見，電阻器及電容器各自以符號的形式繪示。在圖10A及圖10B的以下描述中，將省略與圖4的描述相同的描述。

參考圖10A，第一n井NW1、第一p井PW1、第二n井NW2以及第二p井PW2可安置於基底SUB中。第一p+區p1可在基底SUB上包圍第一SCR 101及第二SCR 102。第一p+區p1可連接至第三節點N3，亦即，第二SCR 102的陰極。第一閘極電極G1可對應於圖9A的第一電晶體Mp1的閘極電極，且第二閘極電極G2可對應於圖9A的第二電晶體Mn2的閘極電極。

第一電阻器R101可連接於第一節點N1與第一閘極電極G1之間，第一n+區n1及第二p+區p2連接至所述第一節點。第二電阻器R102連接於第三節點N3與第二閘極電極G2之間，第一p+區p1、第四n+區n4以及第五p+區p5連接至所述第三節點。此外，電容器C100可連接於第一閘極電極G1與第二閘極電極G2之間。第二n+區n2、第三p+區p3、第三n+區n3以及第四p+區p4可連接至第二節點N2。

參考圖10B，第一n井NW1、第一p井PW1、第二n井NW2以及第二p井PW2可安置於基底SUB中。第一p+區p1可在基底SUB上包圍第一SCR 101及第二SCR 102。第一p+區p1可連接至第三節點N3，亦即，第二SCR 102的陰極。第一閘極電極G1可對應於圖9B的第一電晶體Mn1的閘極電極，且第二閘極電極G2可對應於圖9B的第二電晶體Mp2的閘極電極。

第一電容器C101可連接於第一節點N1與第一閘極電極G1之間，第一n+區n1及第二p+區p2連接至所述第一節點。第二電容器C102可連接於第三節點N3與第二閘極電極G2之間，第一p+區p1、第四n+區n4以及第五p+區p5連接至所述第三節點。此外，電阻器R100可連接於第一閘極電極G1與第二閘極電極G2之間。第二n+區n2、第三p+區p3、第三n+區n3以及第四p+區p4可連接至第二節點N2。

圖11A及圖11B為示出根據實施例的裝置的實例的電路圖。舉例而言，圖11A的電路圖繪示包含第一IO箝位111a及第二IO箝位112a的裝置110a的等效電路，且圖11B的電路圖繪示包含第一IO箝位111b及第二IO箝位112b的裝置110b的等效電路。在下文中，參考圖式，省略與上文給出的描述相同的圖11A及圖11B的描述。圖12A提供對應於圖11A的等效電路的例示性半導體幾何結構。圖12B提供對應於圖11B的等效電路的例示性半導體幾何結構。第一二極體D1自N1處的陽極至N2處的陰極的位向由深n井DNW提供。

參考圖11A，第一IO箝位111a可包含第一電晶體Mn1，且在上文參考圖4所描述，第一電晶體Mn1可由安置於通道區上方的閘極電極形成。在圖11A中所繪示，第一電阻器R111可連接於第一節點N1與第一電晶體Mn1的閘極電極之間，且電容器C110可連接於第一電晶體Mn1的閘極電極與下文所描述的第二電晶體Mn2的閘極電極之間。當在第一節點N1與第二節點N2之間產生負靜電放電電壓時，第一電晶體Mn1可像接通的NFET一樣操作。因此，觸發電流可藉由依序穿過第一PNP雙極電晶體Qn1及第一電晶體Mn1而自第二節點N2流向第一節點N1，且接著靜電放電電流可流動通過第一PNP雙極電晶體Qp1及第一NPN雙極電晶體Qn1。當在第一節點N1與第二節點N2之間產生正靜電放電電壓時，靜電放電電流可經由第一二極體D1自第一節點N1流向第二節點N2。

第二IO箝位112a可包含第二電晶體Mn2，且在上文參考圖4所描述，第二電晶體Mn2可由安置於通道區上方的閘極電極形成。在圖11A中所繪示，第二電阻器R112可連接於第三節點N3與第二電晶體Mn2的閘極電極之間，且電容器C110可連接於第二電晶體Mn2的閘極電極與第一電晶體Mn1的閘極電極之間。當在第二節點N2與第三節點N3之間產生正靜電放電電壓時，第二電晶體Mn2可像接通的NFET一樣操作。因此，觸發電流可藉由依序穿過第二PNP雙極電晶體Qp2及第二電晶體Mn2而自第二節點N2流向第三節點N3，且接著，靜電放電電流可流動通過第二PNP雙極電晶體Qp2及第二NPN雙極電晶體Qn2。當在第二節點N2與第三節點N3之間產生負靜電放電電壓時，靜電放電電流可經由第二二極體D2自第三節點N3流向第二節點N2。

參考圖11B，第一IO箝位111b可包含第一電晶體Mp1，且在上文參考圖4所描述，第一電晶體Mp1可由安置於通道區上方的閘極電極形成。在圖11B中所繪示，第一電容器C111可連接於第一節點N1與第一電晶體Mp1的閘極電極之間，且電阻器R110可連接於第一電晶體Mp1的閘極電極與下文所描述的第二電晶體Mp2的閘極電極之間。當在第一節點N1與第二節點N2之間產生負靜電放電電壓時，第一電容器C111及電阻器R110可充當高通濾波器HPF，且因此，第一電晶體Mp1可像接通的PFET一樣操作。因此，觸發電流可藉由依序穿過第一電晶體Mp1及第一NPN雙極電晶體Qn1而自第二節點N2流向第一節點N1，且接著，靜電放電電流可流動通過第一PNP雙極電晶體Qp1及第一NPN雙極電晶體Qn1。當在第一節點N1與第二節點N2之間產生正靜電放電電壓時，靜電放電電流可經由第一二極體D1自第一節點N1流向第二節點N2。

第二IO箝位112b可包含第二電晶體Mp2，且在上文參考圖4所描述，第二電晶體Mp2可由安置於通道區上方的閘極電極形成。在圖11B中所繪示，第二電容器C112可連接於第三節點N3與第二電晶體Mp2的閘極電極之間，且電阻器R110可連接於第二電晶體Mp2的閘極電極與第一電晶體Mp1的閘極電極之間。當在第二節點N2與第三節點N3之間產生正靜電放電電壓時，第二電容器C112及電阻器R110可充當高通濾波器HPF，且因此，第二電晶體Mp2可像接通的PFET一樣操作。因此，觸發電流可藉由依序穿過第二電晶體Mp2及第二NPN雙極電晶體Qn2而自第二節點N2流向第三節點N3，且接著，靜電放電電流可流動通過第二PNP雙極電晶體Qp2及第二NPN雙極電晶體Qn2。當在第二節點N2與第三節點N3之間產生負靜電放電電壓時，靜電放電電流可經由第二二極體D2自第三節點N3流向第二節點N2。

圖12A及圖12B為示出根據實施例的裝置的佈局的圖。舉例而言，圖12A繪示圖11A的裝置110a的佈局120a的俯視圖及橫截面圖，且圖12B繪示圖11B的裝置110b的佈局120b的俯視圖及橫截面圖。為方便說明起見，電阻器及電容器各自以符號的形式繪示。在圖12A及圖12B的以下描述中，將省略與圖4的描述相同的描述。

參考圖12A，深n井DNW、第二n井NW2以及第二p井PW2可安置於基底SUB中，且第一p井PW1及第一n井NW1可安置於深n井DNW中。第一p+區p1可在基底SUB上包圍第一SCR 121（或深n井DNW）及第二SCR 122。第一p+區p1可連接至第三節點N3，亦即，第二SCR 122的陰極。第一閘極電極G1可對應於圖11A的第一電晶體Mn1的閘極電極，且第二閘極電極G2可對應於圖11A的第二電晶體Mn2的閘極電極。

第一電阻器R121可連接於第一節點N1與第一閘極電極G1之間，第二p+區p2及第一n+區n1連接至所述第一節點。第二電阻器R122連接於第三節點N3與第二閘極電極G2之間，第一p+區p1、第四n+區n4以及第五p+區p5連接至所述第三節點。此外，電容器C120可連接於第一閘極電極G1與第二閘極電極G2之間。第三p+區p3、第二n+區n2、第三n+區n3以及第四p+區p4可連接至第二節點N2。

參考圖12B，深n井DNW、第二n井NW2以及第二p井PW2可安置於基底SUB中，且第一p井PW1及第一n井NW1可安置於深n井DNW中。第一p+區p1可在基底SUB上包圍第一SCR 121（或深n井DNW）及第二SCR 122。第一p+區p1可連接至第三節點N3，亦即，第二SCR 122的陰極。第一閘極電極G1可對應於圖11B的第一電晶體Mp1的閘極電極，且第二閘極電極G2可對應於圖11B的第二電晶體Mp2的閘極電極。

第一電容器C121可連接於第一節點N1與第一閘極電極G1之間，第二p+區p2及第一n+區n1連接至所述第一節點。第二電容器C122可連接於第三節點N3與第二閘極電極G2之間，第一p+區p1、第四n+區n4以及第五p+區p5連接至所述第三節點。此外，電阻器R120可連接於第一閘極電極G1與第二閘極電極G2之間。第三p+區p3、第二n+區n2、第三n+區n3以及第四p+區p4可連接至第二節點N2。

圖13A及圖13B為示出根據實施例的裝置的實例的電路圖。舉例而言，圖13A的電路圖繪示包含第一IO箝位131a及第二IO箝位132a的裝置130a的等效電路，且圖13B的電路圖繪示包含第一IO箝位131b及第二IO箝位132b的裝置130b的等效電路。在下文中，參考圖式，省略與上文給出的描述相同的圖13A及圖13B的描述。圖14A提供對應於圖13A的等效電路的例示性半導體幾何結構。圖14B提供對應於圖13B的等效電路的例示性半導體幾何結構。

參考圖13A，第一IO箝位131a可包含第一電晶體Mp1，且在上文參考圖4所描述，第一電晶體Mp1可由安置於通道區上方的閘極電極形成。在圖13A中所繪示，第一電阻器R131可連接於第一節點N1與第一電晶體Mp1的閘極電極之間，且第一電容器C131可連接於第一電晶體Mp1的閘極電極與第二節點N2之間。當在第一節點N1與第二節點N2之間產生正靜電放電電壓時，第一電容器C131及第一電阻器R131可充當高通濾波器HPF，且因此，第一電晶體Mp1可像已接通PFET一樣操作。因此，觸發電流可藉由依序穿過第一電晶體Mp1及第一NPN雙極電晶體Qn1而自第一節點N1流向第二節點N2，且接著，靜電放電電流可流動通過第一PNP雙極電晶體Qp1及第一NPN雙極電晶體Qn1。當在第一節點N1與第二節點N2之間產生負靜電放電電壓時，靜電放電電流可經由第一二極體D1自第二節點N2流向第一節點N1。

第二IO箝位132a可包含第二電晶體Mp2，且在上文參考圖4所描述，第二電晶體Mp2可由安置於通道區上方的閘極電極形成。在圖13A中所繪示，第二電容器C132可連接於第三節點N3與第二電晶體Mp2的閘極電極之間，且第二電阻器R132可連接於第二電晶體Mp2的閘極電極與第二節點N2之間。當在第二節點N2與第三節點N3之間產生正靜電放電電壓時，第二電容器C132及第二電阻器R132可充當高通濾波器HPF，且因此，第二電晶體Mp2可像接通的PFET一樣操作。因此，觸發電流可藉由依序穿過第二電晶體Mp2及第二NPN雙極電晶體Qn2而自第二節點N2流向第三節點N3，且接著，靜電放電電流可流動通過第二PNP雙極電晶體Qp2及第二NPN雙極電晶體Qn2。當在第二節點N2與第三節點N3之間產生負靜電放電電壓時，靜電放電電流可經由第二二極體D2自第三節點N3流向第二節點N2。

參考圖13B，第一IO箝位131b可包含第一電晶體Mn1，且在上文參考圖4所描述，第一電晶體Mn1可由安置於通道區上方的閘極電極形成。在圖13B中所繪示，第一電容器C131可連接於第一節點N1與第一電晶體Mn1的閘極電極之間，且第一電阻器R131可連接於第一電晶體Mn1的閘極電極與第二節點N2之間。當在第一節點N1與第二節點N2之間產生正靜電放電電壓時，第一電容器C131及第一電阻器R131可充當高通濾波器HPF，且因此，第一電晶體Mn1可像已接通NFET一樣操作。因此，觸發電流可藉由依序穿過第一PNP雙極電晶體Qp1及第一電晶體Mn1而自第一節點N1流向第二節點N2，且接著，靜電放電電流可流動通過第一PNP雙極電晶體Qp1及第一NPN雙極電晶體Qn1。當在第一節點N1與第二節點N2之間產生負靜電放電電壓時，靜電放電電流可經由第一二極體D1自第二節點N2流向第一節點N1。

第二IO箝位132b可包含第二電晶體Mn2，且在上文參考圖4所描述，第二電晶體Mn2可由安置於通道區上方的閘極電極形成。在圖13B中所繪示，第二電阻器R132可連接於第三節點N3與第二電晶體Mn2的閘極電極之間，且第二電容器C132可連接於第二電晶體Mn2的閘極電極與第二節點N2之間。當在第二節點N2與第三節點N3之間產生正靜電放電電壓時，第二電容器C132及第二電阻器R132可充當高通濾波器HPF，且因此，第二電晶體Mn2可像接通的NFET一樣操作。因此，觸發電流可藉由依序穿過第二PNP雙極電晶體Qp2及第二電晶體Mn2而自第二節點N2流向第三節點N3，且接著，靜電放電電流可流動通過第二PNP雙極電晶體Qp2及第二NPN雙極電晶體Qn2。當在第二節點N2與第三節點N3之間產生負靜電放電電壓時，靜電放電電流可經由第二二極體D2自第三節點N3流向第二節點N2。

圖14A及圖14B為示出根據實施例的裝置的佈局的圖。舉例而言，圖14A繪示圖13A的裝置130a的佈局140a的俯視圖及橫截面圖，且圖14B繪示圖13B的裝置130b的佈局140b的俯視圖及橫截面圖。為方便說明起見，電阻器及電容器各自以符號的形式繪示。在圖14A及圖14B的以下描述中，將省略與圖4的描述相同的描述。圖14A提供對應於圖13A的等效電路的例示性半導體幾何結構。圖14B提供對應於圖13B的等效電路的例示性半導體幾何結構。

參考圖14A，第一n井NW1、第一p井PW1、第二n井NW2以及第二p井PW2可安置於基底SUB中。第一p+區p1可在基底SUB上包圍第一SCR 141及第二SCR 142。第一p+區p1可連接至第三節點N3，亦即，第二SCR 142的陰極。第一閘極電極G1可對應於圖13A的第一電晶體Mp1的閘極電極，且第二閘極電極G2可對應於圖13A的第二電晶體Mp2的閘極電極。

第一電阻器R141可連接於第一節點N1與第一閘極電極G1之間，第一n+區n1及第二p+區p2連接至所述第一節點。另外，第一電容器C141可連接於第二節點N2與第一閘極電極G1之間，第二n+區n2、第三p+區p3、第三n+區n3以及第四p+區p4連接至所述第二節點。第二電容器C142可連接於第三節點N3與第二閘極電極G2之間，第一p+區p1、第四n+區n4以及第五p+區p5連接至所述第三節點。此外，第二電阻器R142可連接於第二節點N2與第二閘極電極G2之間。

參考圖14B，第一n井NW1、第一p井PW1、第二n井NW2以及第二p井PW2可安置於基底SUB中。第一p+區p1可在基底SUB上包圍第一SCR 141及第二SCR 142。第一p+區p1可連接至第三節點N3，亦即，第二SCR 142的陰極。第一閘極電極G1可對應於圖13B的第一電晶體Mn1的閘極電極，且第二閘極電極G2可對應於圖13B的第二電晶體Mn2的閘極電極。

第一電容器C141可連接於第一節點N1與第一閘極電極G1之間，第一n+區n1及第二p+區p2連接至所述第一節點。另外，第一電阻器R141可連接於第二節點N2與第一閘極電極G1之間，第二n+區n2、第三p+區p3、第三n+區n3以及第四p+區p4連接至所述第二節點。第二電阻器R142連接於第三節點N3與第二閘極電極G2之間，第一p+區p1、第四n+區n4以及第五p+區p5連接至所述第三節點。此外，第二電容器C142可連接於第二節點N2與第二閘極電極G2之間。

圖15A及圖15B為示出根據實施例的裝置的實例的電路圖。舉例而言，圖15A的電路圖繪示包含第一IO箝位151a及第二IO箝位152a的裝置150a的等效電路，且圖15B的電路圖繪示包含第一IO箝位151b及第二IO箝位152b的裝置150b的等效電路。在下文中，參考圖式，省略與上文給出的描述相同的圖15A及圖15B的描述。

參考圖15A，第一IO箝位151a可包含第一電晶體Mn1，且在上文參考圖4所描述，第一電晶體Mn1可由安置於通道區上方的閘極電極形成。在圖15A中所繪示，第一電阻器R151可連接於第一節點N1與第一電晶體Mn1的閘極電極之間，且第一電容器C151可連接於第一電晶體Mn1的閘極電極與第二節點N2之間。當在第一節點N1與第二節點N2之間產生負靜電放電電壓時，第一電容器C151及第一電阻器R151可充當高通濾波器HPF，且因此，第一電晶體Mn1可像接通的NFET一樣操作。因此，觸發電流可藉由依序穿過第一PNP雙極電晶體Qp1及第一電晶體Mn1而自第二節點N2流向第一節點N1，且接著，靜電放電電流可流動通過第一PNP雙極電晶體Qp1及第一NPN雙極電晶體Qn1。當在第一節點N1與第二節點N2之間產生正靜電放電電壓時，靜電放電電流可經由第一二極體D1自第一節點N1流向第二節點N2。

第二IO箝位152a可包含第二電晶體Mp2，且在上文參考圖4所描述，第二電晶體Mp2可由安置於通道區上方的閘極電極形成。在圖15A中所繪示，第二電容器C152可連接於第三節點N3與第二電晶體Mp2的閘極電極之間，且第二電阻器R152可連接於第二電晶體Mp2的閘極電極與第二節點N2之間。當在第二節點N2與第三節點N3之間產生正靜電放電電壓時，第二電容器C152及第二電阻器R152可充當高通濾波器HPF，且因此，第二電晶體Mp2可像接通的PFET一樣操作。因此，觸發電流可藉由依序穿過第二電晶體Mp2及第二NPN雙極電晶體Qn2而自第二節點N2流向第三節點N3，且接著，靜電放電電流可流動通過第二PNP雙極電晶體Qp2及第二NPN雙極電晶體Qn2。當在第二節點N2與第三節點N3之間產生負靜電放電電壓時，靜電放電電流可經由第二二極體D2自第三節點N3流向第二節點N2。

參考圖15B，第一IO箝位151b可包含第一電晶體Mp1，且在上文參考圖4所描述，第一電晶體Mp1可由安置於通道區上方的閘極電極形成。在圖15B中所繪示，第一電容器C151可連接於第一節點N1與第一電晶體Mp1的閘極電極之間，且第一電阻器R151可連接於第一電晶體Mp1的閘極電極與第二節點N2之間。當在第一節點N1與第二節點N2之間產生負靜電放電電壓時，第一電容器C151及第一電阻器R151可充當高通濾波器HPF，且因此，第一電晶體Mp1可像接通的PFET一樣操作。因此，觸發電流可藉由依序穿過第一電晶體Mp1及第一NPN雙極電晶體Qn1而自第二節點N2流向第一節點N1，且接著，靜電放電電流可流動通過第一PNP雙極電晶體Qp1及第一NPN雙極電晶體Qn1。當在第一節點N1與第二節點N2之間產生正靜電放電電壓時，靜電放電電流可經由第一二極體D1自第一節點N1流向第二節點N2。

第二IO箝位152b可包含第二電晶體Mn2，且在上文參考圖4所描述，第二電晶體Mn2可由安置於通道區上方的閘極電極形成。在圖15B中所繪示，第二電阻器R152可連接於第三節點N3與第二電晶體Mn2的閘極電極之間，且第二電容器C152可連接於第二電晶體Mn2的閘極電極與第二節點N2之間。當在第二節點N2與第三節點N3之間產生正靜電放電電壓時，第二電容器C152及第二電阻器R152可充當高通濾波器HPF，且因此，第二電晶體Mn2可像接通的NFET一樣操作。因此，觸發電流可藉由依序穿過第二PNP雙極電晶體Qp2及第二電晶體Mn2而自第二節點N2流向第三節點N3，且接著，靜電放電電流可流動通過第二PNP雙極電晶體Qp2及第二NPN雙極電晶體Qn2。當在第二節點N2與第三節點N3之間產生負靜電放電電壓時，靜電放電電流可經由第二二極體D2自第三節點N3流向第二節點N2。

圖16A及圖16B為示出根據實施例的裝置的佈局的圖。舉例而言，圖16A繪示圖15A的裝置150a的佈局160a的俯視圖及橫截面圖，且圖16B繪示圖15B的裝置150b的佈局160b的俯視圖及橫截面圖。為方便說明起見，電阻器及電容器各自以符號的形式繪示。在圖16A及圖16B的以下描述中，將省略與圖4的描述相同的描述。

參考圖16A，深n井DNW、第二n井NW2以及第二p井PW2可安置於基底SUB中，且第一p井PW1及第一n井NW1可安置於深n井DNW中。第一p+區p1可在基底SUB上包圍第一SCR 161（或深n井DNW）及第二SCR 162。第一p+區p1可連接至第三節點N3，亦即，第二SCR 162的陰極。第一閘極電極G1可對應於圖15A的第一電晶體Mn1的閘極電極，且第二閘極電極G2可對應於圖15A的第二電晶體Mp2的閘極電極。

第一電阻器R161可連接於第一節點N1與第一閘極電極G1之間，第二p+區p2及第一n+區n1連接至所述第一節點。另外，第一電容器C161可連接於第二節點N2與第一閘極電極G1之間，第三p+區p3、第二n+區n2、第三n+區n3以及第四p+區p4連接至所述第二節點。第二電容器C162可連接於第三節點N3與第二閘極電極G2之間，第一p+區p1、第四n+區n4以及第五p+區p5連接至所述第三節點。此外，第二電阻器R162可連接於第二節點N2與第二閘極電極G2之間。

參考圖16B，深n井DNW、第二n井NW2以及第二p井PW2可安置於基底SUB中，且第一p井PW1及第一n井NW1可安置於深n井DNW中。第一p+區p1可在基底SUB上包圍第一SCR 161（或深n井DNW）及第二SCR 162。第一p+區p1可連接至第三節點N3，亦即，第二SCR 162的陰極。第一閘極電極G1可對應於圖15B的第一電晶體Mp1的閘極電極，且第二閘極電極G2可對應於圖15B的第二電晶體Mn2的閘極電極。

第一電容器C161可連接於第一節點N1與第一閘極電極G1之間，第二p+區p2及第一n+區n1連接至所述第一節點。另外，第一電阻器R161可連接於第二節點N2與第一閘極電極G1之間，第二n+區n2、第三p+區p3、第三n+區n3以及第四p+區p4連接至所述第二節點。第二電阻器R162連接於第三節點N3與第二閘極電極G2之間，第一p+區p1、第四n+區n4以及第五p+區p5連接至所述第三節點。此外，第二電容器C162可連接於第二節點N2與第二閘極電極G2之間。

圖17A及圖17B為示出根據實施例的裝置的實例的電路圖。舉例而言，圖17A的電路圖繪示包含第一IO箝位171a及第二IO箝位172a的裝置170a的等效電路，且圖17B的電路圖繪示包含第一IO箝位171b及第二IO箝位172b的裝置170b的等效電路。在下文中，參考圖式，省略與上文給出的描述相同的圖17A及圖17B的描述。圖18A提供對應於圖17A的等效電路的例示性半導體幾何結構。圖18B提供對應於圖17B的等效電路的例示性半導體幾何結構。

參考圖17A，第一IO箝位171a可包含第一電晶體Mp1，且在上文參考圖4所描述，第一電晶體Mp1可由安置於通道區上方的閘極電極形成。在圖17A中所繪示，第一電容器C171可連接於第一節點N1與第一電晶體Mp1的閘極電極之間，且電阻器R170可連接於第一電晶體Mp1的閘極電極與第二節點N2之間。當在第一節點N1與第二節點N2之間產生負靜電放電電壓時，第一電容器C171及電阻器R170可充當高通濾波器HPF，且因此，第一電晶體Mp1可像接通的PFET一樣操作。因此，觸發電流可藉由依序穿過第一電晶體Mp1及第一NPN雙極電晶體Qn1而自第二節點N2流向第一節點N1，且接著，靜電放電電流可流動通過第一PNP雙極電晶體Qp1及第一NPN雙極電晶體Qn1。當在第一節點N1與第二節點N2之間產生正靜電放電電壓時，靜電放電電流可經由第一二極體D1自第一節點N1流向第二節點N2。

第二IO箝位172a可包含第二電晶體Mp2，且在上文參考圖4所描述，第二電晶體Mp2可由安置於通道區上方的閘極電極形成。在圖17A中所繪示，第二電容器C172可連接於第三節點N3與第二電晶體Mp2的閘極電極之間，且電阻器R170可連接於第二電晶體Mp2的閘極電極與第二節點N2之間。當在第二節點N2與第三節點N3之間產生正靜電放電電壓時，第二電容器C172及電阻器R170可充當高通濾波器HPF，且因此，第二電晶體Mp2可像接通的PFET一樣操作。因此，觸發電流可藉由依序穿過第二電晶體Mp2及第二NPN雙極電晶體Qn2而自第二節點N2流向第三節點N3，且接著，靜電放電電流可流動通過第二PNP雙極電晶體Qp2及第二NPN雙極電晶體Qn2。當在第二節點N2與第三節點N3之間產生負靜電放電電壓時，靜電放電電流可經由第二二極體D2自第三節點N3流向第二節點N2。

參考圖17B，第一IO箝位171b可包含第一電晶體Mn1，且在上文參考圖4所描述，第一電晶體Mn1可由安置於通道區上方的閘極電極形成。在圖17B中所繪示，第一電容器C171可連接於第一節點N1與第一電晶體Mn1的閘極電極之間，且電阻器R170可連接於第一電晶體Mn1的閘極電極與第二節點N2之間。當在第一節點N1與第二節點N2之間產生正靜電放電電壓時，第一電容器C171及電阻器R170可充當高通濾波器HPF，且因此，第一電晶體Mn1可像接通的NFET一樣操作。因此，觸發電流可藉由依序穿過第一PNP雙極電晶體Qp1及第一電晶體Mn1而自第一節點N1流向第二節點N2，且接著，靜電放電電流可流動通過第一PNP雙極電晶體Qp1及第一NPN雙極電晶體Qn1。當在第一節點N1與第二節點N2之間產生負靜電放電電壓時，靜電放電電流可經由第一二極體D1自第二節點N2流向第一節點N1。

第二IO箝位172b可包含第二電晶體Mp2，且在上文參考圖4所描述，第二電晶體Mp2可由安置於通道區上方的閘極電極形成。在圖17B中所繪示，第二電容器C172可連接於第三節點N3與第二電晶體Mp2的閘極電極之間，且電阻器R170可連接於第二電晶體Mp2的閘極電極與第二節點N2之間。當在第二節點N2與第三節點N3之間產生正靜電放電電壓時，第二電容器C172及電阻器R170可充當高通濾波器HPF，且因此，第二電晶體Mp2可像接通的PFET一樣操作。因此，觸發電流可藉由依序穿過第二電晶體Mp2及第二NPN雙極電晶體Qn2而自第二節點N2流向第三節點N3，且接著，靜電放電電流可流動通過第二PNP雙極電晶體Qp2及第二NPN雙極電晶體Qn2。當在第二節點N2與第三節點N3之間產生負靜電放電電壓時，靜電放電電流可經由第二二極體D2自第三節點N3流向第二節點N2。

圖18A及圖18B為示出根據實施例的裝置的佈局的圖。舉例而言，圖18A繪示圖17A的裝置170a的佈局180a的俯視圖及橫截面圖，且圖18B繪示圖17B的裝置170b的佈局180b的俯視圖及橫截面圖。為方便說明起見，電阻器及電容器各自以符號的形式繪示。在圖18A及圖18B的以下描述中，將省略與圖4的描述相同的描述。

參考圖18A，深n井DNW、第二n井NW2以及第二p井PW2可安置於基底SUB中，且第一p井PW1及第一n井NW1可安置於深n井DNW中。第一p+區p1可在基底SUB上包圍第一SCR 181（或深n井DNW）及第二SCR 182。第一p+區p1可連接至第三節點N3，亦即，第二SCR 182的陰極。第一閘極電極G1可對應於圖17A的第一電晶體Mp1的閘極電極，且第二閘極電極G2可對應於圖17A的第二電晶體Mp2的閘極電極。

第一電容器C181可連接於第一節點N1與第一閘極電極G1之間，第二p+區p2及第一n+區n1連接至所述第一節點。第二電容器C182可連接於第三節點N3與第二閘極電極G2之間，第一p+區p1、第四n+區n4以及第五p+區p5連接至所述第三節點。電阻器R180可連接於第二節點N2與第一閘極電極G1（或第二閘極電極G2）之間，第三p+區p3、第二n+區n2、第三n+區n3以及第四p+區p4連接至所述第二節點。

參考圖18B，第一n井NW1、第一p井PW1、第二n井NW2以及第二p井PW2可安置於基底SUB中。第一p+區p1可在基底SUB上包圍第一SCR 181及第二SCR 182。第一p+區p1可連接至第三節點N3，亦即，第二SCR 182的陰極。第一閘極電極G1可對應於圖17B的第一電晶體Mn1的閘極電極，且第二閘極電極G2可對應於圖17B的第二電晶體Mp2的閘極電極。

第一電容器C181可連接於第一節點N1與第一閘極電極G1之間，第一n+區n1及第二p+區p2連接至所述第一節點。第二電容器C182可連接於第三節點N3與第二閘極電極G2之間，第一p+區p1、第四n+區n4以及第五p+區p5連接至所述第三節點。此外，電阻器R180可連接於第二節點N2與第一閘極電極G1（或第二閘極電極G2）之間，第二n+區n2、第三p+區p3、第三n+區n3以及第四p+區p4連接至所述第二節點。

相對於圖6A至圖18B，存在整體結構。圖6A示出自N1至G1的R61及自G1至N2的C61；R61及C61形成第一R及C對。此外，C62繪示自N2至G2且R62繪示自G2至N3；C62及R62形成第二R及C對。圖6B使第一R及C對相對於G1顛倒，且使第二R及C對相對於G2顛倒。圖8A及圖8B類似於圖6A及圖6B，其中添加深n井DNW。圖10A與圖6A具有一定類似性，但N2不耦接至R及C對，確切而言，C100自G1橫跨至G2。圖10B類似於圖10A，但電阻器R100自G1橫跨至G2，C101連接於N1與G1之間且C102連接於G2與N3之間。圖12A類似於圖10A（且分別類似於圖12B至圖10B），但其中添加深n井DNW。圖14A類似於圖6A，但第二R及C對相對於G2按次序顛倒。圖14B類似於圖6A，但第一R及C對相對於G1按次序顛倒。圖16A類似於圖14A（且分別類似於圖16B至圖14B），但其中添加深n井DNW。

圖18A為不同拓樸，其中電阻器R180將電容器間節點連接至N2；此外，存在深n井DNW。圖18B類似於圖18A，但不存在深井。

圖19A及圖19B為示出根據實施例的裝置的實例的電路圖。舉例而言，圖19A的電路圖繪示包含第一IO箝位191a、第二IO箝位192a以及電力箝位193a的裝置190a的等效電路，且圖19B的電路圖繪示包含第一IO箝位191b、第二IO箝位192b以及電力箝位193b的裝置190b的等效電路。在下文中，參考圖式，省略與上文給出的描述相同的圖19A及圖19B的描述。

參考圖19A，第一IO箝位191a可包含第一電晶體Mn1，且第二IO箝位192a可包含第二電晶體Mn2。電力箝位193a可包含電晶體M19、電容器C190以及電阻器R190。電晶體M19的電流端子可分別連接至第一節點N1及第三節點N3。電容器C190可連接於第一節點N1與電晶體M19的閘極端子之間，且電阻器R190可連接於第三節點N3與電晶體M19的閘極端子之間。因此，當在第一節點N1與第三節點N3之間產生正靜電放電電壓時，電力箝位193a可形成低阻抗路徑。在圖19A中所繪示，第一電晶體Mn1的閘極電極及第二電晶體Mn2的閘極電極可連接至電晶體M19的閘極電極。因此，第一電晶體Mn1及第二電晶體Mn2可在靜電放電出現時像處於接通狀態的NFET一樣操作。

參考圖19B，第一IO箝位191b可包含第一電晶體Mp1，且第二IO箝位192b可包含第二電晶體Mp2。電力箝位193b可包含電晶體M19、電容器C190以及電阻器R190。電晶體M19的電流端子可分別連接至第一節點N1及第三節點N3。電容器C190可連接於第一節點N1與電晶體M19的閘極端子之間，且電阻器R190可連接於第三節點N3與電晶體M19的閘極端子之間。因此，當在第一節點N1與第三節點N3之間產生正靜電放電電壓時，電力箝位193b可形成低阻抗路徑。在圖19B中所繪示，電力箝位193b可更包含輸入端連接至電晶體M19的閘極電極的反相器INV，且第一電晶體Mp1的閘極電極及第二電晶體Mp2的閘極電極可連接至反相器INV的輸出端。因此，第一電晶體Mp1及第二電晶體Mp2可在靜電放電出現時像處於接通狀態的PFET一樣操作。

圖20A及圖20B為示出根據實施例的裝置的實例的電路圖。舉例而言，圖20A的電路圖繪示包含第一IO箝位201a、第二IO箝位202a以及電力箝位203a的裝置200a的等效電路，且圖20B的電路圖繪示包含第一IO箝位201b、第二IO箝位202b以及電力箝位203b的裝置200b的等效電路。在下文中，參考圖式，省略與上文給出的描述相同的圖20A及圖20B的描述。

參考圖20A，第一IO箝位201a可包含第一電晶體Mp1，且第二IO箝位202a可包含第二電晶體Mn2。電力箝位203a可包含電晶體M20、電容器C200及電阻器R200。電晶體M20的電流端子可分別連接至第一節點N1及第三節點N3。電容器C200可連接於第一節點N1與電晶體M20的閘極端子之間，且電阻器R200可連接於第三節點N3與電晶體M20的閘極端子之間。因此，當在第一節點N1與第三節點N3之間產生正靜電放電電壓時，電力箝位203a可形成低阻抗路徑。在圖20A中所繪示，電力箝位203a可更包含輸入端連接至電晶體M20的閘極電極的反相器INV。第一電晶體Mp1的閘極電極可連接至反相器INV的輸出端，且第二電晶體Mn2的閘極電極可連接至反相器INV的輸入端。因此，第一電晶體Mp1可在靜電放電出現時像接通的PFET一樣操作，且第二電晶體Mn2可在靜電放電出現時像接通的NFET一樣操作。

參考圖20B，第一IO箝位201b可包含第一電晶體Mn1，且第二IO箝位202b可包含第二電晶體Mp2。電力箝位203b可包含電晶體M20、電容器C200及電阻器R200。電晶體M20的電流端子可分別連接至第一節點N1及第三節點N3。電容器C200可連接於第一節點N1與電晶體M20的閘極端子之間，且電阻器R200可連接於第三節點N3與電晶體M20的閘極端子之間。因此，當在第一節點N1與第三節點N3之間產生正靜電放電電壓時，電力箝位203b可形成低阻抗路徑。在圖20B中所繪示，電力箝位203b可更包含輸入端連接至電晶體M20的閘極電極的反相器INV。第一電晶體Mn1的閘極電極可連接至反相器INV的輸入端，且第二電晶體Mp2的閘極電極可連接至反相器INV的輸出端。因此，第一電晶體Mn1可在靜電放電出現時像處於接通狀態的NFET一樣操作，且第二電晶體Mp2可在靜電放電出現時像處於接通狀態的PFET一樣操作。

圖21A及圖21B為示出根據實施例的裝置的實例的電路圖。舉例而言，圖21A的電路圖繪示包含第一IO箝位211a、第二IO箝位212a以及電力箝位213a的裝置210a的等效電路，且圖21B的電路圖繪示包含第一IO箝位211b、第二IO箝位212b以及電力箝位213b的裝置210b的等效電路。在下文中，參考圖式，省略與上文給出的描述相同的圖21A及圖21B的描述。

參考圖21A，第一IO箝位211a可包含第一電晶體Mn1，且第二IO箝位212a可包含第二電晶體Mn2。電力箝位213a可包含電晶體M21、電容器C210、電阻器R210以及反相器INV。電晶體M21的電流端子可分別連接至第一節點N1及第三節點N3。電阻器R210可連接於第一節點N1與反相器INV的輸入端之間，且電容器C210可連接於第三節點N3與反相器INV的輸入端之間。反相器INV的輸出端可連接至電晶體M21的閘極電極，且因此，當在第一節點N1與第三節點N3之間產生正靜電放電電壓時，電力箝位213a可形成低阻抗路徑。在圖21A中所繪示，第一電晶體Mn1的閘極電極及第二電晶體Mn2的閘極電極可連接至反相器INV的輸出端。因此，第一電晶體Mn1及第二電晶體Mn2可在靜電放電出現時像處於接通狀態的NFET一樣操作。

參考圖21B，第一IO箝位211b可包含第一電晶體Mp1，且第二IO箝位212b可包含第二電晶體Mp2。電力箝位213b可包含電晶體M21、電容器C210、電阻器R210以及反相器INV。電晶體M21的電流端子可分別連接至第一節點N1及第三節點N3。電阻器R210可連接於第一節點N1與反相器INV的輸入端之間，且電容器C210可連接於第三節點N3與反相器INV的輸入端之間。反相器INV的輸出端可連接至電晶體M21的閘極電極，且因此，當在第一節點N1與第三節點N3之間產生正靜電放電電壓時，電力箝位213b可形成低阻抗路徑。在圖21B中所繪示，第一電晶體Mp1的閘極電極及第二電晶體Mp2的閘極電極可連接至反相器INV的輸入端。因此，第一電晶體Mp1及第二電晶體Mp2可在靜電放電出現時像處於接通狀態的PFET一樣操作。

圖22A及圖22B為示出根據實施例的裝置的實例的電路圖。舉例而言，圖22A的電路圖繪示包含第一IO箝位221a、第二IO箝位222a以及電力箝位223a的裝置220a的等效電路，且圖22b的電路圖繪示包含第一IO箝位221b、第二IO箝位222b以及電力箝位223b的裝置220b的等效電路。在下文中，參考圖式，省略與上文給出的描述相同的圖22A及圖22B的描述。

參考圖22A，第一IO箝位221a可包含第一電晶體Mp1，且第二IO箝位222a可包含第二電晶體Mn2。電力箝位223a可包含電晶體M22、電容器C220、電阻器R220及反相器INV。電晶體M22的電流端子可分別連接至第一節點N1及第三節點N3。電阻器R220可連接於第一節點N1與反相器INV的輸入端之間，且電容器C220可連接於第三節點N3與反相器INV的輸入端之間。電晶體M22的閘極電極可連接至反相器INV的輸出端，且因此，當在第一節點N1與第三節點N3之間產生正靜電放電電壓時，電力箝位223a可形成低阻抗路徑。在圖22A中所繪示，第一電晶體Mp1的閘極電極可連接至反相器INV的輸入端，且第二電晶體Mn2的閘極電極可連接至反相器INV的輸出端。因此，第一電晶體Mp1可在靜電放電出現時像接通的PFET一樣操作，且第二電晶體Mn2可在靜電放電出現時像接通的NFET一樣操作。

參考圖22B，第一IO箝位221b可包含第一電晶體Mn1，且第二IO箝位222b可包含第二電晶體Mp2。電力箝位223b可包含電晶體M22、電容器C220、電阻器R220及反相器INV。電晶體M22的電流端子可分別連接至第一節點N1及第三節點N3。電阻器R220可連接於第一節點N1與反相器INV的輸入端之間，且電容器C220可連接於第三節點N3與反相器INV的輸入端之間。電晶體M22的閘極電極可連接至反相器INV的輸出端，且因此，當在第一節點N1與第三節點N3之間產生正靜電放電電壓時，電力箝位223b可形成低阻抗路徑。在圖22B中所繪示，第一電晶體Mn1的閘極電極可連接至反相器INV的輸出端，且第二電晶體Mp2的閘極電極可連接至反相器INV的輸入端。因此，第一電晶體Mn1可在靜電放電出現時像處於接通狀態的NFET一樣操作，且第二電晶體Mp2可在靜電放電出現時像處於接通狀態的PFET一樣操作。

圖23為示出根據實施例的裝置230的方塊圖。在圖23中所繪示，裝置230可包含第一IO箝位231_1至第n IO箝位231_n以及電力箝位232（n為大於1的整數）。

如上文參考圖式所描述，第一IO箝位231_1至第n IO箝位231_n中的各者可包含SCR，且可包含用於將觸發電流提供至SCR的閘極電極。在一些實施例中，第一IO箝位231_1至第n IO箝位231_n的閘極電極可共同連接至電力箝位232。舉例而言，包含於多個IO箝位中的各者中的閘極電極可共同連接至圖19A的電晶體M19的閘極電極。舉例而言，第一IO箝位231_1可電連接於第一節點與第二節點之間，第二IO箝位231_2可電連接於第二節點與第三節點之間。第一IO箝位231_1的閘極電極及第二IO箝位231_2的閘極電極可電連接至電力箝位232。因此，電阻器及電容器的使用可減少，且裝置230的效率可進一步增加。

雖然已具體地繪示及描述了實例實施例，但應理解，可在不脫離以下申請專利範圍的精神及範疇的情況下在其中進行形式及細節方面的各種改變。

10、50a、50b、70a、70b、90a、90b、110a、110b、130a、130b、150a、150b、170a、170b、190a、190b、200a、200b、210a、210b、220a、220b、230:裝置 11:IO墊 12、51a、51b、71a、71b、91a、91b、111a、111b、131a、131b、151a、151b、171a、171b、191a、191b、201a、201b、211a、211b、221a、221b、231_1:第一IO箝位 13、52a、52b、72a、72b、92a、92b、112a、112b、132a、132b、152a、152b、172a、172b、192a、192b、202a、202b、212a、212b、222a、222b、231_2:第二IO箝位 14:緩衝器 15:內部電路 16、193a、193b、203a、203b、213a、213b、223a、223b、232:電力箝位 20:SCR 231_n:第n IO箝位 31:第一點 32:第二點 33:第三點 40、60a、60b、80a、80b、100a、100b、120a、120b、140a、140b、160a、160b、180a、180b:佈局 41、61、81、101、121、141、161、181:第一SCR 42、62、82、102、122、142、162、182:第二SCR C1:第一觸點 C2:第二觸點 C3:第三觸點 C4:第四觸點 C51、C61、C71、C81、C91、C101、C111、C121、C131、C141、C151、C161、C171、C181:第一電容器 C52、C62、C72、C82、C92、C112、C102、C122、C132、C142、C152、C162、C172、C182:第二電容器 C90、C100、C110、C120、C190、C200、C210、C220:電容器 CH1:第一通道區 CH2:第二通道區 D1:第一二極體 D2:第二二極體 DNW:深n井 G1:第一閘極電極 G2:第二閘極電極 INV:反相器 IO:信號 M11:第一導電圖案 M12:第二導電圖案 M19、M20、M21、M22:電晶體 Mn1、Mp1:第一電晶體 Mn2、Mp2:第二電晶體 n1:第一n+區 N1:第一節點 n2:第二n+區 N2:第二節點 n3:第三n+區 N3:第三節點 n4:第四n+區 NW:n井 NW1:第一n井 NW2:第二n井 p1:第一p+區 p2:第二p+區 p3:第三p+區 p4:第四p+區 p5:第五p+區 PW:p井 PW1:第一p井 PW2:第二p井 Qn:NPN雙極電晶體 Qn1:第一NPN雙極電晶體 Qn2:第二NPN雙極電晶體 Qp:PNP雙極電晶體 Qp1:第一PNP雙極電晶體 Qp2:第二PNP雙極電晶體 R、R90、R100、R110、R120、R170、R180、R190、R200、R210、R220、Ra、Ra1、Ra2、Rp、Rp1、Rp2:電阻器 R51、R61、R71、R81、R91、R101、R111、R121、R131、R141、R151、R161:第一電阻器 R52、R62、R72、R82、R92、R102、R112、R122、R132、R142、R152、R162:第二電阻器 SUB:基底 VDD:正供應電壓 Vh:雙極保持電壓 VSS:負供應電壓 Vt:觸發電壓 X:第一水平方向 Y:第二水平方向 Z:豎直方向

自結合隨附圖式進行的以下詳細描述將更清楚地理解上述及/或其他態樣，在隨附圖式中： 圖1為示出根據實施例的裝置的方塊圖。 圖2為繪示根據實施例的矽控整流器的截面圖。 圖3為繪示根據實施例的矽控整流器的特性的曲線圖。 圖4為示出根據實施例的裝置的佈局的圖。 圖5A及圖5B為示出根據實施例的裝置的實例的電路圖。 圖6A及圖6B為示出根據實施例的裝置的佈局的圖。 圖7A及圖7B為示出根據實施例的裝置的實例的電路圖。 圖8A及圖8B為示出根據實施例的裝置的佈局的圖。 圖9A及圖9B為示出根據實施例的裝置的實例的電路圖。 圖10A及圖10B為示出根據實施例的裝置的佈局的圖。 圖11A及圖11B為示出根據實施例的裝置的實例的電路圖。 圖12A及圖12B為示出根據實施例的裝置的佈局的圖。 圖13A及圖13B為示出根據實施例的裝置的實例的電路圖。 圖14A及圖14B為示出根據實施例的裝置的佈局的圖。 圖15A及圖15B為示出根據實施例的裝置的實例的電路圖。 圖16A及圖16B為示出根據實施例的裝置的佈局的圖。 圖17A及圖17B為示出根據實施例的裝置的實例的電路圖。 圖18A及圖18B為示出根據實施例的裝置的佈局的圖。 圖19A及圖19B為示出根據實施例的裝置的實例的電路圖。 圖20A及圖20B為示出根據實施例的裝置的實例的電路圖。 圖21A及圖21B為示出根據實施例的裝置的實例的電路圖。 圖22A及圖22B為示出根據實施例的裝置的實例的電路圖。 圖23為示出根據實施例的裝置的方塊圖。

40:佈局

41:第一SCR

42:第二SCR

CH1:第一通道區

CH2:第二通道區

G1:第一閘極電極

G2:第二閘極電極

n1:第一n+區

N1:第一節點

n2:第二n+區

N2:第二節點

n3:第三n+區

N3:第三節點

n4:第四n+區

NW1:第一n井

NW2:第二n井

p1:第一p+區

p2:第二p+區

p3:第三p+區

p4:第四p+區

p5:第五p+區

PW1:第一p井

PW2:第二p井

SUB:基底

X:第一水平方向

Y:第二水平方向

Z:豎直方向

Claims (20)

1. 一種靜電放電保護裝置，包括： 第一箝位電路，電連接於第一節點與第二節點之間；以及 第二箝位電路，電連接於所述第二節點與第三節點之間， 其中所述第一箝位電路包括： 第一矽控整流器（silicon controlled rectifier，SCR），包括電連接至所述第一節點的第一導電型的第一區、第二導電型的第二區、所述第一導電型的第三區以及電連接至所述第二節點的所述第二導電型的第四區；以及 第一閘極電極，位於通道區上方，其中所述通道區包括所述第一區與所述第四區之間的所述第二區及所述第三區的接面。
2. 如請求項1所述的靜電放電保護裝置，更包括： 第一電阻器，電連接至所述第一閘極電極；以及 第一電容器，電連接至所述第一閘極電極。
3. 如請求項2所述的靜電放電保護裝置，其中所述第二箝位電路包括第二SCR及第二閘極電極， 其中所述第一電阻器電連接於所述第一閘極電極與所述第一節點之間， 其中所述第一電容器電連接於所述第一閘極電極與所述第二節點之間，以及 其中所述裝置更包括： 第二電容器，電連接於所述第二閘極電極與所述第二節點之間；以及 第二電阻器，電連接於所述第二閘極電極與所述第三節點之間。
4. 如請求項2所述的靜電放電保護裝置，其中所述第二箝位電路包括第二SCR及第二閘極電極， 其中所述第一電阻器電連接於所述第一閘極電極與所述第一節點之間， 其中所述第一電容器電連接於所述第一閘極電極與所述第二節點之間，以及 其中所述裝置更包括： 第二電阻器，電連接於所述第二閘極電極與所述第二節點之間；以及 第二電容器，電連接於所述第二閘極電極與所述第三節點之間。
5. 如請求項2所述的靜電放電保護裝置，其中所述第二箝位電路包括第二SCR及第二閘極電極， 其中所述第一電容器電連接於所述第一閘極電極與所述第一節點之間， 其中所述第一電阻器電連接於所述第一閘極電極與所述第二節點之間，以及 其中所述裝置更包括：第二電阻器，電連接於所述第二閘極電極與所述第二節點之間；以及 第二電容器，電連接於所述第二閘極電極與所述第三節點之間。
6. 如請求項2所述的靜電放電保護裝置，其中所述第二箝位電路包括第二SCR及第二閘極電極， 其中所述第一電阻器電連接於所述第一閘極電極與所述第一節點之間， 其中所述第一電容器電連接於所述第一閘極電極與所述第二閘極電極之間，以及 其中所述裝置更包括電連接於所述第二閘極電極與所述第三節點之間的第二電阻器。
7. 如請求項2所述的靜電放電保護裝置，其中所述第二箝位電路包含第二SCR及第二閘極電極， 其中所述第一電容器電連接於所述第一閘極電極與所述第一節點之間， 其中所述第一電阻器電連接於所述第一閘極電極與所述第二閘極電極之間，以及 其中所述裝置更包括電連接於所述第二閘極電極與所述第三節點之間的第二電容器。
8. 如請求項2所述的靜電放電保護裝置，其中所述第二箝位電路包括第二SCR及第二閘極電極， 其中所述第二閘極電極電連接至所述第一閘極電極， 其中所述第一電容器電連接於所述第一閘極電極與所述第一節點之間， 其中所述第一電阻器電連接於所述第一閘極電極與所述第二節點之間，以及 其中所述裝置更包括電連接於所述第二閘極電極與所述第三節點之間的第二電容器。
9. 如請求項1所述的靜電放電保護裝置，其中所述第二箝位電路包括第二SCR及第二閘極電極， 其中所述裝置更包括電連接於所述第一節點與所述第三節點之間的第三箝位電路，以及 其中所述第一閘極電極及所述第二閘極電極電連接至所述第三箝位電路。
10. 如請求項9所述的靜電放電保護裝置，其中所述第三箝位電路包括： 電晶體，包括分別電連接至所述第一節點及所述第三節點的電流端子； 電容器，電連接於所述電晶體的控制端子與所述第一節點之間；以及 電阻器，電連接於所述電晶體的所述控制端子與所述第三節點之間。
11. 如請求項10所述的靜電放電保護裝置，其中所述第一閘極電極及所述第二閘極電極電連接至所述電晶體的所述控制端子。
12. 如請求項10所述的靜電放電保護裝置，其中所述第三箝位電路更包括輸入端電連接至所述電晶體的所述控制端子的反相器，以及 其中所述第一閘極電極及所述第二閘極電極電連接至所述反相器的輸出端。
13. 如請求項10所述的靜電放電保護裝置，其中所述第三箝位電路更包括輸入端電連接至所述電晶體的所述控制端子的反相器， 其中所述第一閘極電極電連接至所述反相器的輸出端，以及 其中所述第二閘極電極電連接至所述電晶體的所述控制端子。
14. 如請求項9所述的靜電放電保護裝置，其中所述第三箝位電路包括： 電晶體，包括電連接至所述第一節點的第一電流端子及電連接至所述第三節點的第二電流端子； 反相器，包括電連接至所述電晶體的控制端子的輸出端； 電阻器，電連接於所述第一節點與所述反相器的輸入端之間；以及 電容器，電連接於所述第三節點與所述反相器的所述輸入端之間。
15. 如請求項9所述的靜電放電保護裝置，更包括： 第四箝位電路，電連接於所述第一節點與第四節點之間；以及 第五箝位電路，電連接於所述第四節點與所述第三節點之間， 其中所述第四箝位電路的第三閘極電極及所述第五箝位電路的第四閘極電極電連接至所述第三箝位電路。
16. 一種靜電放電保護裝置，包括： 第一箝位電路，電連接於第一節點與第二節點之間；以及 第二箝位電路，電連接於所述第二節點與第三節點之間， 其中所述第一箝位電路包括： 第一矽控整流器（SCR），包括電連接至所述第一節點的第一導電型的第一區、第二導電型的第二區、所述第一導電型的第三區以及電連接至所述第二節點的所述第二導電型的第四區；以及 第一閘極電極，經組態以根據所述第二區與所述第三區之間的通道區中的所施加電壓而在所述第二區及所述第三區中的一者中形成通道。
17. 如請求項16所述的靜電放電保護裝置，更包括： 第一電阻器，電連接至所述第一閘極電極；以及 第一電容器，電連接至所述第一閘極電極。
18. 如請求項16所述的靜電放電保護裝置，其中所述第二區為基底中的第一井， 其中所述第三區為所述基底中的第二井， 其中所述第一區位於所述第一井中，以及 其中所述第四區位於所述第二井中。
19. 如請求項16所述的靜電放電保護裝置，其中所述第二區為基底中的深井中的第一井， 其中所述第三區為所述深井中的第二井， 其中所述第一區位於所述第一井中，以及 其中所述第四區位於所述第二井中。
20. 一種靜電放電保護裝置，包括： 第一井，具有第一導電型； 第二井，經組態以與所述第一井形成第一接面且具有第二導電型； 第一區，位於所述第一井中且具有所述第二導電型； 第二區，位於所述第二井中且具有所述第一導電型；以及 閘極電極，位於通道區上方，所述通道區包括所述第一區與所述第二區之間的所述第一接面。

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