KR20240109561A - 실리콘 제어 정류기를 사용하는 정전기 방전 보호를 위한 장치 - Google Patents

실리콘 제어 정류기를 사용하는 정전기 방전 보호를 위한 장치 Download PDF

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Abstract

장치는, 제1 노드 및 제2 노드 사이에 전기적으로 연결된 제1 클램프 회로, 및 제2 노드 및 제3 노드 사이에 전기적으로 연결된 제2 클램프 회로를 포함할 수 있고, 제1 클램프 회로는, 제1 노드에 전기적으로 연결된 제1 도전형의 제1 영역, 제2 도전형의 제2 영역, 제1 도전형의 제3 영역 및 제2 노드에 전기적으로 연결된 제2 도전형의 제4 영역을 포함하는 제1 실리콘 제어 정류기(silicon controlled rectifier), 및 제2 영역 및 제3 영역의 접합(junction)을 포함하는 제1 영역 및 제4 영역 사이 채널 영역 위에 배치된 제1 게이트 전극을 포함할 수 있다.

Description

실리콘 제어 정류기를 사용하는 정전기 방전 보호를 위한 장치{DEVICE FOR ELECTROSTATIC DISCHARGE PROTECTION USING SILICON CONTROLLED RECTIFIER}
본 개시의 기술적 사상은 정전기 방전 보호를 위한 장치에 관한 것으로서, 자세하게는 실리콘 제어 정류기(silicon controlled rectifier)를 사용하는 정전기 방전 보호를 위한 장치에 관한 것이다.
정전기 방전(electrostatic discharge; ESD)은 집적 회로를 오동작하게 하거나 심지어 손상시킬 수 있다. 이에 따라, 집적 회로는 정전기 방전 보호를 위한 구성요소를 포함할 수 있고, 정전기 방전 보호를 위한 구성요소는 집적 회로의 외부에서 발생한 정전기 방전으로부터 내부 회로를 보호할 수 있다. 반도체 공정의 발전에 기인하여 집적 회로에 포함되는 소자들의 크기가 감소할 수 있고, 집적 회로에 포함되는 소자들의 동작 전압이 소비 전력의 감소를 위하여 감소할 수 있으며, 높은 성능을 위하여 집적 회로에 입출력되는 신호의 주파수가 증가할 수 있다. 이에 따라, 정전기 방전 보호를 위한 구성요소는 다양한 요건들을 충족시킬 것이 요구될 수 있다.
본 개시의 기술적 사상은, 실리콘 제어 정류기를 사용하여 다양한 요건들을 충족하는 정전기 방전 보호를 제공하는 장치를 제공한다.
본 개시의 기술적 사상의 일측면에 따른 장치는, 제1 노드 및 제2 노드 사이에 전기적으로 연결된 제1 클램프 회로, 및 제2 노드 및 제3 노드 사이에 전기적으로 연결된 제2 클램프 회로를 포함할 수 있고, 제1 클램프 회로는, 제1 노드에 전기적으로 연결된 제1 도전형의 제1 영역, 제2 도전형의 제2 영역, 제1 도전형의 제3 영역 및 제2 노드에 전기적으로 연결된 제2 도전형의 제4 영역을 포함하는 제1 실리콘 제어 정류기(silicon controlled rectifier), 및 제2 영역 및 제3 영역의 접합(junction)을 포함하는 제1 영역 및 제4 영역 사이 채널 영역 위에 배치된 제1 게이트 전극을 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 장치는, 제1 노드 및 제2 노드 사이에 전기적으로 연결된 제1 클램프 회로, 및 제2 노드 및 제3 노드 사이에 전기적으로 연결된 제2 클램프 회로를 포함할 수 있고, 제1 클램프 회로는, 제1 노드에 전기적으로 연결된 제1 도전형의 제1 영역, 제2 도전형의 제2 영역, 제1 도전형의 제3 영역 및 제2 노드에 전기적으로 연결된 제2 도전형의 제4 영역을 포함하는 제1 실리콘 제어 정류기, 및 제2 영역 및 제3 영역 사이 채널 영역에서, 인가된 전압에 따라 제2 영역 및 제3 영역 중 하나에서 채널을 형성하도록 구성된 제1 게이트 전극을 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 장치는, 제1 도전형을 가지는 제1 웰(well), 제1 웰과 제1 접합을 형성하고, 제2 도전형을 가지는 제2 웰, 제1 웰에 배치되고 제2 도전형을 가지는 제1 영역, 제2 웰에 배치되고 제1 도전형을 가지는 제2 영역, 및 제1 접합을 포함하는 제1 영역 및 제2 영역 사이 채널 영역 위에 배치된 게이트 전극을 포함할 수 있다.
본 개시의 예시적 실시예에 따른 장치에 의하면, 실리콘 제어 정류기는 낮은 전압에서 트리거될 수 있고, 이에 따라 낮은 동작 전압을 가지는 소자들이 정전기 방전으로부터 안전하게 보호될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 장치에 의하면, 실리콘 제어 정류기를 트리거하기 위한 주변 구성요소가 최소화될 수 있고, 이에 따라 효율성이 증대될 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 장치를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 실리콘 제어 정류기를 나타내는 단면도이다.
도 3은 본 개시의 예시적 실시예에 따른 실리콘 제어 정류기의 특성을 나타내는 그래프이다.
도 4는 본 개시의 예시적 실시예에 따른 장치의 레이아웃을 나타내는 도면이다.
도 5a 및 도 5b는 본 개시의 예시적 실시예들에 따른 장치의 예시들을 나타내는 회로도들이다.
도 6a 및 도 6b는 본 개시의 예시적 실시예들에 따른 장치의 레이아웃들을 나타내는 도면들이다.
도 7a 및 도 7b는 본 개시의 예시적 실시예들에 따른 장치의 예시들을 나타내는 회로도들이다.
도 8a 및 도 8b는 본 개시의 예시적 실시예들에 따른 장치의 레이아웃들을 나타내는 도면들이다.
도 9a 및 도 9b는 본 개시의 예시적 실시예들에 따른 장치의 예시들을 나타내는 회로도들이다.
도 10a 및 도 10b는 본 개시의 예시적 실시예들에 따른 장치의 레이아웃들을 나타내는 도면들이다.
도 11a 및 도 11b는 본 개시의 예시적 실시예들에 따른 장치의 예시들을 나타내는 회로도들이다.
도 12a 및 도 12b는 본 개시의 예시적 실시예들에 따른 장치의 레이아웃들을 나타내는 도면들이다.
도 13a 및 도 13b는 본 개시의 예시적 실시예들에 따른 장치의 예시들을 나타내는 회로도들이다.
도 14a 및 도 14b는 본 개시의 예시적 실시예들에 따른 장치의 레이아웃들을 나타내는 도면들이다.
도 15a 및 도 15b는 본 개시의 예시적 실시예들에 따른 장치의 예시들을 나타내는 회로도들이다.
도 16a 및 도 16b는 본 개시의 예시적 실시예들에 따른 장치의 레이아웃들을 나타내는 도면들이다.
도 17a 및 도 17b는 본 개시의 예시적 실시예들에 따른 장치의 예시들을 나타내는 회로도들이다.
도 18a 및 도 18b는 본 개시의 예시적 실시예들에 따른 장치의 레이아웃들을 나타내는 도면들이다.
도 19a 및 도 19b는 본 개시의 예시적 실시예들에 따른 장치의 예시들을 나타내는 회로도들이다.
도 20a 및 도 20b는 본 개시의 예시적 실시예들에 따른 장치의 예시들을 나타내는 회로도들이다.
도 21a 및 도 21b는 본 개시의 예시적 실시예들에 따른 장치의 예시들을 나타내는 회로도들이다.
도 22a 및 도 22b는 본 개시의 예시적 실시예들에 따른 장치의 예시들을 나타내는 회로도들이다.
도 23은 본 개시의 예시적 실시예에 따른 장치를 나타내는 블록도이다.
도 1은 본 개시의 예시적 실시예에 따른 장치(10)를 나타내는 블록도이다. 일부 실시예들에서, 장치(10)는 반도체 공정에 의해서 제조되는 집적 회로를 포함할 수 있다. 예를 들면, 장치(10)는, 칩 또는 다이(die)일 수도 있고, 적어도 하나의 칩(chip) 또는 다이(die)를 포함하는 반도체 패키지일 수도 있다. 도 1에 도시된 바와 같이, 장치(10)는 입출력(IO) 패드(11), 제1 입출력 클램프(12), 제2 입출력 클램프(13), 저항(R), 버퍼(14), 내부 회로(15) 및 파워 클램프(16)를 포함할 수 있다. 본 명세서에서, 클램프는 클램프 회로로 지칭될 수 있다.
입출력 패드(11)는 장치(10)의 외부로 노출될 수 있고, 입출력 패드(11)를 통해 수신된 신호는 저항(R) 및 버퍼(14)를 통과하여 내부 회로(15)에 제공될 수 있다. 도 1에 도시된 바와 같이, 입출력 패드(11)는 제1 입출력 클램프(12) 제2 입출력 클램프(13)에 연결될 수 있다. 본 명세서에서, 2이상의 구성요소들이 전기적으로(electrically) 연결된 경우, 2이상의 구성요소들이 연결된 것으로 단순하게 지칭될 수 있다. 예를 들면, 2개의 구성요소들이 저항(예컨대, 기생 저항)을 통해서 연결된 경우, 2개의 구성요소들은 전기적으로 연결된 것으로 지칭될 수 있다. 또한, 2이상의 구성요소들이 직접적으로(directly) 연결된 경우 2이상의 구성요소들은 결합된(coupled) 것으로 지칭될 수 있다. 도 1에 도시된 바와 같이, 입출력 패드(11)는 제2 노드(N2)에 연결될 수 있다.
제1 입출력 클램프(12)는 입출력 패드(11)에 정전기 방전이 발생하는 경우, 입출력 패드(11) 및 제1 노드(N1) 사이에 낮은 임피던스의 방전 경로를 형성할 수 있다. 유사하게, 제2 입출력 클램프(13)는 입출력 패드(11)에 정전기 방전이 발생하는 경우, 입출력 패드(11) 및 제3 노드(N3) 사이에 낮은 임피던스의 방전 경로를 형성할 수 있다. 또한, 파워 클램프(16)는 제1 노드(N1) 및 제2 노드(N2) 사이에 정전기 방전이 발생하는 경우, 제1 노드(N1) 및 제2 노드(N2) 사이에 낮은 임피던스의 방전 경로를 형성할 수 있다. 이에 따라, 내부 회로(15)는 제1 입출력 클램프(12), 제2 입출력 클램프(13) 및 파워 클램프(16)에 의해서 정전기 방전으로부터 보호될 수 있다. 이하에서, 제1 노드(N1)에 양의 공급 전압(VDD)이 인가되고 제3 노드(N3)에 음의 공급 전압(VSS)이 인가되는 것으로 가정되나, 본 개시의 예시적 실시예들이 이에 제한되지 아니하는 점이 유의된다. 일부 실시예들에서, 제1 노드(N1)에 음의 공급 전압(VSS)이 인가될 수 있고, 제2 노드(N2)에 양의 공급 전압(VDD)이 인가될 수도 있다.
반도체 공정의 발전에 기인하여, 내부 회로(15)에 포함되는 소자들의 크기가 감소할 수 있고, 접합 깊이(junction depth) 및 게이트 산화물(gate oxide)의 두께가 감소할 수 있다. 또한, 낮은 소비 전력 및 높은 동작 속도를 위하여, 내부 회로(15)의 동작 전압, 즉 양의 공급 전압(VDD) 및 음의 공급 전압(VSS) 사이 전압 차가 감소할 수 있고, 입출력 패드(11)를 통해 입출력되는 신호의 주파수가 증가할 수 있다. 이에 따라, 제1 입출력 클램프(12), 제2 입출력 클램프(13) 및 파워 클램프(16)는 보다 강화된 요건들, 예컨대 높은 전류 구동 능력, 낮은 동작 개시 전압, 낮은 누설 전류, 낮은 캐패시턴스 등을 충족할 것이 요구될 수 있다.
도 1에 도시된 바와 같이, 제1 입출력 클램프(12) 및 제2 입출력 클램프(13) 각각은 실리콘 제어 정류기(silicon controlled rectifier)(SCR)를 포함할 수 있다. 도 2를 참조하여 후술되는 바와 같이, 실리콘 제어 정류기(SCR)는 이중 주입(double injection) 기반의 높은 전류 밀도를 가질 수 있고, 단위 면적당 높은 정전기 방전 성능, 감소된 면적 및 캐패시턴스를 제공할 수 있다. 그러나, 도 3을 참조하여 후술되는 바와 같이, 스냅백(snapback) 소자로서 실리콘 제어 정류기(SCR)는 웰들 사이 높은 항복 전압에 기인하여 매우 높은 동작 개시 전압을 가질 수 있고, 이에 따라 낮은 동작 전압을 가지는 내부 회로(15)가 정전기 방전에 의해서 손상될 수 있다.
도면들을 참조하여 후술되는 바와 같이, 제1 입출력 클램프(12) 및/또는 제2 입출력 클램프(13)는 정전기 방전 발생시 트리거 전류를 발생시키는 구조를 포함할 수 있고, 트리거 전류는 실리콘 제어 정류기(SCR)가 낮은 임피던스 경로를 형성하도록 할 수 있다. 이에 따라, 낮은 동작 전압을 가지는 내부 회로(15)의 소자들이 정전기 방전으로부터 안전하게 보호될 수 있고, 장치(10)의 오동작이 방지될 수 있다. 또한, 트리거 전류를 발생시키는 구조로 인한 추가적인 면적이 최소화할 수 있고, 이에 따라 장치(10)의 효율성이 증대될 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 실리콘 제어 정류기(20)를 나타내는 단면도이고, 도 3은 본 개시의 예시적 실시예에 따른 실리콘 제어 정류기(20)의 특성을 나타내는 그래프이다. 예를 들면, 도 2의 단면도는 X축 및 Z축으로 이루어진 평면으로 실리콘 제어 정류기(20)를 자른 단면 및 등가 회로를 함께 나타내고, 도 3의 그래프는 실리콘 제어 정류기(20)의 스냅백 커브를 나타낸다.
본 명세서에서, X축 방향 및 Y축 방향은 제1 수평 방향 및 제2 수평 방향으로 각각 지칭될 수 있고, Z축 방향은 수직 방향으로 지칭될 수 있다. X축 및 Y축으로 이루어진 평면은 수평면으로 지칭될 수 있고, 다른 구성요소보다 상대적으로 +Z방향으로 배치된 구성요소는 다른 구성요소 위에 있는 것으로 지칭될 수 있으며, 다른 구성요소보다 상대적으로 -Z방향으로 배치된 구성요소는 다른 구성요소 아래에 있는 것으로 지칭될 수 있다. 또한, 구성요소의 면적은 수평면과 평행한 면에서 구성요소가 차지하는 크기를 지칭할 수 있고, 구성요소의 폭은 구성요소가 연장되는 방향과 직교하는 방향의 길이를 지칭할 수 있다. +Z방향으로 노출된 표면은 상면(top surface)으로 지칭될 수 있고, -Z방향으로 노출된 표면은 하면(bottom surface)으로 지칭될 수 있으며, ±X방향 또는 ±Y방향으로 노출된 표면은 측면으로 지칭될 수 있다. 전도성 물질로 구성되는 패턴은 전도성 패턴으로 지칭될 수 있고, 단순하게 패턴으로 지칭될 수도 있다.
도 2를 참조하면, 실리콘 제어 정류기(20)는 PNP 양극성(bipolar) 트랜지스터(Qp) 및 NPN 양극성 트랜지스터(Qn)를 포함할 수 있고, PNP 양극성 트랜지스터 및 NPN 양극성 트랜지스터(Qn)의 베이스들(bases) 및 콜렉터들(collectors)은 교차 결합될(cross coupled) 수 있다. PNP 양극성 트랜지스터의 에미터(emitter)는 실리콘 제어 정류기(20)의 애노드(anode)로 지칭될 수 있고, 상호 연결된 PNP 양극성 트랜지스터(Qp)의 콜렉터 및 NPN 양극성 트랜지스터(Qn)의 베이스는 실리콘 제어 정류기(20)의 게이트(gate)로 지칭될 수 있으며, NPN 양극성 트랜지스터(Qn)의 에미터는 실리콘 제어 정류기(20)의 캐소드(cathode)로 지칭될 수 있다. 애노드 및 PNP 양극성 트랜지스터(Qp)의 베이스(또는 NPN 양극성 트랜지스터(Qn)의 콜렉터) 사이에 연결된 저항(Ra)은 n-웰(NW) 저항을 포함할 수 있다. 또한, 캐소드 및 NPN 양극성 트랜지스터(Qn)의 베이스(또는 PNP 양극성 트랜지스터(Qp)의 콜렉터) 사이에 연결된 저항(Rp)은 p-웰(PW) 저항을 포함할 수 있다.
도 2에 도시된 바와 같이, 실리콘 제어 정류기(20)는, 각각이 자신의 도전형(예컨대, p-형 또는 n-형)을 가지는, 웰들 및 웰들에 배치된 도핑 영역들에 의해서 구성될 수 있다. 예를 들면, p-형 기판(SUB)에서 n-웰(NW) 및 p-웰(PW)이 배치될 수 있다. n-웰(NW)에서 제1 n+ 영역(n1) 및 제1 p+ 영역(p1)이 배치될 수 있고, p-웰(PW)에서 제2 n+ 영역(n2) 및 제2 p+ 영역(p2)이 배치될 수 있다. 본 명세서에서, n+ 영역은 n-웰보다 높은 n-형 도펀트의 농도를 가질 수 있고, p+ 영역은 p-웰보다 높은 p-형 도펀트의 농도를 가질 수 있다. 또한, 도 8a 등을 참조하여 후술되는 바와 같이, n-웰 및 p-웰은 딥 n-웰에 배치될 수 있고, 딥 n-웰은 n-웰과 유사하거나 n-웰보다 낮고 n+ 영역보다 낮은 n-형 도펀트의 농도를 가질 수 있다.
제1 n+ 영역(n1) 및 제1 p+ 영역(p1) 상에 제1 컨택(C1) 및 제2 컨택(C2)이 각각 배치될 수 있고, 제1 컨택(C1) 및 제2 컨택(C2)은 제1 전도성 패턴(M11)에 의해서 상호 연결될 수 있다. 제2 n+ 영역(n2) 및 제2 p+ 영역(p2) 상에 제3 컨택(C3) 및 제4 컨택(C4)이 각각 배치될 수 있고, 제3 컨택(C3) 및 제4 컨택(C4)은 제2 전도성 패턴(M12)에 의해서 상호 연결될 수 있다. 이에 따라, PNP 양극성 트랜지스터(Qp)는 제1 p+ 영역(p1)(즉, 에미터), n-웰(NW)(즉, 베이스) 및 p-웰(PW)(즉, 콜렉터)에 의해서 형성될 수 있고, NPN 양극성 트랜지스터(Qn)는 제2 n+ 영역(n2)(즉, 에미터), p-웰(PW)(즉, 베이스) 및 n-웰(NW)(즉, 콜렉터)에 의해서 형성될 수 있다. 일부 실시예들에서, 제1 n+ 영역(n1) 및/또는 제2 p+ 영역(p2)은 생략될 수 있고, 이에 따라 저항(Ra) 및/또는 저항(Rp)은 생략될 수 있다. 일부 실시예들에서, 컨택 및 전도성 패턴 사이에 비아가 배치될 수 있다.
도 3을 참조하면, 실리콘 제어 정류기(20)는 스냅백 커브에 대응하는 특성을 가질 수 있다. 예를 들면, 애노드 및 캐소드 사이 전압이 증가함에 따라, 제1 지점(31)에서 n-웰(NW) 및 p-웰(PW) 사이 파괴(breakdown)가 발생할 수 있다. 제2 지점(32)에서, 트리거 전압(Vt)에 도달한 전압에 기인하여 PNP 양극성 트랜지스터(Qp) 및 NPN 양극성 트랜지스터(Qn)가 각각 턴-온될 수 있고, 이에 따라 전압은 감소할 수 있고 전류는 증가할 수 있다. 제3 지점(33)에서, 전압은 양극성 홀드 전압(Vh)에 도달할 수 있고, 래치 모드에서 정전기 방전 전류가 흐를 수 있다.
트리거 전압(Vt)은, n-웰(NW) 및 p-웰(PW) 사이 높은 항복 전압(breakdown voltage)(즉, 제1 지점(31)의 전압)에 기인하여, 예컨대 18V 내지 20V에 도달할 수 있고, 3V, 1.5V와 같은 낮은 동작 전압을 가지는 내부 회로의 소자들을 보호하기에 적합하지 아니할 수 있다. 또한, 양극성 홀드 전압(Vh)은 순방향(forward) 전압 강하에 의존할 수 있고, 만일 양극성 홀드 전압(Vh)이 내부 회로의 동작 전압 및 마진의 합보다 작은 경우, 정전기 방전이 발생한 후 PNP 양극성 트랜지스터(Qp) 및 NPN 양극성 트랜지스터(Qn)가 턴-오프되지 아니할 수 있고, 신호의 왜곡, 장치의 열화 및/또는 손상을 유발할 수 있다. 이하에서 도면들을 참조하여 설명되는 바와 같이, 트리거 회로는 실리콘 제어 정류기(20)에서 트리거 전압(Vt)을 낮출 수 있는 한편, 양극성 홀드 전압(Vh)을 높일 수 있다.
도 4는 본 개시의 예시적 실시예에 따른 장치의 레이아웃을 나타내는 도면이다. 예를 들면, 도 4는 도 1의 제1 입출력 클램프(12) 및 제2 입출력 클램프(13)에 각각 포함되는 제1 실리콘 제어 정류기(41) 및 제2 실리콘 제어 정류기(42)를 포함하는 레이아웃(40)의 평면도 및 단면도를 나타낸다. 도해의 편의상 p+ 영역들, n+ 영역들 및 게이트들을 상호 연결하기 위한 컨택들 및 전도성 패턴들은 생략된다.
도 4를 참조하면, 기판(SUB)에서 제1 n-웰(NW1), 제1 p-웰(PW1), 제2 n-웰(NW2) 및 제2 p-웰(PW2)이 배치될 수 있다. 제1 p+ 영역(p1)은 기판(SUB) 상에서 제1 실리콘 제어 정류기(41) 및 제2 실리콘 제어 정류기(42)를 각각 둘러쌀 수 있다. 제1 p+ 영역(p1)은 제3 노드(N3), 즉 제2 실리콘 제어 정류기(42)의 캐소드에 연결될 수 있다.
제1 n+ 영역(n1), 제2 p+ 영역(p2), 제2 n+ 영역(n2) 및 제3 p+ 영역(p3)은 제1 n-웰(NW1) 및 제1 p-웰(PW1)과 함께 제1 실리콘 제어 정류기(41)를 구성할 수 있다. 제1 n+ 영역(n1) 및 제2 p+ 영역(p2)은 제1 노드(N1)에 연결될 수 있고, 제2 n+ 영역(n2) 및 제3 p+ 영역(p3)은 제2 노드(N2)에 연결될 수 있다. 제1 게이트 전극(G1)은 제2 p+ 영역(p2) 및 제2 n+ 영역(n2) 사이 제1 채널 영역(CH1) 위에 배치될 수 있고, 제1 게이트 전극(G1)은 제1 n-웰(NW1) 및 제1 p-웰(PW1)의 접합(junction) 위에 배치될 수 있다. 이에 따라, 제1 게이트 전극(G1)에 높은 전압이 인가되는 경우, 제1 p-웰(PW1) 중 제1 채널 영역(CH1)에서 채널이 형성될 수 있고, 제1 n-웰(NW1) 및 제2 n+ 영역(n2)이 소스 및 드레인으로 기능하는 NFET(n-type field effect transistor)가 형성될 수 있다. 다른 한편으로, 제1 게이트 전극(G1)에 낮은 전압이 인가되는 경우, 제1 n-웰(NW1) 중 제1 채널 영역(CH1)에서 채널이 형성될 수 있고, 제2 p+ 영역(p2) 및 제2 n+ 영역(n2)이 소스 및 드레인으로 기능하는 PFET(p-type field effect transistor)가 형성될 수 있다. 이에 따라, 정전기 방전에 의한 전압이 제1 게이트 전극(G1)에 인가되는 경우, 제1 채널 영역(CH1)에 형성된 채널에 기인하여 트리거 전류가 발생할 수 있고, 제1 실리콘 제어 정류기(41)가 구동될 수 있다. 일부 실시예들에서, 제1 게이트 전극(G1) 및 제1 채널 영역(CH1) 사이에 절연막(예컨대, 유전막)이 배치될 수 있다.
제3 n+ 영역(n3), 제4 p+ 영역(p4), 제4 n+ 영역(n4) 및 제5 p+ 영역(p5)은 제2 n-웰(NW2) 및 제2 p-웰(PW2)과 함께 제2 실리콘 제어 정류기(42)를 구성할 수 있다. 제3 n+ 영역(n3) 및 제4 p+ 영역(p4)은 제2 노드(N2)에 연결될 수 있고, 제4 n+ 영역(n4) 및 제5 p+ 영역(p5)은 제3 노드(N3)에 연결될 수 있다. 제2 게이트 전극(G2)은 제4 p+ 영역(p4) 및 제4 n+ 영역(n4) 사이 제2 채널 영역(CH2) 위에 배치될 수 있고, 제2 게이트 전극(G2)은 제2 n-웰(NW2) 및 제2 p-웰(PW2)의 접합 위에 배치될 수 있다. 이에 따라, 제2 게이트 전극(G2)에 높은 전압이 인가되는 경우, 제2 p-웰(PW2) 중 제2 채널 영역(CH2)에서 채널이 형성될 수 있고, 제2 n-웰(NW2) 및 제4 n+ 영역(n4)이 소스 및 드레인으로 기능하는 NFET가 형성될 수 있다. 다른 한편으로, 제2 게이트 전극(G2)에 낮은 전압이 인가되는 경우, 제2 n-웰(NW2) 중 제2 채널 영역(CH2)에서 채널이 형성될 수 있고, 제4 p+ 영역(p4) 및 제4 n+ 영역(n4)이 소스 및 드레인으로 기능하는 PFET가 형성될 수 있다. 이에 따라, 정전기 방전에 의한 전압이 제2 게이트 전극(G2)에 인가되는 경우, 제2 채널 영역(CH2)에 형성된 채널에 기인하여 트리거 전류가 발생할 수 있고, 제2 실리콘 제어 정류기(42)가 구동될 수 있다. 일부 실시예들에서, 제2 게이트 전극(G2) 및 제2 채널 영역(CH2) 사이에 절연막(예컨대, 유전막)이 배치될 수 있다.
도 4에 도시된 바와 같이, 제1 게이트 전극(G1)은 제1 실리콘 제어 정류기(41)의 면적을 증가시키지 아니할 수 있고, 제2 게이트 전극(G2) 역시 제2 실리콘 제어 정류기(42)의 면적을 증가시키지 아니할 수 있다. 이에 따라, 트리거 전류를 발생시키는 구조로 인한 추가적인 면적이 최소화될 수 있다. 이하에서, 도면들을 참조하여 게이트 전극들에 인가되는 전압들을 생성하는 구조의 예시들이 설명될 것이다.
도 5a 및 도 5b는 본 개시의 예시적 실시예들에 따른 장치의 예시들을 나타내는 회로도들이다. 예를 들면, 도 5a의 회로도는 제1 입출력 클램프(51a) 및 제2 입출력 클램프(52a)를 포함하는 장치(50a)의 등가 회로를 나타내고, 도 5b의 회로도는 제1 입출력 클램프(51b) 및 제2 입출력 클램프(52b)를 포함하는 장치(50b)의 등가 회로를 나타낸다.
도 5a를 참조하면, 장치(50a)는 제1 입출력 클램프(51a), 제2 입출력 클램프(52a), 제1 저항(R51), 제2 저항(R52), 제1 캐패시터(C51) 및 제2 캐패시터(C52)를 포함할 수 있다. 제1 입출력 클램프(51a)는 제1 실리콘 제어 정류기를 구성하는 제1 PNP 양극성 트랜지스터(Qp1), 제1 NPN 양극성 트랜지스터(Qn1) 및 저항들(Ra1, Rp1)을 포함할 수 있다. 또한, 제1 입출력 클램프(51a)는 제1 다이오드(D1)를 포함할 수 있고, 제1 다이오드(D1)는 n-웰 및 p-웰의 접합에 의해서 형성될 수 있다. 유사하게, 제2 입출력 클램프(52a)는 제2 실리콘 제어 정류기를 구성하는 제2 PNP 양극성 트랜지스터(Qp2), 제2 NPN 양극성 트랜지스터(Qn2) 및 저항들(Ra2, Rp2)을 포함할 수 있다. 또한, 제2 입출력 클램프(52a)는 제2 다이오드(D2)를 포함할 수 있고, 제2 다이오드(D2)는 n-웰 및 p-웰의 접합에 의해서 형성될 수 있다.
제1 입출력 클램프(51a)는 제1 트랜지스터(Mp1)를 포함할 수 있고, 도 4를 참조하여 전술된 바와 같이, 제1 트랜지스터(Mp1)는 채널 영역 위에 배치된 게이트 전극에 의해서 형성될 수 있다. 도 5a에 도시된 바와 같이, 제1 노드(N1) 및 제1 트랜지스터(Mp1)의 게이트 전극 사이에 제1 저항(R51)이 연결될 수 있고, 제1 트랜지스터(Mp1)의 게이트 전극 및 제2 노드(N2) 사이에 제1 캐패시터(C51)가 연결될 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 양의 정전기 방전 전압이 발생하는 경우, 제1 캐패시터(C51) 및 제1 저항(R51)은 고역 통과 필터(high pass filter; HPF)로 기능할 수 있고, 이에 따라 제1 트랜지스터(Mp1)는 턴-온 상태의 PFET처럼 동작할 수 있다. 이에 따라, 제1 노드(N1)로부터 제1 트랜지스터(Mp1) 및 제1 NPN 양극성 트랜지스터(Qn1)를 순차적으로 통과하여 제2 노드(N2)로 트리거 전류가 흐를 수 있고, 그 다음에 제1 PNP 양극성 트랜지스터(Qp1) 및 제1 NPN 양극성 트랜지스터(Qn1)를 통해서 정전기 방전 전류가 흐를 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 음의 정전기 방전 전압이 발생하는 경우, 제1 다이오드(D1)를 통해서 제2 노드(N2)로부터 제1 노드(N1)로 정전기 방전 전류가 흐를 수 있다.
제2 입출력 클램프(52a)는 제2 트랜지스터(Mn2)를 포함할 수 있고, 도 4를 참조하여 전술된 바와 같이, 제2 트랜지스터(Mn2)는 채널 영역 위에 배치된 게이트 전극에 의해서 형성될 수 있다. 도 5a에 도시된 바와 같이, 제3 노드(N3) 및 제2 트랜지스터(Mn2)의 게이트 전극 사이에 제2 저항(R52)이 연결될 수 있고, 제2 트랜지스터(Mn2)의 게이트 전극 및 제2 노드(N2) 사이에 제2 캐패시터(C52)가 연결될 수 있다. 제2 노드(N2) 및 제3 노드(N3) 사이에 양의 정전기 방전 전압이 발생하는 경우, 제2 캐패시터(C52) 및 제2 저항(R52)은 고역 통과 필터(HPF)로 기능할 수 있고, 이에 따라 제2 트랜지스터(Mn2)는 턴-온 상태의 NFET처럼 동작할 수 있다. 이에 따라, 제2 노드(N2)로부터 제2 PNP 양극성 트랜지스터(Qp2) 및 제2 트랜지스터(Mn2)를 순차적으로 통과하여 제3 노드(N3)로 트리거 전류가 흐를 수 있고, 그 다음에 제2 PNP 양극성 트랜지스터(Qp2) 및 제2 NPN 양극성 트랜지스터(Qn2)를 통해서 정전기 방전 전류가 흐를 수 있다. 제2 노드(N2) 및 제3 노드(N3) 사이에 음의 정전기 방전 전압이 발생하는 경우, 제2 다이오드(D2)를 통해서 제3 노드(N3)로부터 제2 노드(N2)로 정전기 방전 전류가 흐를 수 있다.
제1 노드(N1) 및 제3 노드(N3) 사이에 정전기 방전 전압이 발생하는 경우, 트리거 전류에 의한 실리콘 제어 정류기, 제1 다이오드(D1) 및 제2 다이오드(D2)의 조합에 의해서 정전기 방전 전류가 흐를 수 있다. 예를 들면, 제1 노드(N1) 및 제3 노드(N3) 사이에 양의 정전기 방전 전압이 발생하는 경우, 제1 입출력 클램프(51a) 및 제2 입출력 클램프(52a)에서 전술된 바와 같이 트리거 전류가 흐를 수 있다. 또한, 제1 노드(N1) 및 제3 노드(N3) 사이에 음의 정전기 방전 전압이 발생하는 경우, 제2 다이오드(D2) 및 제1 다이오드(D1)를 통해서 정전기 방전 전류가 흐를 수 있다.
도 5b를 참조하면, 장치(50b)는 제1 입출력 클램프(51b), 제2 입출력 클램프(52b), 제1 저항(R51), 제2 저항(R52), 제1 캐패시터(C51) 및 제2 캐패시터(C52)를 포함할 수 있다. 제1 입출력 클램프(51b)는 제1 실리콘 제어 정류기를 구성하는 제1 PNP 양극성 트랜지스터(Qp1), 제1 NPN 양극성 트랜지스터(Qn1) 및 저항들(Ra1, Rp1)을 포함할 수 있다. 또한, 제1 입출력 클램프(51b)는 제1 다이오드(D1)를 포함할 수 있고, 제1 다이오드(D1)는 n-웰 및 p-웰의 접합에 의해서 형성될 수 있다. 유사하게, 제2 입출력 클램프(52b)는 제2 실리콘 제어 정류기를 구성하는 제2 PNP 양극성 트랜지스터(Qp2), 제2 NPN 양극성 트랜지스터(Qn2) 및 저항들(Ra2, Rp2)을 포함할 수 있다. 또한, 제2 입출력 클램프(52b)는 제2 다이오드(D2)를 포함할 수 있고, 제2 다이오드(D2)는 n-웰 및 p-웰의 접합에 의해서 형성될 수 있다.
제1 입출력 클램프(51b)는 제1 트랜지스터(Mn1)를 포함할 수 있고, 도 4를 참조하여 전술된 바와 같이, 제1 트랜지스터(Mn1)는 채널 영역 위에 배치된 게이트 전극에 의해서 형성될 수 있다. 도 5b에 도시된 바와 같이, 제1 노드(N1) 및 제1 트랜지스터(Mn1)의 게이트 전극 사이에 제1 캐패시터(C51)가 연결될 수 있고, 제1 트랜지스터(Mn1)의 게이트 전극 및 제2 노드(N2) 사이에 제1 저항(R51)이 연결될 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 양의 정전기 방전 전압이 발생하는 경우, 제1 캐패시터(C51) 및 제1 저항(R51)은 고역 통과 필터(HPF)로 기능할 수 있고, 이에 따라 제1 트랜지스터(Mn1)는 턴-온 상태의 NFET처럼 동작할 수 있다. 이에 따라, 제1 노드(N1)로부터 제1 PNP 양극성 트랜지스터(Qp1) 및 제1 트랜지스터(Mn1)를 순차적으로 통과하여 제2 노드(N2)로 트리거 전류가 흐를 수 있고, 그 다음에 제1 PNP 양극성 트랜지스터(Qp1) 및 제1 NPN 양극성 트랜지스터(Qn1)를 통해서 정전기 방전 전류가 흐를 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 음의 정전기 방전 전압이 발생하는 경우, 제1 다이오드(D1)를 통해서 제2 노드(N2)로부터 제1 노드(N1)로 정전기 방전 전류가 흐를 수 있다.
제2 입출력 클램프(52b)는 제2 트랜지스터(Mp2)를 포함할 수 있고, 도 4를 참조하여 전술된 바와 같이, 제2 트랜지스터(Mp2)는 채널 영역 위에 배치된 게이트 전극에 의해서 형성될 수 있다. 도 5b에 도시된 바와 같이, 제3 노드(N3) 및 제2 트랜지스터(Mp2)의 게이트 전극 사이에 제2 캐패시터(C52)가 연결될 수 있고, 제2 트랜지스터(Mp2)의 게이트 전극 및 제2 노드(N2) 사이에 제2 저항(R52)이 연결될 수 있다. 제2 노드(N2) 및 제3 노드(N3) 사이에 양의 정전기 방전 전압이 발생하는 경우, 제2 캐패시터(C52) 및 제2 저항(R52)은 고역 통과 필터(HPF)로 기능할 수 있고, 이에 따라 제2 트랜지스터(Mp2)는 턴-온 상태의 PFET처럼 동작할 수 있다. 이에 따라, 제2 노드(N2)로부터 제2 트랜지스터(Mp2) 및 제2 NPN 양극성 트랜지스터(Qn2)를 순차적으로 통과하여 제3 노드(N3)로 트리거 전류가 흐를 수 있고, 그 다음에 제2 PNP 양극성 트랜지스터(Qp2) 및 제2 NPN 양극성 트랜지스터(Qn2)를 통해서 정전기 방전 전류가 흐를 수 있다. 제2 노드(N2) 및 제3 노드(N3) 사이에 음의 정전기 방전 전압이 발생하는 경우, 제2 다이오드(D2)를 통해서 제3 노드(N3)로부터 제2 노드(N2)로 정전기 방전 전류가 흐를 수 있다.
제1 노드(N1) 및 제3 노드(N3) 사이에 정전기 방전 전압이 발생하는 경우, 트리거 전류에 의한 실리콘 제어 정류기, 제1 다이오드(D1) 및 제2 다이오드(D2)의 조합에 의해서 정전기 방전 전류가 흐를 수 있다. 예를 들면, 제1 노드(N1) 및 제3 노드(N3) 사이에 양의 정전기 방전 전압이 발생하는 경우, 제1 입출력 클램프(51b) 및 제2 입출력 클램프(52b)에서 전술된 바와 같이 트리거 전류가 흐를 수 있다. 또한, 제1 노드(N1) 및 제3 노드(N3) 사이에 음의 정전기 방전 전압이 발생하는 경우, 제2 다이오드(D2) 및 제1 다이오드(D1)를 통해서 정전기 방전 전류가 흐를 수 있다.
도 6a 및 도 6b는 본 개시의 예시적 실시예들에 따른 장치의 레이아웃들을 나타내는 도면들이다. 예를 들면, 도 6a는 도 5a의 장치(50a)의 레이아웃(60a)의 평면도 및 단면도를 나타내고, 도 6b는 도 5b의 장치(50b)의 레이아웃(60b)의 평면도 및 단면도를 나타낸다. 도해의 편의상 저항 및 캐패시터는 심볼들로 각각 도시된다. 이하에서, 도 6a 및 도 6b에 대한 설명 중 도 4에 대한 설명과 중복되는 내용은 생략될 것이다.
도 6a를 참조하면, 기판(SUB)에서 제1 n-웰(NW1), 제1 p-웰(PW1), 제2 n-웰(NW2) 및 제2 p-웰(PW2)이 배치될 수 있다. 제1 p+ 영역(p1)은 기판(SUB) 상에서 제1 실리콘 제어 정류기(61) 및 제2 실리콘 제어 정류기(62)를 각각 둘러쌀 수 있다. 제1 p+ 영역(p1)은 제3 노드(N3), 즉 제2 실리콘 제어 정류기(62)의 캐소드에 연결될 수 있다. 제1 게이트 전극(G1)은 도 5a의 제1 트랜지스터(Mp1)의 게이트 전극에 대응할 수 있고, 제2 게이트 전극(G2)은 도 5a의 제2 트랜지스터(Mn2)의 게이트 전극에 대응할 수 있다.
제1 저항(R61)은, 제1 n+ 영역(n1) 및 제2 p+ 영역(p2)이 연결된 제1 노드(N1) 및 제1 게이트 전극(G1) 사이에 연결될 수 있다. 또한, 제1 캐패시터(C61)는, 제2 n+ 영역(n2), 제3 p+ 영역(p3), 제3 n+ 영역(n3) 및 제4 p+ 영역(p4)이 연결된 제2 노드(N2) 및 제1 게이트 전극(G1) 사이에 연결될 수 있다. 제2 저항(R62)은, 제1 p+ 영역(p1), 제4 n+ 영역(n4) 및 제5 p+ 영역(p5)이 연결된 제3 노드(N3) 및 제2 게이트 전극(G2) 사이에 연결될 수 있다. 또한, 제2 캐패시터(C62)는 제2 노드(N2) 및 제2 게이트 전극(G2) 사이에 연결될 수 있다.
도 6b를 참조하면, 기판(SUB)에서 제1 n-웰(NW1), 제1 p-웰(PW1), 제2 n-웰(NW2) 및 제2 p-웰(PW2)이 배치될 수 있다. 제1 p+ 영역(p1)은 기판(SUB) 상에서 제1 실리콘 제어 정류기(61) 및 제2 실리콘 제어 정류기(62)를 각각 둘러쌀 수 있다. 제1 p+ 영역(p1)은 제3 노드(N3), 즉 제2 실리콘 제어 정류기(62)의 캐소드에 연결될 수 있다. 제1 게이트 전극(G1)은 도 5b의 제1 트랜지스터(Mn1)의 게이트 전극에 대응할 수 있고, 제2 게이트 전극(G2)은 도 5b의 제2 트랜지스터(Mp2)의 게이트 전극에 대응할 수 있다.
제1 캐패시터(C61)는, 제1 n+ 영역(n1) 및 제2 p+ 영역(p2)이 연결된 제1 노드(N1) 및 제1 게이트 전극(G1) 사이에 연결될 수 있다. 또한, 제1 저항(R61)은, 제2 n+ 영역(n2), 제3 p+ 영역(p3), 제3 n+ 영역(n3) 및 제4 p+ 영역(p4)이 연결된 제2 노드(N2) 및 제1 게이트 전극(G1) 사이에 연결될 수 있다. 제2 캐패시터(C62)는, 제1 p+ 영역(p1), 제4 n+ 영역(n4) 및 제5 p+ 영역(p5)이 연결된 제3 노드(N3) 및 제2 게이트 전극(G2) 사이에 연결될 수 있다. 또한, 제2 저항(R62)은 제2 노드(N2) 및 제2 게이트 전극(G2) 사이에 연결될 수 있다.
도 7a 및 도 7b는 본 개시의 예시적 실시예들에 따른 장치의 예시들을 나타내는 회로도들이다. 예를 들면, 도 7a의 회로도는 제1 입출력 클램프(71a) 및 제2 입출력 클램프(72a)를 포함하는 장치(70a)의 등가 회로를 나타내고, 도 7b의 회로도는 제1 입출력 클램프(71b) 및 제2 입출력 클램프(72b)를 포함하는 장치(70b)의 등가 회로를 나타낸다. 이하에서 도 7a 및 도 7b에 대한 설명 중 도면들을 참조하여 전술된 바와 중복되는 내용은 생략될 것이다.
도 7a를 참조하면, 제1 입출력 클램프(71a)는 제1 트랜지스터(Mn1)를 포함할 수 있고, 도 4를 참조하여 전술된 바와 같이, 제1 트랜지스터(Mn1)는 채널 영역 위에 배치된 게이트 전극에 의해서 형성될 수 있다. 도 7a에 도시된 바와 같이, 제1 노드(N1) 및 제1 트랜지스터(Mn1)의 게이트 전극 사이에 제1 저항(R71)이 연결될 수 있고, 제1 트랜지스터(Mn1)의 게이트 전극 및 제2 노드(N2) 사이에 제1 캐패시터(C71)가 연결될 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 음의 정전기 방전 전압이 발생하는 경우, 제1 캐패시터(C71) 및 제1 저항(R71)은 고역 통과 필터(HPF)로 기능할 수 있고, 이에 따라 제1 트랜지스터(Mn1)는 턴-온 상태의 NFET처럼 동작할 수 있다. 이에 따라, 제2 노드(N2)로부터 제1 PNP 양극성 트랜지스터(Qp1) 및 제1 트랜지스터(Mn1)를 순차적으로 통과하여 제1 노드(N1)로 트리거 전류가 흐를 수 있고, 그 다음에 제1 NPN 양극성 트랜지스터(Qn1) 및 제1 PNP 양극성 트랜지스터(Qp1)를 통해서 정전기 방전 전류가 흐를 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 양의 정전기 방전 전압이 발생하는 경우, 제1 다이오드(D1)를 통해서 제1 노드(N1)로부터 제2 노드(N2)로 정전기 방전 전류가 흐를 수 있다.
제2 입출력 클램프(72a)는 제2 트랜지스터(Mn2)를 포함할 수 있고, 도 4를 참조하여 전술된 바와 같이, 제2 트랜지스터(Mn2)는 채널 영역 위에 배치된 게이트 전극에 의해서 형성될 수 있다. 도 7a에 도시된 바와 같이, 제3 노드(N3) 및 제2 트랜지스터(Mn2)의 게이트 전극 사이에 제2 저항(R72)이 연결될 수 있고, 제2 트랜지스터(Mn2)의 게이트 전극 및 제2 노드(N2) 사이에 제2 캐패시터(C72)가 연결될 수 있다. 제2 노드(N2) 및 제3 노드(N3) 사이에 양의 정전기 방전 전압이 발생하는 경우, 제2 캐패시터(C72) 및 제2 저항(R72)은 고역 통과 필터(HPF)로 기능할 수 있고, 이에 따라 제2 트랜지스터(Mn2)는 턴-온 상태의 NFET처럼 동작할 수 있다. 이에 따라, 제2 노드(N2)로부터 제2 PNP 양극성 트랜지스터(Qp2) 및 제2 트랜지스터(Mn2)를 순차적으로 통과하여 제3 노드(N3)로 트리거 전류가 흐를 수 있고, 그 다음에 제2 PNP 양극성 트랜지스터(Qp2) 및 제2 NPN 양극성 트랜지스터(Qn2)를 통해서 정전기 방전 전류가 흐를 수 있다. 제2 노드(N2) 및 제3 노드(N3) 사이에 음의 정전기 방전 전압이 발생하는 경우, 제2 다이오드(D2)를 통해서 제3 노드(N3)로부터 제2 노드(N2)로 정전기 방전 전류가 흐를 수 있다.
도 7b를 참조하면, 제1 입출력 클램프(71b)는 제1 트랜지스터(Mp1)를 포함할 수 있고, 도 4를 참조하여 전술된 바와 같이, 제1 트랜지스터(Mp1)는 채널 영역 위에 배치된 게이트 전극에 의해서 형성될 수 있다. 도 7b에 도시된 바와 같이, 제1 노드(N1) 및 제1 트랜지스터(Mp1)의 게이트 전극 사이에 제1 캐패시터(C71)가 연결될 수 있고, 제1 트랜지스터(Mp1)의 게이트 전극 및 제2 노드(N2) 사이에 제1 저항(R71)이 연결될 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 음의 정전기 방전 전압이 발생하는 경우, 제1 캐패시터(C71) 제1 저항(R71)은 고역 통과 필터(HPF)로 기능할 수 있고, 이에 따라 제1 트랜지스터(Mp1)는 턴-온 상태의 PFET처럼 동작할 수 있다. 이에 따라, 제2 노드(N2)로부터 제1 트랜지스터(Mp1) 및 제1 NPN 양극성 트랜지스터(Qn1)를 순차적으로 통과하여 제1 노드(N1)로 트리거 전류가 흐를 수 있고, 그 다음에 제1 PNP 양극성 트랜지스터(Qp1) 및 제1 NPN 양극성 트랜지스터(Qn1)를 통해서 정전기 방전 전류가 흐를 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 양의 정전기 방전 전압이 발생하는 경우, 제1 다이오드(D1)를 통해서 제1 노드(N1)로부터 제2 노드(N2)로 정전기 방전 전류가 흐를 수 있다.
제2 입출력 클램프(72b)는 제2 트랜지스터(Mp2)를 포함할 수 있고, 도 4를 참조하여 전술된 바와 같이, 제2 트랜지스터(Mp2)는 채널 영역 위에 배치된 게이트 전극에 의해서 형성될 수 있다. 도 7b에 도시된 바와 같이, 제3 노드(N3) 및 제2 트랜지스터(Mp2)의 게이트 전극 사이에 제2 캐패시터(C72)가 연결될 수 있고, 제2 트랜지스터(Mp2)의 게이트 전극 및 제2 노드(N2) 사이에 제2 저항(R72)이 연결될 수 있다. 제2 노드(N2) 및 제3 노드(N3) 사이에 양의 정전기 방전 전압이 발생하는 경우, 제2 캐패시터(C72) 및 제2 저항(R72)은 고역 통과 필터(HPF)로 기능할 수 있고, 이에 따라 제2 트랜지스터(Mp2)는 턴-온 상태의 PFET처럼 동작할 수 있다. 이에 따라, 제2 노드(N2)로부터 제2 트랜지스터(Mp2) 및 제2 NPN 양극성 트랜지스터(Qn2)를 순차적으로 통과하여 제3 노드(N3)로 트리거 전류가 흐를 수 있고, 그 다음에 제2 PNP 양극성 트랜지스터(Qp2) 및 제2 NPN 양극성 트랜지스터(Qn2)를 통해서 정전기 방전 전류가 흐를 수 있다. 제2 노드(N2) 및 제3 노드(N3) 사이에 음의 정전기 방전 전압이 발생하는 경우, 제2 다이오드(D2)를 통해서 제3 노드(N3)로부터 제2 노드(N2)로 정전기 방전 전류가 흐를 수 있다.
도 8a 및 도 8b는 본 개시의 예시적 실시예들에 따른 장치의 레이아웃들을 나타내는 도면들이다. 예를 들면, 도 8a는 도 7a의 장치(70a)의 레이아웃(80a)의 평면도 및 단면도를 나타내고, 도 8b는 도 7b의 장치(70b)의 레이아웃(80b)의 평면도 및 단면도를 나타낸다. 도해의 편의상 저항 및 캐패시터는 심볼들로 각각 도시된다. 이하에서, 도 8a 및 도 8b에 대한 설명 중 도 4에 대한 설명과 중복되는 내용은 생략될 것이다.
도 8a를 참조하면, 기판(SUB)에서 딥 n-웰(DNW) 및 제2 n-웰(NW2) 및 제2 p-웰(PW2)이 배치될 수 있고, 딥 n-웰(DNW)에서 제1 p-웰(PW1) 및 제1 n-웰(NW1)이 배치될 수 있다. 제1 p+ 영역(p1)은 기판(SUB) 상에서 제1 실리콘 제어 정류기(81)(또는 딥 n-웰(DNW)) 및 제2 실리콘 제어 정류기(82)를 각각 둘러쌀 수 있다. 제1 p+ 영역(p1)은 제3 노드(N3), 즉 제2 실리콘 제어 정류기(82)의 캐소드에 연결될 수 있다. 제1 게이트 전극(G1)은 도 7a의 제1 트랜지스터(Mn1)의 게이트 전극에 대응할 수 있고, 제2 게이트 전극(G2)은 도 7a의 제2 트랜지스터(Mn2)의 게이트 전극에 대응할 수 있다.
제1 저항(R81)은, 제2 p+ 영역(p2) 및 제1 n+ 영역(n1)이 연결된 제1 노드(N1) 및 제1 게이트 전극(G1) 사이에 연결될 수 있다. 또한, 제1 캐패시터(C81)는, 제3 p+ 영역(p3), 제2 n+ 영역(n2), 제3 n+ 영역(n3) 및 제4 p+ 영역(p4)이 연결된 제2 노드(N2) 및 제1 게이트 전극(G1) 사이에 연결될 수 있다. 제2 저항(R82)은, 제1 p+ 영역(p1), 제4 n+ 영역(n4) 및 제5 p+ 영역(p5)이 연결된 제3 노드(N3) 및 제2 게이트 전극(G2) 사이에 연결될 수 있다. 또한, 제2 캐패시터(C82)는 제2 노드(N2) 및 제2 게이트 전극(G2) 사이에 연결될 수 있다.
도 8b를 참조하면, 기판(SUB)에서 딥 n-웰(DNW), 제2 n-웰(NW2) 및 제2 p-웰(PW2)이 배치될 수 있고, 딥 n-웰(DNW)에서 제1 n-웰(NW1) 및 제1 p-웰(PW1)이 배치될 수 있다. 제1 p+ 영역(p1)은 기판(SUB) 상에서 제1 실리콘 제어 정류기(81)(또는 딥 n-웰(DNW)) 및 제2 실리콘 제어 정류기(82)를 각각 둘러쌀 수 있다. 제1 p+ 영역(p1)은 제3 노드(N3), 즉 제2 실리콘 제어 정류기(82)의 캐소드에 연결될 수 있다. 제1 게이트 전극(G1)은 도 7b의 제1 트랜지스터(Mp1)의 게이트 전극에 대응할 수 있고, 제2 게이트 전극(G2)은 도 7b의 제2 트랜지스터(Mp2)의 게이트 전극에 대응할 수 있다.
제1 캐패시터(C81)는, 제2 p+ 영역(p2) 및 제1 n+ 영역(n1)이 연결된 제1 노드(N1) 및 제1 게이트 전극(G1) 사이에 연결될 수 있다. 또한, 제1 저항(R81)은, 제3 p+ 영역(p3), 제2 n+ 영역(n2), 제3 n+ 영역(n3) 및 제4 p+ 영역(p4)이 연결된 제2 노드(N2) 및 제1 게이트 전극(G1) 사이에 연결될 수 있다. 제2 캐패시터(C82)는, 제1 p+ 영역(p1), 제4 n+ 영역(n4) 및 제5 p+ 영역(p5)이 연결된 제3 노드(N3) 및 제2 게이트 전극(G2) 사이에 연결될 수 있다. 또한, 제2 저항(R82)은 제2 노드(N2) 및 제2 게이트 전극(G2) 사이에 연결될 수 있다.
도 9a 및 도 9b는 본 개시의 예시적 실시예들에 따른 장치의 예시들을 나타내는 회로도들이다. 예를 들면, 도 9a의 회로도는 제1 입출력 클램프(91a) 및 제2 입출력 클램프(92a)를 포함하는 장치(90a)의 등가 회로를 나타내고, 도 9b의 회로도는 제1 입출력 클램프(91b) 및 제2 입출력 클램프(92b)를 포함하는 장치(90b)의 등가 회로를 나타낸다. 이하에서, 도 9a 및 도 9b에 대한 설명 중 도면들을 참조하여 전술된 바와 중복되는 내용은 생략될 것이다.
도 9a를 참조하면, 제1 입출력 클램프(91a)는 제1 트랜지스터(Mp1)를 포함할 수 있고, 도 4를 참조하여 전술된 바와 같이, 제1 트랜지스터(Mp1)는 채널 영역 위에 배치된 게이트 전극에 의해서 형성될 수 있다. 도 9a에 도시된 바와 같이, 제1 노드(N1) 및 제1 트랜지스터(Mp1)의 게이트 전극 사이에 제1 저항(R91)이 연결될 수 있고, 제1 트랜지스터(Mp1)의 게이트 전극 및 후술되는 제2 트랜지스터(Mp2)의 게이트 전극 사이에 캐패시터(C90)가 연결될 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 양의 정전기 방전 전압이 발생하는 경우, 제1 트랜지스터(Mp1)는 턴-온 상태의 PFET처럼 동작할 수 있다. 이에 따라, 제1 노드(N1)로부터 제1 트랜지스터(Mp1) 및 제1 NPN 양극성 트랜지스터(Qn1)를 순차적으로 통과하여 제2 노드(N2)로 트리거 전류가 흐를 수 있고, 그 다음에 제1 PNP 양극성 트랜지스터(Qp1) 및 제1 NPN 양극성 트랜지스터(Qn1)를 통해서 정전기 방전 전류가 흐를 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 음의 정전기 방전 전압이 발생하는 경우, 제1 다이오드(D1)를 통해서 제2 노드(N2)로부터 제1 노드(N1)로 정전기 방전 전류가 흐를 수 있다.
제2 입출력 클램프(92a)는 제2 트랜지스터(Mn2)를 포함할 수 있고, 도 4를 참조하여 전술된 바와 같이, 제2 트랜지스터(Mn2)는 채널 영역 위에 배치된 게이트 전극에 의해서 형성될 수 있다. 도 9a에 도시된 바와 같이, 제3 노드(N3) 및 제2 트랜지스터(Mn2)의 게이트 전극 사이에 제2 저항(R92)이 연결될 수 있고, 제2 트랜지스터(Mn2)의 게이트 전극 및 제1 트랜지스터(Mn1)의 게이트 전극 사이에 캐패시터(C90)가 연결될 수 있다. 제2 노드(N2) 및 제3 노드(N3) 사이에 양의 정전기 방전 전압이 발생하는 경우, 제2 트랜지스터(Mn2)는 턴-온 상태의 NFET처럼 동작할 수 있다. 이에 따라, 제2 노드(N2)로부터 제2 PNP 양극성 트랜지스터(Qp2) 및 제2 트랜지스터(Mn2)를 순차적으로 통과하여 제3 노드(N3)로 트리거 전류가 흐를 수 있고, 그 다음에 제2 PNP 양극성 트랜지스터(Qp2) 및 제2 NPN 양극성 트랜지스터(Qn2)를 통해서 정전기 방전 전류가 흐를 수 있다. 제2 노드(N2) 및 제3 노드(N3) 사이에 음의 정전기 방전 전압이 발생하는 경우, 제2 다이오드(D2)를 통해서 제3 노드(N3)로부터 제2 노드(N2)로 정전기 방전 전류가 흐를 수 있다.
도 9b를 참조하면, 제1 입출력 클램프(91b)는 제1 트랜지스터(Mn1)를 포함할 수 있고, 도 4를 참조하여 전술된 바와 같이, 제1 트랜지스터(Mn1)는 채널 영역 위에 배치된 게이트 전극에 의해서 형성될 수 있다. 도 9b에 도시된 바와 같이, 제1 노드(N1) 및 제1 트랜지스터(Mp1)의 게이트 전극 사이에 제1 캐패시터(C91)가 연결될 수 있고, 제1 트랜지스터(Mp1)의 게이트 전극 및 후술되는 제2 트랜지스터(Mp2)의 게이트 전극 사이에 저항(R90)이 연결될 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 양의 정전기 방전 전압이 발생하는 경우, 제1 캐패시터(C91) 및 저항(R90)은 고역 통과 필터(HPF)로 기능할 수 있고, 이에 따라 제1 트랜지스터(Mn1)는 턴-온 상태의 NFET처럼 동작할 수 있다. 이에 따라, 제1 노드(N1)로부터 제1 PNP 양극성 트랜지스터(Qp1) 및 제1 트랜지스터(Mn1)를 순차적으로 통과하여 제2 노드(N2)로 트리거 전류가 흐를 수 있고, 그 다음에 제1 PNP 양극성 트랜지스터(Qp1) 및 제1 NPN 양극성 트랜지스터(Qn1)를 통해서 정전기 방전 전류가 흐를 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 음의 정전기 방전 전압이 발생하는 경우, 제1 다이오드(D1)를 통해서 제2 노드(N2)로부터 제1 노드(N1)로 정전기 방전 전류가 흐를 수 있다.
제2 입출력 클램프(92b)는 제2 트랜지스터(Mp2)를 포함할 수 있고, 도 4를 참조하여 전술된 바와 같이, 제2 트랜지스터(Mp2)는 채널 영역 위에 배치된 게이트 전극에 의해서 형성될 수 있다. 도 9b에 도시된 바와 같이, 제3 노드(N3) 및 제2 트랜지스터(Mp2)의 게이트 전극 사이에 제2 캐패시터(C92)가 연결될 수 있고, 제2 트랜지스터(Mp2)의 게이트 전극 및 제1 트랜지스터(Mn1)의 게이트 전극 사이에 저항(R90)이 연결될 수 있다. 제2 노드(N2) 및 제3 노드(N3) 사이에 양의 정전기 방전 전압이 발생하는 경우, 제2 캐패시터(C92) 및 저항(R90)은 고역 통과 필터(HPF)로 기능할 수 있고, 이에 따라 제2 트랜지스터(Mp2)는 턴-온 상태의 PFET처럼 동작할 수 있다. 이에 따라, 제2 노드(N2)로부터 제2 트랜지스터(Mp2) 및 제2 NPN 양극성 트랜지스터(Qn2)를 순차적으로 통과하여 제3 노드(N3)로 트리거 전류가 흐를 수 있고, 그 다음에 제2 PNP 양극성 트랜지스터(Qp2) 및 제2 NPN 양극성 트랜지스터(Qn2)를 통해서 정전기 방전 전류가 흐를 수 있다. 제2 노드(N2) 및 제3 노드(N3) 사이에 음의 정전기 방전 전압이 발생하는 경우, 제2 다이오드(D2)를 통해서 제3 노드(N3)로부터 제2 노드(N2)로 정전기 방전 전류가 흐를 수 있다.
도 10a 및 도 10b는 본 개시의 예시적 실시예들에 따른 장치의 레이아웃들을 나타내는 도면들이다. 예를 들면, 도 10a는 도 9a의 장치(90a)의 레이아웃(100a)의 평면도 및 단면도를 나타내고, 도 10b는 도 9b의 장치(90b)의 레이아웃(100b)의 평면도 및 단면도를 나타낸다. 도해의 편의상 저항 및 캐패시터는 심볼들로 각각 도시된다. 이하에서, 도 10a 및 도 10b에 대한 설명 중 도 4에 대한 설명과 중복되는 내용은 생략될 것이다.
도 10a를 참조하면, 기판(SUB)에서 제1 n-웰(NW1), 제1 p-웰(PW1), 제2 n-웰(NW2) 및 제2 p-웰(PW2)이 배치될 수 있다. 제1 p+ 영역(p1)은 기판(SUB) 상에서 제1 실리콘 제어 정류기(101) 및 제2 실리콘 제어 정류기(102)를 각각 둘러쌀 수 있다. 제1 p+ 영역(p1)은 제3 노드(N3), 즉 제2 실리콘 제어 정류기(102)의 캐소드에 연결될 수 있다. 제1 게이트 전극(G1)은 도 9a의 제1 트랜지스터(Mp1)의 게이트 전극에 대응할 수 있고, 제2 게이트 전극(G2)은 도 9a의 제2 트랜지스터(Mn2)의 게이트 전극에 대응할 수 있다.
제1 저항(R101)은, 제1 n+ 영역(n1) 및 제2 p+ 영역(p2)이 연결된 제1 노드(N1) 및 제1 게이트 전극(G1) 사이에 연결될 수 있다. 제2 저항(R102)은, 제1 p+ 영역(p1), 제4 n+ 영역(n4) 및 제5 p+ 영역(p5)이 연결된 제3 노드(N3) 및 제2 게이트 전극(G2) 사이에 연결될 수 있다. 또한, 캐패시터(C100)는, 제1 게이트 전극(G1) 및 제2 게이트 전극(G2) 사이에 연결될 수 있다. 제2 n+ 영역(n2), 제3 p+ 영역(p3), 제3 n+ 영역(n3) 및 제4 p+ 영역(p4)은 제2 노드(N2)에 연결될 수 있다.
도 10b를 참조하면, 기판(SUB)에서 제1 n-웰(NW1), 제1 p-웰(PW1), 제2 n-웰(NW2) 및 제2 p-웰(PW2)이 배치될 수 있다. 제1 p+ 영역(p1)은 기판(SUB) 상에서 제1 실리콘 제어 정류기(101) 및 제2 실리콘 제어 정류기(102)를 각각 둘러쌀 수 있다. 제1 p+ 영역(p1)은 제3 노드(N3), 즉 제2 실리콘 제어 정류기(102)의 캐소드에 연결될 수 있다. 제1 게이트 전극(G1)은 도 9b의 제1 트랜지스터(Mn1)의 게이트 전극에 대응할 수 있고, 제2 게이트 전극(G2)은 도 9b의 제2 트랜지스터(Mp2)의 게이트 전극에 대응할 수 있다.
제1 캐패시터(C101)는, 제1 n+ 영역(n1) 및 제2 p+ 영역(p2)이 연결된 제1 노드(N1) 및 제1 게이트 전극(G1) 사이에 연결될 수 있다. 제2 캐패시터(C102)는, 제1 p+ 영역(p1), 제4 n+ 영역(n4) 및 제5 p+ 영역(p5)이 연결된 제3 노드(N3) 및 제2 게이트 전극(G2) 사이에 연결될 수 있다. 또한, 저항(R100)은 제1 게이트 전극(G1) 및 제2 게이트 전극(G2) 사이에 연결될 수 있다. 제2 n+ 영역(n2), 제3 p+ 영역(p3), 제3 n+ 영역(n3) 및 제4 p+ 영역(p4)은 제2 노드(N2)에 연결될 수 있다.
도 11a 및 도 11b는 본 개시의 예시적 실시예들에 따른 장치의 예시들을 나타내는 회로도들이다. 예를 들면, 도 11a의 회로도는 제1 입출력 클램프(111a) 및 제2 입출력 클램프(112a)를 포함하는 장치(110a)의 등가 회로를 나타내고, 도 11b의 회로도는 제1 입출력 클램프(111b) 및 제2 입출력 클램프(112b)를 포함하는 장치(110b)의 등가 회로를 나타낸다. 이하에서, 도 11a 및 도 11b에 대한 설명 중 도면들을 참조하여 전술된 바와 중복되는 내용은 생략될 것이다.
도 11a를 참조하면, 제1 입출력 클램프(111a)는 제1 트랜지스터(Mn1)를 포함할 수 있고, 도 4를 참조하여 전술된 바와 같이, 제1 트랜지스터(Mn1)는 채널 영역 위에 배치된 게이트 전극에 의해서 형성될 수 있다. 도 11a에 도시된 바와 같이, 제1 노드(N1) 및 제1 트랜지스터(Mn1)의 게이트 전극 사이에 제1 저항(R111)이 연결될 수 있고, 제1 트랜지스터(Mn1)의 게이트 전극 및 후술되는 제2 트랜지스터(Mn2)의 게이트 전극 사이에 캐패시터(C110)가 연결될 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 음의 정전기 방전 전압이 발생하는 경우, 제1 트랜지스터(Mp1)는 턴-온 상태의 NFET처럼 동작할 수 있다. 이에 따라, 제2 노드(N2)로부터 제1 NPN 양극성 트랜지스터(Qn1) 및 제1 트랜지스터(Mn1)를 순차적으로 통과하여 제1 노드(N1)로 트리거 전류가 흐를 수 있고, 그 다음에 제1 PNP 양극성 트랜지스터(Qp1) 및 제1 NPN 양극성 트랜지스터(Qn1)를 통해서 정전기 방전 전류가 흐를 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 양의 정전기 방전 전압이 발생하는 경우, 제1 다이오드(D1)를 통해서 제1 노드(N1)로부터 제2 노드(N2)로 정전기 방전 전류가 흐를 수 있다.
제2 입출력 클램프(112a)는 제2 트랜지스터(Mn2)를 포함할 수 있고, 도 4를 참조하여 전술된 바와 같이, 제2 트랜지스터(Mn2)는 채널 영역 위에 배치된 게이트 전극에 의해서 형성될 수 있다. 도 11a에 도시된 바와 같이, 제3 노드(N3) 및 제2 트랜지스터(Mn2)의 게이트 전극 사이에 제2 저항(R112)이 연결될 수 있고, 제2 트랜지스터(Mn2)의 게이트 전극 및 제1 트랜지스터(Mn1)의 게이트 전극 사이에 캐패시터(C110)가 연결될 수 있다. 제2 노드(N2) 및 제3 노드(N3) 사이에 양의 정전기 방전 전압이 발생하는 경우, 제2 트랜지스터(Mn2)는 턴-온 상태의 NFET처럼 동작할 수 있다. 이에 따라, 제2 노드(N2)로부터 제2 PNP 양극성 트랜지스터(Qp2) 및 제2 트랜지스터(Mn2)를 순차적으로 통과하여 제3 노드(N3)로 트리거 전류가 흐를 수 있고, 그 다음에 제2 PNP 양극성 트랜지스터(Qp2) 및 제2 NPN 양극성 트랜지스터(Qn2)를 통해서 정전기 방전 전류가 흐를 수 있다. 제2 노드(N2) 및 제3 노드(N3) 사이에 음의 정전기 방전 전압이 발생하는 경우, 제2 다이오드(D2)를 통해서 제3 노드(N3)로부터 제2 노드(N2)로 정전기 방전 전류가 흐를 수 있다.
도 11b를 참조하면, 제1 입출력 클램프(111b)는 제1 트랜지스터(Mp1)를 포함할 수 있고, 도 4를 참조하여 전술된 바와 같이, 제1 트랜지스터(Mp1)는 채널 영역 위에 배치된 게이트 전극에 의해서 형성될 수 있다. 도 11b에 도시된 바와 같이, 제1 노드(N1) 및 제1 트랜지스터(Mp1)의 게이트 전극 사이에 제1 캐패시터(C111)가 연결될 수 있고, 제1 트랜지스터(Mp1)의 게이트 전극 및 후술되는 제2 트랜지스터(Mp2)의 게이트 전극 사이에 저항(R110)이 연결될 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 음의 정전기 방전 전압이 발생하는 경우, 제1 캐패시터(C111) 및 저항(R110)은 고역 통과 필터(HPF)로 기능할 수 있고, 이에 따라 제1 트랜지스터(Mp1)는 턴-온 상태의 PFET처럼 동작할 수 있다. 이에 따라, 제2 노드(N2)로부터 제1 트랜지스터(Mp1) 및 제1 NPN 양극성 트랜지스터(Qn1)를 순차적으로 통과하여 제1 노드(N1)로 트리거 전류가 흐를 수 있고, 그 다음에 제1 PNP 양극성 트랜지스터(Qp1) 및 제1 NPN 양극성 트랜지스터(Qn1)를 통해서 정전기 방전 전류가 흐를 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 양의 정전기 방전 전압이 발생하는 경우, 제1 다이오드(D1)를 통해서 제1 노드(N1)로부터 제2 노드(N2)로 정전기 방전 전류가 흐를 수 있다.
제2 입출력 클램프(112b)는 제2 트랜지스터(Mp2)를 포함할 수 있고, 도 4를 참조하여 전술된 바와 같이, 제2 트랜지스터(Mp2)는 채널 영역 위에 배치된 게이트 전극에 의해서 형성될 수 있다. 도 11b에 도시된 바와 같이, 제3 노드(N3) 및 제2 트랜지스터(Mp2)의 게이트 전극 사이에 제2 캐패시터(C112)가 연결될 수 있고, 제2 트랜지스터(Mp2)의 게이트 전극 및 제1 트랜지스터(Mp1)의 게이트 전극 사이에 저항(R110)이 연결될 수 있다. 제2 노드(N2) 및 제3 노드(N3) 사이에 양의 정전기 방전 전압이 발생하는 경우, 제2 캐패시터(C112) 및 저항(R110)은 고역 통과 필터(HPF)로 기능할 수 있고, 이에 따라 제2 트랜지스터(Mp2)는 턴-온 상태의 PFET처럼 동작할 수 있다. 이에 따라, 제2 노드(N2)로부터 제2 트랜지스터(Mp2) 및 제2 NPN 양극성 트랜지스터(Qn2)를 순차적으로 통과하여 제3 노드(N3)로 트리거 전류가 흐를 수 있고, 그 다음에 제2 PNP 양극성 트랜지스터(Qp2) 및 제2 NPN 양극성 트랜지스터(Qn2)를 통해서 정전기 방전 전류가 흐를 수 있다. 제2 노드(N2) 및 제3 노드(N3) 사이에 음의 정전기 방전 전압이 발생하는 경우, 제2 다이오드(D2)를 통해서 제3 노드(N3)로부터 제2 노드(N2)로 정전기 방전 전류가 흐를 수 있다.
도 12a 및 도 12b는 본 개시의 예시적 실시예들에 따른 장치의 레이아웃들을 나타내는 도면들이다. 예를 들면, 도 12a는 도 11a의 장치(110a)의 레이아웃(120a)의 평면도 및 단면도를 나타내고, 도 12b는 도 11b의 장치(110b)의 레이아웃(120b)의 평면도 및 단면도를 나타낸다. 도해의 편의상 저항 및 캐패시터는 심볼들로 각각 도시된다. 이하에서, 도 12a 및 도 12b에 대한 설명 중 도 4에 대한 설명과 중복되는 내용은 생략될 것이다.
도 12a를 참조하면, 기판(SUB)에서 딥 n-웰(DNW) 및 제2 n-웰(NW2) 및 제2 p-웰(PW2)이 배치될 수 있고, 딥 n-웰(DNW)에서 제1 p-웰(PW1) 및 제1 n-웰(NW1)이 배치될 수 있다. 제1 p+ 영역(p1)은 기판(SUB) 상에서 제1 실리콘 제어 정류기(121)(또는 딥 n-웰(DNW)) 및 제2 실리콘 제어 정류기(122)를 각각 둘러쌀 수 있다. 제1 p+ 영역(p1)은 제3 노드(N3), 즉 제2 실리콘 제어 정류기(122)의 캐소드에 연결될 수 있다. 제1 게이트 전극(G1)은 도 11a의 제1 트랜지스터(Mn1)의 게이트 전극에 대응할 수 있고, 제2 게이트 전극(G2)은 도 11a의 제2 트랜지스터(Mn2)의 게이트 전극에 대응할 수 있다.
제1 저항(R121)은, 제2 p+ 영역(p2) 및 제1 n+ 영역(n1)이 연결된 제1 노드(N1) 및 제1 게이트 전극(G1) 사이에 연결될 수 있다. 제2 저항(R122)은, 제1 p+ 영역(p1), 제4 n+ 영역(n4) 및 제5 p+ 영역(p5)이 연결된 제3 노드(N3) 및 제2 게이트 전극(G2) 사이에 연결될 수 있다. 또한, 캐패시터(C120)는 제1 게이트 전극(G1) 및 제2 게이트 전극(G2) 사이에 연결될 수 있다. 제3 p+ 영역(p3), 제2 n+ 영역(n2), 제3 n+ 영역(n3) 및 제4 p+ 영역(p4)은 제2 노드(N2)에 연결될 수 있다.
도 12b를 참조하면, 기판(SUB)에서 딥 n-웰(DNW), 제2 n-웰(NW2) 및 제2 p-웰(PW2)이 배치될 수 있고, 딥 n-웰(DNW)에서 제1 n-웰(NW1) 및 제1 p-웰(PW1)이 배치될 수 있다. 제1 p+ 영역(p1)은 기판(SUB) 상에서 제1 실리콘 제어 정류기(121)(또는 딥 n-웰(DNW)) 및 제2 실리콘 제어 정류기(122)를 각각 둘러쌀 수 있다. 제1 p+ 영역(p1)은 제3 노드(N3), 즉 제2 실리콘 제어 정류기(122)의 캐소드에 연결될 수 있다. 제1 게이트 전극(G1)은 도 11b의 제1 트랜지스터(Mp1)의 게이트 전극에 대응할 수 있고, 제2 게이트 전극(G2)은 도 11b의 제2 트랜지스터(Mp2)의 게이트 전극에 대응할 수 있다.
제1 캐패시터(C121)는, 제2 p+ 영역(p2) 및 제1 n+ 영역(n1)이 연결된 제1 노드(N1) 및 제1 게이트 전극(G1) 사이에 연결될 수 있다. 제2 캐패시터(C122)는, 제1 p+ 영역(p1), 제4 n+ 영역(n4) 및 제5 p+ 영역(p5)이 연결된 제3 노드(N3) 및 제2 게이트 전극(G2) 사이에 연결될 수 있다. 또한, 저항(R120)은 제1 게이트 전극(G1) 및 제2 게이트 전극(G2) 사이에 연결될 수 있다. 제3 p+ 영역(p3), 제2 n+ 영역(n2), 제3 n+ 영역(n3) 및 제4 p+ 영역(p4)은 제2 노드(N2)에 연결될 수 있다.
도 13a 및 도 13b는 본 개시의 예시적 실시예들에 따른 장치의 예시들을 나타내는 회로도들이다. 예를 들면, 도 13a의 회로도는 제1 입출력 클램프(131a) 및 제2 입출력 클램프(132a)를 포함하는 장치(130a)의 등가 회로를 나타내고, 도 13b의 회로도는 제1 입출력 클램프(131b) 및 제2 입출력 클램프(132b)를 포함하는 장치(130b)의 등가 회로를 나타낸다. 이하에서, 도 13a 및 도 13b에 대한 설명 중 도면들을 참조하여 전술된 바와 중복되는 내용은 생략될 것이다.
도 13a를 참조하면, 제1 입출력 클램프(131a)는 제1 트랜지스터(Mp1)를 포함할 수 있고, 도 4를 참조하여 전술된 바와 같이, 제1 트랜지스터(Mp1)는 채널 영역 위에 배치된 게이트 전극에 의해서 형성될 수 있다. 도 13a에 도시된 바와 같이, 제1 노드(N1) 및 제1 트랜지스터(Mp1)의 게이트 전극 사이에 제1 저항(R131)이 연결될 수 있고, 제1 트랜지스터(Mp1)의 게이트 전극 및 제2 노드(N2) 사이에 제1 캐패시터(C131)가 연결될 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 양의 정전기 방전 전압이 발생하는 경우, 제1 캐패시터(C131) 및 제1 저항(R131)은 고역 통과 필터(HPF)로 기능할 수 있고, 이에 따라 제1 트랜지스터(Mp1)는 턴-온 상태의 PFET처럼 동작할 수 있다. 이에 따라, 제1 노드(N1)로부터 제1 트랜지스터(Mp1) 및 제1 NPN 양극성 트랜지스터(Qn1)를 순차적으로 통과하여 제2 노드(N2)로 트리거 전류가 흐를 수 있고, 그 다음에 제1 PNP 양극성 트랜지스터(Qp1) 및 제1 NPN 양극성 트랜지스터(Qn1)를 통해서 정전기 방전 전류가 흐를 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 음의 정전기 방전 전압이 발생하는 경우, 제1 다이오드(D1)를 통해서 제2 노드(N2)로부터 제1 노드(N1)로 정전기 방전 전류가 흐를 수 있다.
제2 입출력 클램프(132a)는 제2 트랜지스터(Mp2)를 포함할 수 있고, 도 4를 참조하여 전술된 바와 같이, 제2 트랜지스터(Mp2)는 채널 영역 위에 배치된 게이트 전극에 의해서 형성될 수 있다. 도 13a에 도시된 바와 같이, 제3 노드(N3) 및 제2 트랜지스터(Mp2)의 게이트 전극 사이에 제2 캐패시터(C132)가 연결될 수 있고, 제2 트랜지스터(Mp2)의 게이트 전극 및 제2 노드(N2) 사이에 제2 저항(R132)이 연결될 수 있다. 제2 노드(N2) 및 제3 노드(N3) 사이에 양의 정전기 방전 전압이 발생하는 경우, 제2 캐패시터(C132) 및 제2 저항(R132)은 고역 통과 필터(HPF)로 기능할 수 있고, 이에 따라 제2 트랜지스터(Mp2)는 턴-온 상태의 PFET처럼 동작할 수 있다. 이에 따라, 제2 노드(N2)로부터 제2 트랜지스터(Mp2) 및 제2 NPN 양극성 트랜지스터(Qn2)를 순차적으로 통과하여 제3 노드(N3)로 트리거 전류가 흐를 수 있고, 그 다음에 제2 PNP 양극성 트랜지스터(Qp2) 및 제2 NPN 양극성 트랜지스터(Qn2)를 통해서 정전기 방전 전류가 흐를 수 있다. 제2 노드(N2) 및 제3 노드(N3) 사이에 음의 정전기 방전 전압이 발생하는 경우, 제2 다이오드(D2)를 통해서 제3 노드(N3)로부터 제2 노드(N2)로 정전기 방전 전류가 흐를 수 있다.
도 13b를 참조하면, 제1 입출력 클램프(131b)는 제1 트랜지스터(Mn1)를 포함할 수 있고, 도 4를 참조하여 전술된 바와 같이, 제1 트랜지스터(Mn1)는 채널 영역 위에 배치된 게이트 전극에 의해서 형성될 수 있다. 도 13b에 도시된 바와 같이, 제1 노드(N1) 및 제1 트랜지스터(Mn1)의 게이트 전극 사이에 제1 캐패시터(C131)가 연결될 수 있고, 제1 트랜지스터(Mn1)의 게이트 전극 및 제2 노드(N2) 사이에 제1 저항(R131)이 연결될 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 양의 정전기 방전 전압이 발생하는 경우, 제1 캐패시터(C131) 및 제1 저항(R131)은 고역 통과 필터(HPF)로 기능할 수 있고, 이에 따라 제1 트랜지스터(Mn1)는 턴-온 상태의 NFET처럼 동작할 수 있다. 이에 따라, 제1 노드(N1)로부터 제1 PNP 양극성 트랜지스터(Qp1) 및 제1 트랜지스터(Mn1)를 순차적으로 통과하여 제2 노드(N2)로 트리거 전류가 흐를 수 있고, 그 다음에 제1 PNP 양극성 트랜지스터(Qp1) 및 제1 NPN 양극성 트랜지스터(Qn1)를 통해서 정전기 방전 전류가 흐를 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 음의 정전기 방전 전압이 발생하는 경우, 제1 다이오드(D1)를 통해서 제2 노드(N2)로부터 제1 노드(N1)로 정전기 방전 전류가 흐를 수 있다.
제2 입출력 클램프(132b)는 제2 트랜지스터(Mn2)를 포함할 수 있고, 도 4를 참조하여 전술된 바와 같이, 제2 트랜지스터(Mn2)는 채널 영역 위에 배치된 게이트 전극에 의해서 형성될 수 있다. 도 13b에 도시된 바와 같이, 제3 노드(N3) 및 제2 트랜지스터(Mn2)의 게이트 전극 사이에 제2 저항(R132)이 연결될 수 있고, 제2 트랜지스터(Mn2)의 게이트 전극 및 제2 노드(N2) 사이에 제2 캐패시터(C132)가 연결될 수 있다. 제2 노드(N2) 및 제3 노드(N3) 사이에 양의 정전기 방전 전압이 발생하는 경우, 제2 캐패시터(C132) 및 제2 저항(R132)은 고역 통과 필터(HPF)로 기능할 수 있고, 이에 따라 제2 트랜지스터(Mn2)는 턴-온 상태의 NFET처럼 동작할 수 있다. 이에 따라, 제2 노드(N2)로부터 제2 PNP 양극성 트랜지스터(Qp2) 및 제2 트랜지스터(Mn2)를 순차적으로 통과하여 제3 노드(N3)로 트리거 전류가 흐를 수 있고, 그 다음에 제2 PNP 양극성 트랜지스터(Qp2) 및 제2 NPN 양극성 트랜지스터(Qn2)를 통해서 정전기 방전 전류가 흐를 수 있다. 제2 노드(N2) 및 제3 노드(N3) 사이에 음의 정전기 방전 전압이 발생하는 경우, 제2 다이오드(D2)를 통해서 제3 노드(N3)로부터 제2 노드(N2)로 정전기 방전 전류가 흐를 수 있다.
도 14a 및 도 14b는 본 개시의 예시적 실시예들에 따른 장치의 레이아웃들을 나타내는 도면들이다. 예를 들면, 도 14a는 도 13a의 장치(130a)의 레이아웃(140a)의 평면도 및 단면도를 나타내고, 도 14b는 도 13b의 장치(130b)의 레이아웃(140b)의 평면도 및 단면도를 나타낸다. 도해의 편의상 저항 및 캐패시터는 심볼들로 각각 도시된다. 이하에서, 도 14a 및 도 14b에 대한 설명 중 도 4에 대한 설명과 중복되는 내용은 생략될 것이다.
도 14a를 참조하면, 기판(SUB)에서 제1 n-웰(NW1), 제1 p-웰(PW1), 제2 n-웰(NW2) 및 제2 p-웰(PW2)이 배치될 수 있다. 제1 p+ 영역(p1)은 기판(SUB) 상에서 제1 실리콘 제어 정류기(141) 및 제2 실리콘 제어 정류기(142)를 각각 둘러쌀 수 있다. 제1 p+ 영역(p1)은 제3 노드(N3), 즉 제2 실리콘 제어 정류기(142)의 캐소드에 연결될 수 있다. 제1 게이트 전극(G1)은 도 13a의 제1 트랜지스터(Mp1)의 게이트 전극에 대응할 수 있고, 제2 게이트 전극(G2)은 도 13a의 제2 트랜지스터(Mp2)의 게이트 전극에 대응할 수 있다.
제1 저항(R141)은, 제1 n+ 영역(n1) 및 제2 p+ 영역(p2)이 연결된 제1 노드(N1) 및 제1 게이트 전극(G1) 사이에 연결될 수 있다. 또한, 제1 캐패시터(C141)는, 제2 n+ 영역(n2), 제3 p+ 영역(p3), 제3 n+ 영역(n3) 및 제4 p+ 영역(p4)이 연결된 제2 노드(N2) 및 제1 게이트 전극(G1) 사이에 연결될 수 있다. 제2 캐패시터(C142)는, 제1 p+ 영역(p1), 제4 n+ 영역(n4) 및 제5 p+ 영역(p5)이 연결된 제3 노드(N3) 및 제2 게이트 전극(G2) 사이에 연결될 수 있다. 또한, 제2 저항(R142)은 제2 노드(N2) 및 제2 게이트 전극(G2) 사이에 연결될 수 있다.
도 14b를 참조하면, 기판(SUB)에서 제1 n-웰(NW1), 제1 p-웰(PW1), 제2 n-웰(NW2) 및 제2 p-웰(PW2)이 배치될 수 있다. 제1 p+ 영역(p1)은 기판(SUB) 상에서 제1 실리콘 제어 정류기(141) 및 제2 실리콘 제어 정류기(142)를 각각 둘러쌀 수 있다. 제1 p+ 영역(p1)은 제3 노드(N3), 즉 제2 실리콘 제어 정류기(142)의 캐소드에 연결될 수 있다. 제1 게이트 전극(G1)은 도 13b의 제1 트랜지스터(Mn1)의 게이트 전극에 대응할 수 있고, 제2 게이트 전극(G2)은 도 13b의 제2 트랜지스터(Mn2)의 게이트 전극에 대응할 수 있다.
제1 캐패시터(C141)는, 제1 n+ 영역(n1) 및 제2 p+ 영역(p2)이 연결된 제1 노드(N1) 및 제1 게이트 전극(G1) 사이에 연결될 수 있다. 또한, 제1 저항(R141)은, 제2 n+ 영역(n2), 제3 p+ 영역(p3), 제3 n+ 영역(n3) 및 제4 p+ 영역(p4)이 연결된 제2 노드(N2) 및 제1 게이트 전극(G1) 사이에 연결될 수 있다. 제2 저항(R142)은, 제1 p+ 영역(p1), 제4 n+ 영역(n4) 및 제5 p+ 영역(p5)이 연결된 제3 노드(N3) 및 제2 게이트 전극(G2) 사이에 연결될 수 있다. 또한, 제2 캐패시터(C142)는 제2 노드(N2) 및 제2 게이트 전극(G2) 사이에 연결될 수 있다.
도 15a 및 도 15b는 본 개시의 예시적 실시예들에 따른 장치의 예시들을 나타내는 회로도들이다. 예를 들면, 도 15a의 회로도는 제1 입출력 클램프(151a) 및 제2 입출력 클램프(152a)를 포함하는 장치(150a)의 등가 회로를 나타내고, 도 15b의 회로도는 제1 입출력 클램프(151b) 및 제2 입출력 클램프(152b)를 포함하는 장치(150b)의 등가 회로를 나타낸다. 이하에서, 도 15a 및 도 15b에 대한 설명 중 도면들을 참조하여 전술된 바와 중복되는 내용은 생략될 것이다.
도 15a를 참조하면, 제1 입출력 클램프(151a)는 제1 트랜지스터(Mn1)를 포함할 수 있고, 도 4를 참조하여 전술된 바와 같이, 제1 트랜지스터(Mp1)는 채널 영역 위에 배치된 게이트 전극에 의해서 형성될 수 있다. 도 15a에 도시된 바와 같이, 제1 노드(N1) 및 제1 트랜지스터(Mn1)의 게이트 전극 사이에 제1 저항(R151)이 연결될 수 있고, 제1 트랜지스터(Mn1)의 게이트 전극 및 제2 노드(N2) 사이에 제1 캐패시터(C151)가 연결될 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 음의 정전기 방전 전압이 발생하는 경우, 제1 캐패시터(C151) 및 제1 저항(R151)은 고역 통과 필터(HPF)로 기능할 수 있고, 이에 따라 제1 트랜지스터(Mn1)는 턴-온 상태의 NFET처럼 동작할 수 있다. 이에 따라, 제2 노드(N2)로부터 제1 PNP 양극성 트랜지스터(Qp1) 및 제1 트랜지스터(Mn1)를 순차적으로 통과하여 제1 노드(N1)로 트리거 전류가 흐를 수 있고, 그 다음에 제1 PNP 양극성 트랜지스터(Qp1) 및 제1 NPN 양극성 트랜지스터(Qn1)를 통해서 정전기 방전 전류가 흐를 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 양의 정전기 방전 전압이 발생하는 경우, 제1 다이오드(D1)를 통해서 제1 노드(N1)로부터 제2 노드(N2)로 정전기 방전 전류가 흐를 수 있다.
제2 입출력 클램프(152a)는 제2 트랜지스터(Mp2)를 포함할 수 있고, 도 4를 참조하여 전술된 바와 같이, 제2 트랜지스터(Mp2)는 채널 영역 위에 배치된 게이트 전극에 의해서 형성될 수 있다. 도 15a에 도시된 바와 같이, 제3 노드(N3) 및 제2 트랜지스터(Mp2)의 게이트 전극 사이에 제2 캐패시터(C152)가 연결될 수 있고, 제2 트랜지스터(Mp2)의 게이트 전극 및 제2 노드(N2) 사이에 제2 저항(R152)이 연결될 수 있다. 제2 노드(N2) 및 제3 노드(N3) 사이에 양의 정전기 방전 전압이 발생하는 경우, 제2 캐패시터(C152) 및 제2 저항(R152)은 고역 통과 필터(HPF)로 기능할 수 있고, 이에 따라 제2 트랜지스터(Mp2)는 턴-온 상태의 PFET처럼 동작할 수 있다. 이에 따라, 제2 노드(N2)로부터 제2 트랜지스터(Mp2) 및 제2 NPN 양극성 트랜지스터(Qn2)를 순차적으로 통과하여 제3 노드(N3)로 트리거 전류가 흐를 수 있고, 그 다음에 제2 PNP 양극성 트랜지스터(Qp2) 및 제2 NPN 양극성 트랜지스터(Qn2)를 통해서 정전기 방전 전류가 흐를 수 있다. 제2 노드(N2) 및 제3 노드(N3) 사이에 음의 정전기 방전 전압이 발생하는 경우, 제2 다이오드(D2)를 통해서 제3 노드(N3)로부터 제2 노드(N2)로 정전기 방전 전류가 흐를 수 있다.
도 15b를 참조하면, 제1 입출력 클램프(151b)는 제1 트랜지스터(Mp1)를 포함할 수 있고, 도 4를 참조하여 전술된 바와 같이, 제1 트랜지스터(Mp1)는 채널 영역 위에 배치된 게이트 전극에 의해서 형성될 수 있다. 도 15b에 도시된 바와 같이, 제1 노드(N1) 및 제1 트랜지스터(Mp1)의 게이트 전극 사이에 제1 캐패시터(C151)가 연결될 수 있고, 제1 트랜지스터(Mp1)의 게이트 전극 및 제2 노드(N2) 사이에 제1 저항(R151)이 연결될 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 음의 정전기 방전 전압이 발생하는 경우, 제1 캐패시터(C151) 및 제1 저항(R151)은 고역 통과 필터(HPF)로 기능할 수 있고, 이에 따라 제1 트랜지스터(Mp1)는 턴-온 상태의 PFET처럼 동작할 수 있다. 이에 따라, 제2 노드(N2)로부터 제1 트랜지스터(Mp1) 및 제1 NPN 양극성 트랜지스터(Qn1)를 순차적으로 통과하여 제1 노드(N1)로 트리거 전류가 흐를 수 있고, 그 다음에 제1 PNP 양극성 트랜지스터(Qp1) 및 제1 NPN 양극성 트랜지스터(Qn1)를 통해서 정전기 방전 전류가 흐를 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 양의 정전기 방전 전압이 발생하는 경우, 제1 다이오드(D1)를 통해서 제1 노드(N1)로부터 제2 노드(N2)로 정전기 방전 전류가 흐를 수 있다.
제2 입출력 클램프(152b)는 제2 트랜지스터(Mn2)를 포함할 수 있고, 도 4를 참조하여 전술된 바와 같이, 제2 트랜지스터(Mn2)는 채널 영역 위에 배치된 게이트 전극에 의해서 형성될 수 있다. 도 15b에 도시된 바와 같이, 제3 노드(N3) 및 제2 트랜지스터(Mn2)의 게이트 전극 사이에 제2 저항(R152)이 연결될 수 있고, 제2 트랜지스터(Mn2)의 게이트 전극 및 제2 노드(N2) 사이에 제2 캐패시터(C152)가 연결될 수 있다. 제2 노드(N2) 및 제3 노드(N3) 사이에 양의 정전기 방전 전압이 발생하는 경우, 제2 캐패시터(C152) 및 제2 저항(R152)은 고역 통과 필터(HPF)로 기능할 수 있고, 이에 따라 제2 트랜지스터(Mn2)는 턴-온 상태의 NFET처럼 동작할 수 있다. 이에 따라, 제2 노드(N2)로부터 제2 PNP 양극성 트랜지스터(Qp2) 및 제2 트랜지스터(Mn2)를 순차적으로 통과하여 제3 노드(N3)로 트리거 전류가 흐를 수 있고, 그 다음에 제2 PNP 양극성 트랜지스터(Qp2) 및 제2 NPN 양극성 트랜지스터(Qn2)를 통해서 정전기 방전 전류가 흐를 수 있다. 제2 노드(N2) 및 제3 노드(N3) 사이에 음의 정전기 방전 전압이 발생하는 경우, 제2 다이오드(D2)를 통해서 제3 노드(N3)로부터 제2 노드(N2)로 정전기 방전 전류가 흐를 수 있다.
도 16a 및 도 16b는 본 개시의 예시적 실시예들에 따른 장치의 레이아웃들을 나타내는 도면들이다. 예를 들면, 도 16a는 도 15a의 장치(150a)의 레이아웃(160a)의 평면도 및 단면도를 나타내고, 도 16b는 도 15b의 장치(150b)의 레이아웃(160b)의 평면도 및 단면도를 나타낸다. 도해의 편의상 저항 및 캐패시터는 심볼들로 각각 도시된다. 이하에서, 도 16a 및 도 16b에 대한 설명 중 도 4에 대한 설명과 중복되는 내용은 생략될 것이다.
도 16a를 참조하면, 기판(SUB)에서 딥 n-웰(DNW) 및 제2 n-웰(NW2) 및 제2 p-웰(PW2)이 배치될 수 있고, 딥 n-웰(DNW)에서 제1 p-웰(PW1) 및 제1 n-웰(NW1)이 배치될 수 있다. 제1 p+ 영역(p1)은 기판(SUB) 상에서 제1 실리콘 제어 정류기(161)(또는 딥 n-웰(DNW)) 및 제2 실리콘 제어 정류기(162)를 각각 둘러쌀 수 있다. 제1 p+ 영역(p1)은 제3 노드(N3), 즉 제2 실리콘 제어 정류기(162)의 캐소드에 연결될 수 있다. 제1 게이트 전극(G1)은 도 15a의 제1 트랜지스터(Mn1)의 게이트 전극에 대응할 수 있고, 제2 게이트 전극(G2)은 도 15a의 제2 트랜지스터(Mn2)의 게이트 전극에 대응할 수 있다.
제1 저항(R161)은, 제2 p+ 영역(p2) 및 제1 n+ 영역(n1)이 연결된 제1 노드(N1) 및 제1 게이트 전극(G1) 사이에 연결될 수 있다. 또한, 제1 캐패시터(C161)는, 제3 p+ 영역(p3), 제2 n+ 영역(n2), 제3 n+ 영역(n3) 및 제4 p+ 영역(p4)이 연결된 제2 노드(N2) 및 제1 게이트 전극(G1) 사이에 연결될 수 있다. 제2 캐패시터(C162)는, 제1 p+ 영역(p1), 제4 n+ 영역(n4) 및 제5 p+ 영역(p5)이 연결된 제3 노드(N3) 및 제2 게이트 전극(G2) 사이에 연결될 수 있다. 또한, 제2 저항(R162)은 제2 노드(N2) 및 제2 게이트 전극(G2) 사이에 연결될 수 있다.
도 16b를 참조하면, 기판(SUB)에서 딥 n-웰(DNW), 제2 n-웰(NW2) 및 제2 p-웰(PW2)이 배치될 수 있고, 딥 n-웰(DNW)에서 제1 n-웰(NW1) 및 제1 p-웰(PW1)이 배치될 수 있다. 제1 p+ 영역(p1)은 기판(SUB) 상에서 제1 실리콘 제어 정류기(161)(또는 딥 n-웰(DNW)) 및 제2 실리콘 제어 정류기(162)를 각각 둘러쌀 수 있다. 제1 p+ 영역(p1)은 제3 노드(N3), 즉 제2 실리콘 제어 정류기(162)의 캐소드에 연결될 수 있다. 제1 게이트 전극(G1)은 도 15b의 제1 트랜지스터(Mp1)의 게이트 전극에 대응할 수 있고, 제2 게이트 전극(G2)은 도 15b의 제2 트랜지스터(Mp2)의 게이트 전극에 대응할 수 있다.
제1 캐패시터(C161)는, 제2 p+ 영역(p2) 및 제1 n+ 영역(n1)이 연결된 제1 노드(N1) 및 제1 게이트 전극(G1) 사이에 연결될 수 있다. 또한, 제1 저항(R161)은, 제3 p+ 영역(p3), 제2 n+ 영역(n2), 제3 n+ 영역(n3) 및 제4 p+ 영역(p4)이 연결된 제2 노드(N2) 및 제1 게이트 전극(G1) 사이에 연결될 수 있다. 제2 저항(R162)은, 제1 p+ 영역(p1), 제4 n+ 영역(n4) 및 제5 p+ 영역(p5)이 연결된 제3 노드(N3) 및 제2 게이트 전극(G2) 사이에 연결될 수 있다. 또한, 제2 캐패시터(C162)는 제2 노드(N2) 및 제2 게이트 전극(G2) 사이에 연결될 수 있다.
도 17a 및 도 17b는 본 개시의 예시적 실시예들에 따른 장치의 예시들을 나타내는 회로도들이다. 예를 들면, 도 17a의 회로도는 제1 입출력 클램프(171a) 및 제2 입출력 클램프(172a)를 포함하는 장치(170a)의 등가 회로를 나타내고, 도 17b의 회로도는 제1 입출력 클램프(171b) 및 제2 입출력 클램프(172b)를 포함하는 장치(170b)의 등가 회로를 나타낸다. 이하에서, 도 17a 및 도 17b에 대한 설명 중 도면들을 참조하여 전술된 바와 중복되는 내용은 생략될 것이다.
도 17a를 참조하면, 제1 입출력 클램프(171a)는 제1 트랜지스터(Mp1)를 포함할 수 있고, 도 4를 참조하여 전술된 바와 같이, 제1 트랜지스터(Mp1)는 채널 영역 위에 배치된 게이트 전극에 의해서 형성될 수 있다. 도 17a에 도시된 바와 같이, 제1 노드(N1) 및 제1 트랜지스터(Mp1)의 게이트 전극 사이에 제1 캐패시터(C171)가 연결될 수 있고, 제1 트랜지스터(Mp1)의 게이트 전극 및 제2 노드(N2) 사이에 저항(R170)이 연결될 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 음의 정전기 방전 전압이 발생하는 경우, 제1 캐패시터(C171) 및 저항(R170)은 고역 통과 필터(HPF)로 기능할 수 있고, 이에 따라 제1 트랜지스터(Mp1)는 턴-온 상태의 PFET처럼 동작할 수 있다. 이에 따라, 제2 노드(N2)로부터 제1 트랜지스터(Mp1) 및 제1 NPN 양극성 트랜지스터(Qn1)를 순차적으로 통과하여 제1 노드(N1)로 트리거 전류가 흐를 수 있고, 그 다음에 제1 PNP 양극성 트랜지스터(Qp1) 및 제1 NPN 양극성 트랜지스터(Qn1)를 통해서 정전기 방전 전류가 흐를 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 양의 정전기 방전 전압이 발생하는 경우, 제1 다이오드(D1)를 통해서 제1 노드(N1)로부터 제2 노드(N2)로 정전기 방전 전류가 흐를 수 있다.
제2 입출력 클램프(172a)는 제2 트랜지스터(Mp2)를 포함할 수 있고, 도 4를 참조하여 전술된 바와 같이, 제2 트랜지스터(Mn2)는 채널 영역 위에 배치된 게이트 전극에 의해서 형성될 수 있다. 도 17a에 도시된 바와 같이, 제3 노드(N3) 및 제2 트랜지스터(Mp2)의 게이트 전극 사이에 제2 캐패시터(C172)가 연결될 수 있고, 제2 트랜지스터(Mp2)의 게이트 전극 및 제2 노드(N2) 사이에 저항(R170)이 연결될 수 있다. 제2 노드(N2) 및 제3 노드(N3) 사이에 양의 정전기 방전 전압이 발생하는 경우, 제2 캐패시터(C172) 및 저항(R170)에 의해서 고역 통과 필터(HPF)로 기능할 수 있고, 이에 따라 제2 트랜지스터(Mp2)는 턴-온 상태의 PFET처럼 동작할 수 있다. 이에 따라, 제2 노드(N2)로부터 제2 트랜지스터(Mp2) 및 제2 NPN 양극성 트랜지스터(Qn2)를 순차적으로 통과하여 제3 노드(N3)로 트리거 전류가 흐를 수 있고, 그 다음에 제2 PNP 양극성 트랜지스터(Qp2) 및 제2 NPN 양극성 트랜지스터(Qn2)를 통해서 정전기 방전 전류가 흐를 수 있다. 제2 노드(N2) 및 제3 노드(N3) 사이에 음의 정전기 방전 전압이 발생하는 경우, 제2 다이오드(D2)를 통해서 제3 노드(N3)로부터 제2 노드(N2)로 정전기 방전 전류가 흐를 수 있다.
도 17b를 참조하면, 제1 입출력 클램프(171b)는 제1 트랜지스터(Mn1)를 포함할 수 있고, 도 4를 참조하여 전술된 바와 같이, 제1 트랜지스터(Mn1)는 채널 영역 위에 배치된 게이트 전극에 의해서 형성될 수 있다. 도 17b에 도시된 바와 같이, 제1 노드(N1) 및 제1 트랜지스터(Mn1)의 게이트 전극 사이에 제1 캐패시터(C171)가 연결될 수 있고, 제1 트랜지스터(Mn1)의 게이트 전극 및 제2 노드(N2) 사이에 저항(R170)이 연결될 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 양의 정전기 방전 전압이 발생하는 경우, 제1 캐패시터(C171) 및 저항(R170)은 고역 통과 필터(HPF)로 기능할 수 있고, 이에 따라 제1 트랜지스터(Mn1)는 턴-온 상태의 NFET처럼 동작할 수 있다. 이에 따라, 제1 노드(N1)로부터 제1 PNP 양극성 트랜지스터(Qp1) 및 제1 트랜지스터(Mn1)를 순차적으로 통과하여 제2 노드(N2)로 트리거 전류가 흐를 수 있고, 그 다음에 제1 PNP 양극성 트랜지스터(Qp1) 및 제1 NPN 양극성 트랜지스터(Qn1)를 통해서 정전기 방전 전류가 흐를 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이에 음의 정전기 방전 전압이 발생하는 경우, 제1 다이오드(D1)를 통해서 제2 노드(N2)로부터 제1 노드(N1)로 정전기 방전 전류가 흐를 수 있다.
제2 입출력 클램프(172b)는 제2 트랜지스터(Mp2)를 포함할 수 있고, 도 4를 참조하여 전술된 바와 같이, 제2 트랜지스터(Mp2)는 채널 영역 위에 배치된 게이트 전극에 의해서 형성될 수 있다. 도 17b에 도시된 바와 같이, 제3 노드(N3) 및 제2 트랜지스터(Mp2)의 게이트 전극 사이에 제2 캐패시터(C172)가 연결될 수 있고, 제2 트랜지스터(Mp2)의 게이트 전극 및 제2 노드(N2) 사이에 저항(R170)이 연결될 수 있다. 제2 노드(N2) 및 제3 노드(N3) 사이에 양의 정전기 방전 전압이 발생하는 경우, 제2 캐패시터(C172) 및 저항(R170)은 고역 통과 필터(HPF)로 기능할 수 있고, 이에 따라 제2 트랜지스터(Mp2)는 턴-온 상태의 PFET처럼 동작할 수 있다. 이에 따라, 제2 노드(N2)로부터 제2 트랜지스터(Mp2) 및 제2 NPN 양극성 트랜지스터(Qn2)를 순차적으로 통과하여 제3 노드(N3)로 트리거 전류가 흐를 수 있고, 그 다음에 제2 PNP 양극성 트랜지스터(Qp2) 및 제2 NPN 양극성 트랜지스터(Qn2)를 통해서 정전기 방전 전류가 흐를 수 있다. 제2 노드(N2) 및 제3 노드(N3) 사이에 음의 정전기 방전 전압이 발생하는 경우, 제2 다이오드(D2)를 통해서 제3 노드(N3)로부터 제2 노드(N2)로 정전기 방전 전류가 흐를 수 있다.
도 18a 및 도 18b는 본 개시의 예시적 실시예들에 따른 장치의 레이아웃들을 나타내는 도면들이다. 예를 들면, 도 18a는 도 17a의 장치(170a)의 레이아웃(180a)의 평면도 및 단면도를 나타내고, 도 18b는 도 17b의 장치(170b)의 레이아웃(180b)의 평면도 및 단면도를 나타낸다. 도해의 편의상 저항 및 캐패시터는 심볼들로 각각 도시된다. 이하에서, 도 18a 및 도 18b에 대한 설명 중 도 4에 대한 설명과 중복되는 내용은 생략될 것이다.
도 18a를 참조하면, 기판(SUB)에서 딥 n-웰(DNW) 및 제2 n-웰(NW2) 및 제2 p-웰(PW2)이 배치될 수 있고, 딥 n-웰(DNW)에서 제1 p-웰(PW1) 및 제1 n-웰(NW1)이 배치될 수 있다. 제1 p+ 영역(p1)은 기판(SUB) 상에서 제1 실리콘 제어 정류기(181)(또는 딥 n-웰(DNW)) 및 제2 실리콘 제어 정류기(182)를 각각 둘러쌀 수 있다. 제1 p+ 영역(p1)은 제3 노드(N3), 즉 제2 실리콘 제어 정류기(182)의 캐소드에 연결될 수 있다. 제1 게이트 전극(G1)은 도 17a의 제1 트랜지스터(Mp1)의 게이트 전극에 대응할 수 있고, 제2 게이트 전극(G2)은 도 17a의 제2 트랜지스터(Mp2)의 게이트 전극에 대응할 수 있다.
제1 캐패시터(C181)는, 제2 p+ 영역(p2) 및 제1 n+ 영역(n1)이 연결된 제1 노드(N1) 및 제1 게이트 전극(G1) 사이에 연결될 수 있다. 제2 캐패시터(C182)는, 제1 p+ 영역(p1), 제4 n+ 영역(n4) 및 제5 p+ 영역(p5)이 연결된 제3 노드(N3) 및 제2 게이트 전극(G2) 사이에 연결될 수 있다. 저항(R180)은, 제3 p+ 영역(p3), 제2 n+ 영역(n2), 제3 n+ 영역(n3) 및 제4 p+ 영역(p4)이 연결된 제2 노드(N2) 및 제1 게이트 전극(G1)(또는 제2 게이트 전극(G2)) 사이에 연결될 수 있다.
도 18b를 참조하면, 기판(SUB)에서 제1 n-웰(NW1), 제1 p-웰(PW1), 제2 n-웰(NW2) 및 제2 p-웰(PW2)이 배치될 수 있다. 제1 p+ 영역(p1)은 기판(SUB) 상에서 제1 실리콘 제어 정류기(181) 및 제2 실리콘 제어 정류기(182)를 각각 둘러쌀 수 있다. 제1 p+ 영역(p1)은 제3 노드(N3), 즉 제2 실리콘 제어 정류기(182)의 캐소드에 연결될 수 있다. 제1 게이트 전극(G1)은 도 13b의 제1 트랜지스터(Mn1)의 게이트 전극에 대응할 수 있고, 제2 게이트 전극(G2)은 도 13b의 제2 트랜지스터(Mp2)의 게이트 전극에 대응할 수 있다.
제1 캐패시터(C181)는, 제1 n+ 영역(n1) 및 제2 p+ 영역(p2)이 연결된 제1 노드(N1) 및 제1 게이트 전극(G1) 사이에 연결될 수 있다. 제2 캐패시터(C182)는, 제1 p+ 영역(p1), 제4 n+ 영역(n4) 및 제5 p+ 영역(p5)이 연결된 제3 노드(N3) 및 제2 게이트 전극(G2) 사이에 연결될 수 있다. 또한, 저항(R180)은, 제2 n+ 영역(n2), 제3 p+ 영역(p3), 제3 n+ 영역(n3) 및 제4 p+ 영역(p4)이 연결된 제2 노드(N2) 및 제1 게이트 전극(또는 제2 게이트 전극(G2)) 사이에 연결될 수 있다.
도 19a 및 도 19b는 본 개시의 예시적 실시예들에 따른 장치의 예시들을 나타내는 회로도들이다. 예를 들면, 도 19a의 회로도는 제1 입출력 클램프(191a), 제2 입출력 클램프(192a) 및 파워 클램프(193a)를 포함하는 장치(190a)의 등가 회로를 나타내고, 도 19b의 회로도는 제1 입출력 클램프(191b), 제2 입출력 클램프(192b) 및 파워 클램프(193b)를 포함하는 장치(190b)의 등가 회로를 나타낸다. 이하에서, 도 19a 및 도 19b에 대한 설명 중 도면들을 참조하여 전술된 바와 중복되는 내용은 생략될 것이다.
도 19a를 참조하면, 제1 입출력 클램프(191a)는 제1 트랜지스터(Mn1)를 포함할 수 있고, 제2 입출력 클램프(192a)는 제2 트랜지스터(Mn2)를 포함할 수 있다. 파워 클램프(193a)는 트랜지스터(M19), 캐패시터(C190) 및 저항(R190)을 포함할 수 있다. 트랜지스터(M19)의 전류 단자들은 제1 노드(N1) 및 제3 노드(N3)에 각각 연결될 수 있다. 캐패시터(C190)는 제1 노드(N1) 및 트랜지스터(M19)의 게이트 단자 사이에 연결될 수 있고, 저항(R190)은 제3 노드(N3) 및 트랜지스터(M19)의 게이트 단자 사이에 연결될 수 있다. 이에 따라, 파워 클램프(193a)는 제1 노드(N1) 및 제3 노드(N3) 사이에 양의 정전기 방전 전압이 발생하는 경우, 낮은 임피던스의 경로를 형성할 수 있다. 도 19a에 도시된 바와 같이, 제1 트랜지스터(Mn1)의 게이트 전극 및 제2 트랜지스터(Mn2)의 게이트 전극이 트랜지스터(M19)의 게이트 전극에 연결될 수 있다. 이에 따라, 제1 트랜지스터(Mn1) 및 제2 트랜지스터(Mn2)는 정전기 방전 발생시 턴-온 상태의 NFET처럼 동작할 수 있다.
도 19b를 참조하면, 제1 입출력 클램프(191b)는 제1 트랜지스터(Mp1)를 포함할 수 있고, 제2 입출력 클램프(192b)는 제2 트랜지스터(Mp2)를 포함할 수 있다. 파워 클램프(193b)는 트랜지스터(M19), 캐패시터(C190) 및 저항(R190)을 포함할 수 있다. 트랜지스터(M19)의 전류 단자들은 제1 노드(N1) 및 제3 노드(N3)에 각각 연결될 수 있다. 캐패시터(C190)는 제1 노드(N1) 및 트랜지스터(M19)의 게이트 단자 사이에 연결될 수 있고, 저항(R190)은 제3 노드(N3) 및 트랜지스터(M19)의 게이트 단자 사이에 연결될 수 있다. 이에 따라, 파워 클램프(193b)는 제1 노드(N1) 및 제3 노드(N3) 사이에 양의 정전기 방전 전압이 발생하는 경우, 낮은 임피던스의 경로를 형성할 수 있다. 도 19b에 도시된 바와 같이, 파워 클램프(193b)는 트랜지스터(M19)의 게이트 전극에 연결된 입력을 가지는 인버터(INV)를 더 포함할 수 있고, 제1 트랜지스터(Mp1)의 게이트 전극 및 제2 트랜지스터(Mp2)의 게이트 전극이 인버터(INV)의 출력에 연결될 수 있다. 이에 따라, 제1 트랜지스터(Mp1) 및 제2 트랜지스터(Mp2)는 정전기 방전 발생시 턴-온 상태의 PFET처럼 동작할 수 있다.
도 20a 및 도 20b는 본 개시의 예시적 실시예들에 따른 장치의 예시들을 나타내는 회로도들이다. 예를 들면, 도 20a의 회로도는 제1 입출력 클램프(201a), 제2 입출력 클램프(202a) 및 파워 클램프(203a)를 포함하는 장치(200a)의 등가 회로를 나타내고, 도 20b의 회로도는 제1 입출력 클램프(201b), 제2 입출력 클램프(202b) 및 파워 클램프(203b)를 포함하는 장치(200b)의 등가 회로를 나타낸다. 이하에서, 도 20a 및 도 20b에 대한 설명 중 도면들을 참조하여 전술된 바와 중복되는 내용은 생략될 것이다.
도 20a를 참조하면, 제1 입출력 클램프(201a)는 제1 트랜지스터(Mp1)를 포함할 수 있고, 제2 입출력 클램프(202a)는 제2 트랜지스터(Mn2)를 포함할 수 있다. 파워 클램프(203a)는 트랜지스터(M20), 캐패시터(C200) 및 저항(R200)을 포함할 수 있다. 트랜지스터(M20)의 전류 단자들은 제1 노드(N1) 및 제3 노드(N3)에 각각 연결될 수 있다. 캐패시터(C200)는 제1 노드(N1) 및 트랜지스터(M20)의 게이트 단자 사이에 연결될 수 있고, 저항(R200)은 제3 노드(N3) 및 트랜지스터(M20)의 게이트 단자 사이에 연결될 수 있다. 이에 따라, 파워 클램프(203a)는 제1 노드(N1) 및 제3 노드(N3) 사이에 양의 정전기 방전 전압이 발생하는 경우, 낮은 임피던스의 경로를 형성할 수 있다. 도 20a에 도시된 바와 같이, 파워 클램프(203a)는 트랜지스터(M20)의 게이트 전극에 연결된 입력을 가지는 인버터(INV)를 더 포함할 수 있다. 제1 트랜지스터(Mp1)의 게이트 전극은 인버터(INV)의 출력에 연결될 수 있고, 제2 트랜지스터(Mn2)의 게이트 전극은 인버터(INV)의 입력에 연결될 수 있다. 이에 따라, 제1 트랜지스터(Mp1)는 정전기 방전 발생시 턴-온 상태의 PFET처럼 동작할 수 있고, 제2 트랜지스터(Mn2)는 정전기 방전 발생시 턴-온 상태의 NFET처럼 동작할 수 있다.
도 20b를 참조하면, 제1 입출력 클램프(201b)는 제1 트랜지스터(Mn1)를 포함할 수 있고, 제2 입출력 클램프(202b)는 제2 트랜지스터(Mp2)를 포함할 수 있다. 파워 클램프(203b)는 트랜지스터(M20), 캐패시터(C200) 및 저항(R200)을 포함할 수 있다. 트랜지스터(M20)의 전류 단자들은 제1 노드(N1) 및 제3 노드(N3)에 각각 연결될 수 있다. 캐패시터(C200)는 제1 노드(N1) 및 트랜지스터(M20)의 게이트 단자 사이에 연결될 수 있고, 저항(R200)은 제3 노드(N3) 및 트랜지스터(M20)의 게이트 단자 사이에 연결될 수 있다. 이에 따라, 파워 클램프(203b)는 제1 노드(N1) 및 제3 노드(N3) 사이에 양의 정전기 방전 전압이 발생하는 경우, 낮은 임피던스의 경로를 형성할 수 있다. 도 20b에 도시된 바와 같이, 파워 클램프(203b)는 트랜지스터(M20)의 게이트 전극에 연결된 입력을 가지는 인버터(INV)를 더 포함할 수 있다. 제1 트랜지스터(Mn1)의 게이트 전극은 인버터(INV)의 입력에 연결될 수 있고, 제2 트랜지스터(Mp2)의 게이트 전극은 인버터(INV)의 출력에 연결될 수 있다. 이에 따라, 제1 트랜지스터(Mn1)는 정전기 방전 발생시 턴-온 상태의 NFET처럼 동작할 수 있고, 제2 트랜지스터(Mp2)는 정전기 방전 발생시 턴-온 상태의 PFET처럼 동작할 수 있다.
도 21a 및 도 21b는 본 개시의 예시적 실시예들에 따른 장치의 예시들을 나타내는 회로도들이다. 예를 들면, 도 21a의 회로도는 제1 입출력 클램프(211a), 제2 입출력 클램프(212a) 및 파워 클램프(213a)를 포함하는 장치(210a)의 등가 회로를 나타내고, 도 21b의 회로도는 제1 입출력 클램프(211b), 제2 입출력 클램프(212b) 및 파워 클램프(213b)를 포함하는 장치(210b)의 등가 회로를 나타낸다. 이하에서, 도 21a 및 도 21b에 대한 설명 중 도면들을 참조하여 전술된 바와 중복되는 내용은 생략될 것이다.
도 21a를 참조하면, 제1 입출력 클램프(211a)는 제1 트랜지스터(Mn1)를 포함할 수 있고, 제2 입출력 클램프(212a)는 제2 트랜지스터(Mn2)를 포함할 수 있다. 파워 클램프(213a)는 트랜지스터(M21), 캐패시터(C210), 저항(R210) 및 인버터(INV)를 포함할 수 있다. 트랜지스터(M21)의 전류 단자들은 제1 노드(N1) 및 제3 노드(N3)에 각각 연결될 수 있다. 저항(R210)은 제1 노드(N1) 및 인버터(INV)의 입력 사이에 연결될 수 있고, 캐패시터(C210)는 제3 노드(N3) 및 인버터(INV)의 입력 사이에 연결될 수 있다. 인버터(INV)의 출력이 트랜지스터(M21)의 게이트 전극에 연결될 수 있고, 이에 따라 파워 클램프(213a)는 제1 노드(N1) 및 제3 노드(N3) 사이에 양의 정전기 방전 전압이 발생하는 경우, 낮은 임피던스의 경로를 형성할 수 있다. 도 21a에 도시된 바와 같이, 제1 트랜지스터(Mn1)의 게이트 전극 및 제2 트랜지스터(Mn2)의 게이트 전극은 인버터(INV)의 출력에 연결될 수 있다. 이에 따라, 제1 트랜지스터(Mn1) 및 제2 트랜지스터(Mn2)는 정전기 방전 발생시 턴-온 상태의 NFET처럼 동작할 수 있다.
도 21b를 참조하면, 제1 입출력 클램프(211b)는 제1 트랜지스터(Mp1)를 포함할 수 있고, 제2 입출력 클램프(212b)는 제2 트랜지스터(Mp2)를 포함할 수 있다. 파워 클램프(213b)는 트랜지스터(M21), 캐패시터(C210) 저항(R210) 및 인버터(INV)를 포함할 수 있다. 트랜지스터(M21)의 전류 단자들은 제1 노드(N1) 및 제3 노드(N3)에 각각 연결될 수 있다. 저항(R210)은 제1 노드(N1) 및 인버터(INV)의 입력 사이에 연결될 수 있고, 캐패시터(C210)는 제3 노드(N3) 및 인버터(INV)의 입력 사이에 연결될 수 있다. 인버터(INV)의 출력이 트랜지스터(M21)의 게이트 전극에 연결될 수 있고, 이에 따라 파워 클램프(213b)는 제1 노드(N1) 및 제3 노드(N3) 사이에 양의 정전기 방전 전압이 발생하는 경우, 낮은 임피던스의 경로를 형성할 수 있다. 도 21b에 도시된 바와 같이, 제1 트랜지스터(Mp1)의 게이트 전극 및 제2 트랜지스터(Mp2)의 게이트 전극은 인버터(INV)의 입력에 연결될 수 있다. 이에 따라, 제1 트랜지스터(Mp1) 및 제2 트랜지스터(Mp2)는 정전기 방전 발생시 턴-온 상태의 PFET처럼 동작할 수 있다.
도 22a 및 도 22b는 본 개시의 예시적 실시예들에 따른 장치의 예시들을 나타내는 회로도들이다. 예를 들면, 도 22a의 회로도는 제1 입출력 클램프(221a), 제2 입출력 클램프(222a) 및 파워 클램프(223a)를 포함하는 장치(220a)의 등가 회로를 나타내고, 도 22b의 회로도는 제1 입출력 클램프(221b), 제2 입출력 클램프(222b) 및 파워 클램프(223b)를 포함하는 장치(220b)의 등가 회로를 나타낸다. 이하에서, 도 22a 및 도 22b에 대한 설명 중 도면들을 참조하여 전술된 바와 중복되는 내용은 생략될 것이다.
도 22a를 참조하면, 제1 입출력 클램프(221a)는 제1 트랜지스터(Mp1)를 포함할 수 있고, 제2 입출력 클램프(222a)는 제2 트랜지스터(Mn2)를 포함할 수 있다. 파워 클램프(223a)는 트랜지스터(M22), 캐패시터(C220), 저항(R220) 및 인버터(INV)를 포함할 수 있다. 트랜지스터(M22)의 전류 단자들은 제1 노드(N1) 및 제3 노드(N3)에 각각 연결될 수 있다. 저항(R220)은 제1 노드(N1) 및 인버터(INV)의 입력 사이에 연결될 수 있고, 캐패시터(C220)는 제3 노드(N3) 및 인버터(INV)의 입력 사이에 연결될 수 있다. 트랜지스터(M22)의 게이트 전극은 인버터(INV)의 출력에 연결될 수 있고, 이에 따라 파워 클램프(223a)는 제1 노드(N1) 및 제3 노드(N3) 사이에 양의 정전기 방전 전압이 발생하는 경우, 낮은 임피던스의 경로를 형성할 수 있다. 도 22a에 도시된 바와 같이, 제1 트랜지스터(Mp1)의 게이트 전극은 인버터(INV)의 입력에 연결될 수 있고, 제2 트랜지스터(Mn2)의 게이트 전극은 인버터(INV)의 출력에 연결될 수 있다. 이에 따라, 제1 트랜지스터(Mp1)는 정전기 방전 발생시 턴-온 상태의 PFET처럼 동작할 수 있고, 제2 트랜지스터(Mn2)는 정전기 방전 발생시 턴-온 상태의 NFET처럼 동작할 수 있다.
도 22b를 참조하면, 제1 입출력 클램프(221b)는 제1 트랜지스터(Mn1)를 포함할 수 있고, 제2 입출력 클램프(222b)는 제2 트랜지스터(Mp2)를 포함할 수 있다. 파워 클램프(223b)는 트랜지스터(M22), 캐패시터(C220), 저항(R220) 및 인버터(INV)를 포함할 수 있다. 트랜지스터(M22)의 전류 단자들은 제1 노드(N1) 및 제3 노드(N3)에 각각 연결될 수 있다. 저항(R220)은 제1 노드(N1) 및 인버터(INV)의 입력 사이에 연결될 수 있고, 캐패시터(C220)는 제3 노드(N3) 및 인버터(INV)의 입력 사이에 연결될 수 있다. 트랜지스터(M22)의 게이트 전극은 인버터(INV)의 출력에 연결될 수 있고, 이에 따라 파워 클램프(223b)는 제1 노드(N1) 및 제3 노드(N3) 사이에 양의 정전기 방전 전압이 발생하는 경우, 낮은 임피던스의 경로를 형성할 수 있다. 도 22b에 도시된 바와 같이, 제1 트랜지스터(Mn1)의 게이트 전극은 인버터(INV)의 출력에 연결될 수 있고, 제2 트랜지스터(Mp2)의 게이트 전극은 인버터(INV)의 입력에 연결될 수 있다. 이에 따라, 제1 트랜지스터(Mn1)는 정전기 방전 발생시 턴-온 상태의 NFET처럼 동작할 수 있고, 제2 트랜지스터(Mp2)는 정전기 방전 발생시 턴-온 상태의 PFET처럼 동작할 수 있다.
도 23은 본 개시의 예시적 실시예에 따른 장치(230)를 나타내는 블록도이다. 도 23에 도시된 바와 같이, 장치(230)는 제1 내지 제n 입출력 클램프(231_1 내지 231_n) 및 파워 클램프(232)를 포함할 수 있다(n은 1보다 큰 정수).
제1 내지 제n 입출력 클램프(231_1 내지 231_n) 각각은 도면들을 참조하여 전술된 바와 같이, 실리콘 제어 정류기를 포함할 수 있고, 실리콘 제어 정류기에 트리거 전류를 제공하기 위한 게이트 전극을 포함할 수 있다. 일부 실시예들에서, 제1 내지 제n 입출력 클램프(231_1 내지 231_n)의 게이트 전극들은 파워 클램프(232)에 공통으로 연결될 수 있다. 예를 들면, 도 19a의 트랜지스터(M19)의 게이트 전극에 복수의 입출력 클램프들 각각의 포함된 게이트 전극들이 공통으로 연결될 수 있다. 이에 따라, 저항 및 캐패시터의 사용이 감소할 수 있고, 장치(230)의 효율성이 더욱 증대될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.

Claims (20)

  1. 제1 노드 및 제2 노드 사이에 전기적으로 연결된 제1 클램프 회로; 및
    상기 제2 노드 및 제3 노드 사이에 전기적으로 연결된 제2 클램프 회로를 포함하고,
    상기 제1 클램프 회로는,
    상기 제1 노드에 전기적으로 연결된 제1 도전형의 제1 영역, 제2 도전형의 제2 영역, 상기 제1 도전형의 제3 영역 및 상기 제2 노드에 전기적으로 연결된 상기 제2 도전형의 제4 영역을 포함하는 제1 실리콘 제어 정류기(silicon controlled rectifier); 및
    상기 제2 영역 및 상기 제3 영역의 접합(junction)을 포함하는 상기 제1 영역 및 상기 제4 영역 사이 채널 영역 위에 배치된 제1 게이트 전극을 포함하는 것을 특징으로 하는 장치.
  2. 청구항 1에 있어서,
    상기 제1 게이트 전극에 전기적으로 연결된 제1 저항; 및
    상기 제1 게이트 전극에 전기적으로 연결된 제1 캐패시터를 더 포함하는 장치.
  3. 청구항 2에 있어서,
    상기 제2 클램프 회로는, 제2 실리콘 제어 정류기 및 제2 게이트 전극을 포함하고,
    상기 제1 저항은, 상기 제1 게이트 전극 및 상기 제1 노드 사이에 전기적으로 연결되고,
    상기 제1 캐패시터는, 상기 제1 게이트 전극 및 상기 제2 노드 사이에 전기적으로 연결되고,
    상기 제2 게이트 전극 및 상기 제2 노드 사이에 전기적으로 연결된 제2 캐패시터; 및
    상기 제2 게이트 전극 및 상기 제3 노드 사이에 전기적으로 연결된 제2 저항을 더 포함하는 장치.
  4. 청구항 2에 있어서,
    상기 제2 클램프 회로는, 제2 실리콘 제어 정류기 및 제2 게이트 전극을 포함하고,
    상기 제1 저항은, 상기 제1 게이트 전극 및 상기 제1 노드 사이에 전기적으로 연결되고,
    상기 제1 캐패시터는, 상기 제1 게이트 전극 및 상기 제2 노드 사이에 전기적으로 연결되고,
    상기 제2 게이트 전극 및 상기 제2 노드 사이에 전기적으로 연결된 제2 저항; 및
    상기 제2 게이트 전극 및 상기 제3 노드 사이에 전기적으로 연결된 제2 캐패시터를 더 포함하는 장치.
  5. 청구항 2에 있어서,
    상기 제2 클램프 회로는, 제2 실리콘 제어 정류기 및 제2 게이트 전극을 포함하고,
    상기 제1 캐패시터는, 상기 제1 게이트 전극 및 상기 제1 노드 사이에 전기적으로 연결되고,
    상기 제1 저항은, 상기 제1 게이트 전극 및 상기 제2 노드 사이에 전기적으로 연결되고,
    상기 제2 게이트 전극 및 상기 제2 노드 사이에 전기적으로 연결된 제2 저항; 및
    상기 제2 게이트 전극 및 상기 제3 노드 사이에 전기적으로 연결된 제2 캐패시터를 더 포함하는 장치.
  6. 청구항 2에 있어서,
    상기 제2 클램프 회로는, 제2 실리콘 제어 정류기 및 제2 게이트 전극을 포함하고,
    상기 제1 저항은, 상기 제1 게이트 전극 및 상기 제1 노드 사이에 전기적으로 연결되고,
    상기 제1 캐패시터는, 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에 전기적으로 연결되고,
    상기 제2 게이트 전극 및 상기 제3 노드 사이에 전기적으로 연결된 제2 저항을 더 포함하는 장치.
  7. 청구항 2에 있어서,
    상기 제2 클램프 회로는, 제2 실리콘 제어 정류기 및 제2 게이트 전극을 포함하고,
    상기 제1 캐패시터는, 상기 제1 게이트 전극 및 상기 제1 노드 사이에 전기적으로 연결되고,
    상기 제1 저항은, 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에 전기적으로 연결되고,
    상기 제2 게이트 전극 및 상기 제3 노드 사이에 전기적으로 연결된 제2 캐패시터를 더 포함하는 장치.
  8. 청구항 2에 있어서,
    상기 제2 클램프 회로는, 제2 실리콘 제어 정류기 및 제2 게이트 전극을 포함하고,
    상기 제2 게이트 전극은, 상기 제1 게이트 전극에 전기적으로 연결되고,
    상기 제1 캐패시터는, 상기 제1 게이트 전극 및 상기 제1 노드 사이에 전기적으로 연결되고,
    상기 제1 저항은, 상기 제1 게이트 전극 및 상기 제2 노드 사이에 전기적으로 연결되고,
    상기 제2 게이트 전극 및 상기 제3 노드 사이에 전기적으로 연결된 제2 캐패시터를 더 포함하는 장치.
  9. 청구항 1에 있어서,
    상기 제2 클램프 회로는, 제2 실리콘 제어 정류기 및 제2 게이트 전극을 포함하고,
    상기 제1 노드 및 상기 제3 노드 사이에 전기적으로 연결된 제3 클램프 회로를 더 포함하고,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극은, 상기 제3 클램프 회로에 전기적으로 연결된 것을 특징으로 하는 장치.
  10. 청구항 9에 있어서,
    상기 제3 클램프 회로는,
    상기 제1 노드 및 상기 제3 노드 사이에 전기적으로 연결된 전류 전극들을 가지는 트랜지스터;
    상기 트랜지스터의 제어 전극 및 상기 제1 노드 사이에 전기적으로 연결된 캐패시터; 및
    상기 트랜지스터의 상기 제어 전극 및 상기 제3 노드 사이에 전기적으로 연결된 저항을 포함하는 것을 특징으로 하는 장치.
  11. 청구항 10에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극은, 상기 트랜지스터의 상기 제어 전극에 전기적으로 연결된 것을 특징으로 하는 장치.
  12. 청구항 10에 있어서,
    상기 제3 클램프 회로는, 상기 트랜지스터의 상기 제어 전극에 전기적으로 연결된 입력을 가지는 인버터를 더 포함하고,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극은, 상기 인버터의 출력에 전기적으로 연결된 것을 특징으로 하는 장치.
  13. 청구항 10에 있어서,
    상기 제3 클램프 회로는, 상기 트랜지스터의 상기 제어 전극에 전기적으로 연결된 입력을 가지는 인버터를 더 포함하고,
    상기 제1 게이트 전극은, 상기 인버터의 출력에 전기적으로 연결되고,
    상기 제2 게이트 전극은, 상기 트랜지스터의 상기 제어 전극에 전기적으로 연결된 것을 특징으로 하는 장치.
  14. 청구항 9에 있어서,
    상기 제3 클램프 회로는,
    상기 제1 노드 및 상기 제3 노드 사이에 전기적으로 연결된 전류 전극들을 가지는 트랜지스터;
    상기 트랜지스터의 제어 전극에 전기적으로 연결된 출력을 가지는 인버터;
    상기 제1 노드 및 상기 인버터의 입력 사이에 전기적으로 연결된 저항; 및
    상기 제3 노드 및 상기 인버터의 상기 입력 사이에 전기적으로 연결된 캐패시터를 포함하는 것을 특징으로 하는 장치.
  15. 청구항 9에 있어서,
    상기 제1 노드 및 제4 노드 사이에 전기적으로 연결된 제4 클램프 회로; 및
    상기 제4 노드 및 상기 제3 노드 사이에 전기적으로 연결된 제5 클램프 회로를 더 포함하고,
    상기 제4 클램프 회로의 게이트 전극 및 상기 제5 클램프 회로의 게이트 전극은, 상기 제3 클램프 회로에 전기적으로 연결된 것을 특징으로 하는 장치.
  16. 제1 노드 및 제2 노드 사이에 전기적으로 연결된 제1 클램프 회로; 및
    상기 제2 노드 및 제3 노드 사이에 전기적으로 연결된 제2 클램프 회로를 포함하고,
    상기 제1 클램프 회로는,
    상기 제1 노드에 전기적으로 연결된 제1 도전형의 제1 영역, 제2 도전형의 제2 영역, 상기 제1 도전형의 제3 영역 및 상기 제2 노드에 전기적으로 연결된 상기 제2 도전형의 제4 영역을 포함하는 제1 실리콘 제어 정류기(silicon controlled rectifier); 및
    상기 제2 영역 및 상기 제3 영역 사이 채널 영역에서, 인가된 전압에 따라 상기 제2 영역 및 상기 제3 영역 중 하나에서 채널을 형성하도록 구성된 제1 게이트 전극을 포함하는 것을 특징으로 하는 장치.
  17. 청구항 16에 있어서,
    상기 제1 게이트 전극에 전기적으로 연결된 제1 저항; 및
    상기 제1 게이트 전극에 전기적으로 연결된 제1 캐패시터를 더 포함하는 장치.
  18. 청구항 16에 있어서,
    상기 제2 영역은, 기판에 배치된 제1 웰(well)이고,
    상기 제3 영역은, 상기 기판에 배치된 제2 웰이고,
    상기 제1 영역은, 상기 제1 웰에 배치되고,
    상기 제4 영역은, 상기 제2 웰에 배치된 것을 특징으로 하는 장치.
  19. 청구항 16에 있어서,
    상기 제2 영역은, 기판에서 딥(deep) 웰에 배치된 제1 웰이고,
    상기 제3 영역은, 상기 딥 웰에 배치된 제2 웰이고,
    상기 제1 영역은, 상기 제1 웰에 배치되고,
    상기 제4 영역은, 상기 제2 웰에 배치된 것을 특징으로 하는 장치.
  20. 제1 도전형을 가지는 제1 웰(well);
    상기 제1 웰과 제1 접합을 형성하고, 제2 도전형을 가지는 제2 웰;
    상기 제1 웰에 배치되고 상기 제2 도전형을 가지는 제1 영역;
    상기 제2 웰에 배치되고 상기 제1 도전형을 가지는 제2 영역; 및
    상기 제1 접합을 포함하는 상기 제1 영역 및 상기 제2 영역 사이 채널 영역 위에 배치된 게이트 전극을 포함하는 장치.
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