KR100501275B1 - 반도체집적회로에 대한 ｅｓｄ보호회로 - Google Patents

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KR100501275B1 KR10-2002-0014562A KR20020014562A KR100501275B1 KR 100501275 B1 KR100501275 B1 KR 100501275B1 KR 20020014562 A KR20020014562 A KR 20020014562A KR 100501275 B1 KR100501275 B1 KR 100501275B1
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Abstract

접지단자에 대하여 양극성의 정전기방전 서지가 입/출력 패드에 인가되는 경우, n채널 MOS트랜지스터의 브레이크다운 전류는 p+확산층 및 N웰로 이루어진 순바이어스 다이오드를 매개하여 입/출력 패드로부터 흐른다. 그 결과, 다이오드의 애노드로 역할을 하는 p+확산층, N웰, P웰, 및 트랜지스터의 소스로 역할을 하는 n+확산층을 포함하는 SCR는 활성화된 후, 정전기방전 서지가 접지단자로 방출된다.

Description

반도체집적회로에 대한 ＥＳＤ보호회로{ESD protection circuit for a semiconductor integrated circuit}
본 발명은 정전기방전 서지(surge) 등에 의하여 야기되는 내부 장치의 파괴를 방지하는데 적합하게 이용되는 반도체집적회로의 정전기방전(ESD)보호회로에 관한 것이다. 보다 상세하게는, 본 발명은 보호성능이 향상된 반도체집적회로의 ESD보호회로에 관한 것이다.
IC의 입력/출력패드 상에 인가되는 정전기방전(ESD)에 의하여 야기되는 서지전압과 서지전류에 대하여 내성이 요구되고 있다. 이러한 요구를 충족하기 위하여, 일반적으로 ESD보호회로가 반도체집적회로(IC)의 입력/출력패드에 접속된다. 도 1a는 종래 ESD보호회로의 구조를 나타낸 단면도이며, 도 1b는 그 등가회로도이다.
도 1a를 참조하면, 종래 ESD보호회로에 있어서, p형 에피택셜층(102)이 p형 반도체기판(101) 상에 증착되며, N웰(NW101)과 P웰(PW101)은 그 표면상에 형성된다. N웰(NW101)과 P웰(PW101)의 경계면상에 n+확산층(ND102)이 형성된다.
N웰(NW101) 상에, n+확산층(ND102)으로부터 떨어져 n+확산층(ND101)이 형성되며, p+확산층(PD101)이 n+확산층(ND102)과 n+확산층(ND101) 사이에 형성된다. 이 확산층들은 얕은 트렌치분리막(STI)들에 의하여 전기적으로 서로 분리된다.
한편, n+확산층(ND103)이 P웰(PW101)의 표면상에 있는 n+확산층(ND102)으로부터 떨어져 형성되며, p+확산층(PD102)은 n+확산층(ND102)으로부터 더 떨어져 형성된다. n+확산층(ND103)과 p+확산층(PD102)은 STI막에 의하여 서로 전기적으로 분리된다. 도전막(104)은 n+확산층(ND102)과 n+확산층(ND103) 사이의 p형 에피택셜층(102) 상에 게이트유전막(미도시)을 매개하여 형성된다. n채널 MOS트랜지스터(NMOS)가 게이트전극으로서 역할을 하는 도전막(104), 소스전극으로서 역할을 하는 n+확산층(ND103) 및 드레인전극으로서 역할을 하는 n+확산층(ND102)에 의하여 형성된다.
입/출력패드(I/O)는 n+확산층(ND101)과 p+확산층(PD101)에 접속되며, 도전막(104), n+확산층(ND103) 및 p+확산층(PD102)은 접지단자(GND)에 접속된다.
도 1b에 나타낸 바와 같이, 그러한 ESD보호회로에 있어서, p+확산층(PD101), N웰(NW101) 및 P웰(PW101)은 트랜지스터(Tr101)를 구성하며, N웰(NW101), P웰(PW101) 및 n+확산층(ND103)은 트랜지스터(Tr102)를 구성한다. 즉, p+확산층(PD101), N웰(NW101), P웰(PW101) 및 n+확산층(ND103)은 실리콘제어정류기(SCR)를 구성한다. N웰(NW101)과 P웰(PW101)은 기생저항(Rnw 및 Rpw)을 각각 가진다.
접지단자(GND)에 대하여 양극성의 서지가 입/출력패드(I/O)에 인가되는 경우, 트랜지스터NMOS의 드레인(n+확산층(ND102))과 채널(P웰(PW101))사이에 브레이크다운이 발생하며, 그 후 트리거전류(Itrig)가 N웰(NW101), n+확산층(ND102) 및 P웰(PW101)을 매개하여 n+확산층(ND101)으로부터 접지단자(GND)로 흐른다. 그 결과, N웰(NW101)의 전위가 N웰(NW101)에 기생하는 기생저항(Rnw)에 의하여 입/출력패드(I/O)보다 낮게 되며, P웰(PW101)의 전위는 P웰(PW101)에 기생하는 기생저항(Rpw)에 의하여 접지단자(GND)보다 높게 된다. 다음, p+확산층(PD101), N웰(NW101), P웰(PW101) 및 n+확산층(ND103)을 구성하는 SCR가 활성화된다. 이 때, 큰 전류(Iscr)가 입/출력패드(I/O)로부터 접지단자(GND)로 흐른다. 그 결과, 입/출력패드(I/O)에 인가되는 서지는 내부회로에 손상을 주지 않고 접지단자(GND)로 흐른다.
그러한 ESD보호회로의 예가 일본 특개평10-50494 및 일본 특개평10-313110, 미국특허 제5,465,189호 및 "Symposium on VLSI Technology 6B-5" p.75-76에 개시되어 있다.
도 2a는 다른 종래 ESD보호회로의 구조를 나타낸 단면도이며, 도 2b는 그 등가회로이다. 그러한 종래 ESD보호회로의 예는 미국특허 제5,465,189호에 개시되어 있다. 도 2a 및 도 2b를 참조하면 이 종래 ESD보호회로에 있어서, n+확산층(ND101)이 입/출력패드(I/O)에 접속되는 것이 아니라 전원전압단자(VDD)에 접속된다. 입/출력패드(I/O)는 p+확산층(PD101)에만 접속된다. 이 차이점을 제외하면, 이 종래 ESD보호회로는 도 1a 및 1b에 나타낸 종래 ESD보호회로와 동일한 구조를 가진다.
전술한 종래 ESD보호회로에 있어서, SCR의 애노드와 캐소드 사이에 트랜지스터NMOS의 드레인(n+확산층(ND102))이 존재한다. 따라서, 0.18㎛-세대의 기술이 게이트에 적용되어도 애노드와 캐소드 사이의 거리(Lscr)는 2-3㎛정도로 다소 길어지게 되어, 충분히 높은 ESD 성능이 제공되지 않는다. 이는, SCR의 방전능력이 거리(Lscr)가 길어지게 됨에 따라 저하되기 때문이다.
도 3a는 또 다른 종래 ESD보호회로의 구조를 나타낸 단면도이며, 도 3b는 그 등가회로도이다. 도 3a 및 3b를 참조하면, 도 2a 및 도 2b에 나타낸 종래 ESD보호회로에 비하여, n+확산층(ND104)이 트랜지스터NMOS와 n+확산층(ND102) 대신에 형성되며 소자분리막(STI)이 p+확산층(PD101)과 n+확산층(ND104) 사이에 형성된다. n+확산층(ND104)은 접지단자(GND)에 접속된다. 또한, N웰(NW101)은 p+확산층(PD101)과 n+확산층(ND104) 사이의 소자분리막(STI) 아래로 연장된다.
구성의 다른 부분에 있어서, 이 종래 ESD보호회로는 도 2a 및 2b에 나타낸 종래 ESD보호회로와 동일하다.
도 3a 및 도 3b에 나타낸 종래 ESD보호회로에 있어서, N웰(NW101)과 P웰(PW101) 사이에 n+확산층이 형성되지 않기 때문에, 애노드와 캐소드의 거리(Lscr)는 단축된다.
그러나, 종래 ESD보호회로는 다음과 같은 문제점을 가진다. 도 1a, b 및 도 2a, 2b에 나타낸 ESD보호회로에 있어서, MOS트랜지스터(NMOS)의 드레인인 n+확산층(ND102)과 P웰(PW101) 사이의 경계면에서의 브레이크다운 전압은 SCR의 트리거전압(Vtrig)으로 된다. 이 경우, 브레이크다운전압은 MOS트랜지스터(NMOS)의 구조를 변경함으로써 제어될 수 있으며, 그래서, SCR의 트리거전압을 입/출력패드(I/O)에 접속되어 있는 피보호회로(미도시)의 허용전압보다 낮게 설정하는 것이 가능하다. 그러나, 큰 거리(Lscr)로 인하여 SCR의 방전능력이 작기 때문에, 소망의 ESD 성능을 얻기 위해서는, SCR의 크기를 크게 하지 않으면 안된다. 그 결과, ESD보호회로의 기생용량은 커져서, ESD보호회로는 고속인터페이스회로용으로 사용될 수 없다.
한편, 도 3a 및 3b에 나타낸 ESD보호회로에 있어서, 거리(Lscr)는 단축될 수 있다. 그러나, 이 ESD보호회로에 있어서, N웰(NW101)과 P웰(PW101) 사이의 경계면에서의 브레이크다운전압은 SCR의 트리거전압(Vtrig)을 결정한다. SCR의 트리거전압은, N웰과 P웰 경계의 브레이크다운전압이 몇십 볼트정도로 되기 때문에, 보호되는 회로의 허용전압보다 낮은 값으로 설정될 수 없다. 따라서, ESD보호회로는 브레이크다운이 발생하여 ESD보호회로가 기능을 하기 전에, 보호되는 회로가 파괴된다.
종래 ESD보호회로에 있어서, 거리(Lscr)를 작게 함과 동시에 트리거전압을 감소시킬 수 있는 것이 불가능하다. 그러나, 최근, 0.10㎛CMOS기술이 반도체회로에 채용되며, 내부회로를 구성하는 MOS트랜지스터의 게이트산화막은 2nm 미만이다. 따라서, 종래 기술보다 높은 방전능력과 낮은 트리거전압을 가진 ESD보호회로가 그러한 반도체집적회로를 보호하기 위하여 요구된다.
따라서, 본 발명의 목적은 높은 방전능력과 낮은 트리거전압을 모두 가진 반도체집적회로용 ESD보호회로를 제공하는 것이다.
본 발명에 따른 반도체집적회로의 ESD보호회로는: 제1 도전형 반도체기판; 상기 반도체기판에 형성된 제2 도전형 웰;
상기 제2 도전형 웰에 형성된 제1의 제1 도전형 확산층; 상기 제2 도전형 웰에 형성된 제1의 제2 도전형 확산층; 상기 반도체기판의 상기 제2 도전형 웰 이외의 부분에 형성된 제2의 제2 도전형 확산층; 및
하나의 단자가 배선을 경유하여 상기 제1의 제2 도전형 확산층에 접속되며, 다른 하나의 단자가 기준전압단자에 접속되는 두 개의 단자들을 가진 트리거소자를 포함하며,
상기 제1의 제1 도전형 확산층은 패드에 접속되며,
상기 제2의 제2 도전형 확산층은 기준전압단자에 접속되며,
상기 트리거소자는 상기 두 단자들 사이에 소정의 값 이상의 높은 전압이 인가되는 경우 전류를 흐르게 한다.
본 발명에 있어서, 기준전압단자에 대하여 양극성의 서지가 패드에 인가되는 경우, 전압이 제1의 제1 도전형 확산층, 제2 도전형 웰, 제1의 제2 도전형 확산층 및 배선을 통해서 트리거소자에 인가된다. 다음, 트리거전류가 트리거소자에 흐른다. 그 결과, 트리거전류는 제1의 제1 도전형 확산층, 제2 도전형 웰 및 제1 도전형 반도체기판으로 이루어진 트랜지스터의 베이스전류로 작용하여, 트랜지스터는 온된다. 따라서, 제1의 제1 도전형 확산층, 제2 도전형 웰, 제1 도전형 반도체기판 및 제2의 제2 도전형 확산층으로 이루어진 SCR는 온되어, 정전기방전 서지에 의한 큰 전류가 기준전압단자로 흐른다. 그 결과, 패드에 인가된 서지는 방출된다.
또한, 본 발명에 있어서, 트리거소자는 배선에 의하여 제1의 제2 도전형 확산층에 접속되기 때문에, 트리거소자는 SCR의 외측에 위치될 수 있다. 그 결과, SCR의 베이스 길이, 즉, 거리(Lscr)는 단축될 수 있으며, ESD성능은 개선될 수 있다. SCR의 트리거전압은 트리거소자의 특성을 변화시킴으로써 제어될 수 있고 트리거소자는 SCR에 무관하게 설계될 수 있기 때문에, 트리거전압은 임의의 값으로 설정될 수 있다. 그 결과, 높은 방전능력과 낮은 트리거전압을 모두 가진 반도체집적회로의 ESD보호회로는 향상될 수 있다. 그 결과, 패드에 인가된 신호전압은 큰 마진을 가진다. 또한, 0.10㎛ 세대의 극단적으로 얇은 게이트산화막을 가진 피보호회로를 이용하는 경우, 이 회로는 트리거전압을 회로의 내압보다 낮게 제어함으로써 보호될 수 있다. 또한, 기생용량은, SCR의 크기가 보다 작을 수 있기 때문에, 감소될 수 있다. 따라서, ESD보호회로는 고속의 인터페이스회로에 이용될 수 있다.
본 발명에 있어서, 패드는 트리거소자에 직접 접속되는 것이 아니라 제1의 제1 도전형 확산층, 제2 도전형 웰 및 제1의 제2 도전형 확산층을 매개하여 트리거소자에 접속되기 때문에, SCR를 온시키기 전에 트리거소자의 파괴 가능성은 방지될 수 있다.
또한, 전류가 패드로부터 트리거소자로 직접 흐르는 경우, 전류는 SCR의 트랜지스터에 직접 흐르지 않기 때문에, 전류는 트랜지스터의 베이스전류로 되지 않는다. 이에 반하여, 본 발명에 있어서, 전류는 패드로부터 SCR을 구성하는 트랜지스터의 베이스로 흐른다. 따라서, SCR는, 서지가 패드로 인가될 때, 즉시 온상태로 될 수 있다.
본 발명에 의하면, ESD보호회로의 트리거소자는 금속 배선을 매개하여 SCR를 형성하는 트랜지스터의 베이스에 접속되기 때문에, 트리거소자는 SCR의 외측에 위치될 수 있다. 그 결과, SCR의 베이스 길이가 단축될 수 있어서, ESD성능이 향상된다. 또한, SCR의 트리거전압이 트리거소자의 특성을 변경함으로써 제어될 수 있기 때문에, 트리거전압은 임의의 값으로 설정될 수 있다. 그 결과, 입출력 패드에 인가된 신호전압은 큰 전압 마진을 가진다. 또한, 0.10㎛세대의 매우 얇은 게이트산화막을 가진 MOS트랜지스터가 사용되더라도, 게이트산화막은 파괴로부터 보호될 수 있다.
이하 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명한다. 도 4는 본 발명의 제1 실시예에 따른 ESD보호회로의 단면도이며, 도 5a는 그 등가회로도이며, 도 5b는 그 레이아웃도이다.
도 4 도 5a 및 도 5b에 나타낸 바와 같이, 본 실시예에 있어서, p형 에피택셜층(2)이 p형 반도체기판(1) 상에 증착되며, N웰(NW1; 제2도전형 웰)이 p형 에피택셜층(2)의 표면상에 형성된다. 소자들 사이의 절연을 위한 얕은 트렌치분리막들(STI1-STI3)이 N웰(NW1)의 중심과 양단에 형성된다. n+확산층(ND1; 제1의 제2도전형 확산층)이 N웰(NW1) 표면상의 STI1과 STI2 사이의 영역에 형성되며, p+확산층(PD1)(제1의 제1 도전형 확산층)이 STI2와 STI3 사이의 영역에 형성된다. 실리사이드층(S1 및 S2)이 n+확산층(ND1)과 p+확산층(PD1)상에 각각 형성된다.
P웰(PW1)은 소자분리막(STI3)의 아래에서 N웰(NW1)에 인접하게 형성되며, 다른 P웰(PW2)이 p형 에피택셜층(2)의 표면상에서 STI3으로부터 떨어져 형성된다. 소자분리막(STI4와 STI5)이 P웰(PW2)의 양단에서 얕은 트렌치분리막(STI)들로 형성된다. p+확산층(PD2)이 STI4와 STI5 사이의 영역에 형성되며, 연장구조를 가진 n채널형 MOS트랜지스터(NMOS)가 STI3과 STI4 사이에 형성된다. 즉, n+확산층(ND2 및ND3)들은 소자분리막(STI3 및 STI4)들에 각각 인접하게 형성되며, n+확산층(ND5 및 ND6)들은 그러한 ND2와 ND3에 각각 인접하게 형성된다. 실리사이드층(S3 및 S4)은 n+확산층(ND2 및 ND3)들 상에 각각 형성되며, 게이트유전체막(3)과 게이트전극(4)은 n+확산층(ND5 및 ND6)들 사이의 채널영역에 증착된다. 채널의 길이는 예를 들면 0.2㎛이다. 측벽(5)들이 게이트전극(4)의 측면상에 형성되며, 실리사이드층(S6)이 게이트전극(4)상에 형성된다. 실리사이드층(S5)은 p+확산층(PD2)상에 형성된다. 실리사이드층(S1 내지 S6)은 예를 들면, 코발트실리사이드나 티타늄실리사이드로 이루어진다.
층간유전체막(미도시)은 전표면상에 증착되며, 예를 들면, 1.5V의 전원전압VDD이 정상동작시 층간유전체막에 형성된 콘택트홀을 매개하여 실리사이드층(S1 및 S4)에 인가된다. 즉, 실리사이드층(S1 및 S4)은 금속배선(M1)에 접속된다. 실리사이드층(S3, S5 및 S6)들은 접지단자(GND)에 접속되며, 실리사이드층(S2)은 입/출력패드(I/O)에 접속된다. 입/출력패드(I/O)는 내부회로(피보호회로)에 접속된다. 즉, 입/출력패드(I/O)는 p+확산층(PD1), N웰(NW1), n+확산층(ND1) 및 금속배선(M1)을 매개하여 트리거소자로서 역할을 하는 MOS트랜지스터(NMOS)에 접속된다. 금속배선은 순수한 금속이나 합금으로 이루어진다. 예를 들면, 금속배선은 알루미늄(Al)이나 구리(Cu)로 이루어진다.
도 5a를 참조하면, 전술한 구성의 본 실시예에 따른 ESD보호회로는 p+확산층(PD1), N웰(NW1), P웰(PW1) 및 p형에피택셜층(2)을 포함하는 트랜지스터(Tr1) 뿐만 아니라 N웰(NW1), P웰(PW1), p형에피택셜층(2) 및 n+확산층(ND2)을 포함하는 트랜지스터(Tr2)를 구비한다. 즉, p+확산층(PD1), N웰(NW1), P웰(PW1), p형 에피택셜층(2) 및 n+확산층(ND2)은 SCR를 구성한다. 기생저항(Rnw 및 Rpw)은 각각 N웰(NW1)과 P웰(PW2)에 기생한다.
도 4, 5a 및 5b를 참조하면서, 제1 실시예에 따른 장치의 동작을 설명한다. 접지단자(GND)에 대하여 양극성의 정전기방전 서지가 입/출력패드(I/O)에 인가되는 경우, 브레이크다운전압이 MOS트랜지스터(NMOS)의 드레인확산층(n+확산층(ND3)과 n+확산층(ND6))과 채널(p형 에피택셜층(2)) 사이에서 발생한다. 그 결과, 트리거전류(Itrig)가 p+확산층(PD1), N웰(NW1), n+확산층(ND1), 드레인확산층(n+확산층(ND3)과 n+확산층(ND6)) 및 채널(p형 에피택셜층(2))을 포함하는 경로로 흐른다. 트리거전류(Itrig)는 p+확산층(PD1), N웰(NW1) 및 P웰(PW1)로 구성된 PNP트랜지스터의 에미터와 베이스 사이에 전류 경로를 발생시킨다. 다음, 트리거소자인 MOS트랜지스터(NMOS)에서 브레이크다운이 발생하는 동안, PNP트랜지스터가 온상태로 된다. PNP트랜지스터가 온상태로 되는 경우, NPN트랜지스터는 온된다. 그 결과, p+확산층(PD1), N웰(NW1), P웰(PW1) 및 p형 에피택셜층(2)과 n+확산층(ND2)에 의하여 구성되는 기생 SCR가 활성화된다. 이 때, 큰 전류(Iscr)가 입/출력패드(I/O)로부터 접지단자(GND)로 흐른다. 이 때문에 입/출력패드(I/O)에 인가되는 서지는 내부회로에 손상을 주지 않으면서 접지단자(GND)로 흐른다.
제1 실시예에 있어서,ESD보호회로의 기생용량은 p+확산층(PD1)과 N웰(NW1) 사이의 경계면에서만 존재한다. 그러나, 이 경계영역의 면적은 매우 작다. 따라서, 몇 기가 bps의 고속으로 동작하는 것이 가능하다. 또한, MOS트랜지스터(NMOS)는 금속배선(M1)으로 n+확산층(ND1)에 접속되기 때문에, MOS트랜지스터(NMOS)는 소정의 위치에 위치될 수 있다. 다음, 전류(Iscr)가 흐르는 p+확산층(PD1)과 P웰(PW1) 사이의 거리는 N웰(NW1)의 깊이보다 단축될 수 있다. 즉, 종래 기술에서 전형적으로 2 내지 3㎛인 거리(Lscr)는 약 0.6㎛정도로 단축될 수 있다. 따라서, SCR는 작은 크기로 고성능과 좋은 ESD성능을 가질 수 있다.
다음, 제1 실시예에 따른 ESD보호회로의 제조방법을 이하에서 설명한다. 도 6a 내지 6c 및 7a 내지 7b는 제1 실시예에 따른 장치에 대한 각 제조단계별 단면도이다.
먼저, 도 6a에 나타낸 바와 같이, p형 에피택셜층(2)이 미리 증착된 p형 반도체기판(1)의 표면상에 선택적으로 소자분리막(STI1 내지 STI5)이 형성된다.
다음, 도 6b에 나타낸 바와 같이, 소자분리막(STI3)의 중앙 아래로부터 소자분리막(STI1)의 아래까지 연장하는 N웰(NW1), N웰(NW1)에 대향하고 소자분리막(STI3)의 아래로 연장되지만 소자분리막(STI3)의 단을 초과하지 않는 P웰(PW1), 및 소자분리막(STI4)의 아래로부터 소자분리막(STI5)까지 연장하는 P웰(PW2)이 이온주입법에 의하여 선택적으로 형성된다. N웰(NW1) 및 P웰(PW1)의 불순물 농도는, 예를 들면, 약 5×1017/cm3이다.
다음, 도 6c에 나타낸 바와 같이, 게이트유전체막(3)과 게이트전극(4)이 소자분리막(STI3)과 소자분리막(STI4) 사이의 소자형성영역에 선택적으로 증착된다. 계속해서, n+확산층(ND5 및 ND6)들이 게이트전극(4)과 게이트유전체막(3)을 마스크로 이용하여 이온주입법에 의하여 소자형성영역에 형성된다. 이 이온주입법에 있어서, 예를 들면, 비소이온들은 5KeV의 가속에너지를 가지고 5×1014/cm2의 선량율로 주입된다.
다음 단계에서, 도 7a에 나타낸 바와 같이, 소자분리막(STI1)과 소자분리막(STI2) 사이의 n+확산층(ND1), 소자분리막(STI2)과 소자분리막(STI3) 사이의 p+확산층(PD1), 및 소자분리막(STI4)과 소자분리막(STI5) 사이의 p+확산층(PD2)이 이온주입법에 의하여 형성된다. n+확산층(ND1)을 형성할 때, 예를 들면, 비소이온들이 10KeV의 가속에너지를 가지고 5×1015/cm2의 선량율로 주입되며, p+확산층(PD1 및 PD2)을 형성할 때, 예를 들면, 붕소이온들이 5KeV의 가속에너지를 가지고 5×1015/cm2의 선량율로 주입된다.
다음, 도 7b에 나타낸 바와 같이, 코발트 실리사이드층(S1)이 n+확산층(ND1) 상에 형성되며, 코발트 실리사이드층(S2)이 p+확산층(PD1) 상에 형성되며, 코발트 실리사이드층(S3)이 n+확산층(ND2) 상에 형성되며, 코발트 실리사이드층(S4)이 n+확산층(ND3) 상에 형성되며, 코발트 실리사이드층(S5)이 p+확산층(PD2) 상에 형성되며, 코발트 실리사이드층(S6)이 게이트전극(4) 상에 형성된다. 다음, 층간유전체막(미도시)이 전표면상에 형성되며; 콘택트홀이 이 유전체막내에 형성되며; 배선이 형성된다. 이렇게 함으로써, 입/출력패드(I/O)는 코발트 실리사이드층(S2)에 접속되며; 예를 들면, 1.5V를 공급하는 전원전압단자(VDD)가 코발트 실리사이드층(S1 및 S4)에 접속되며; 접지단자(GND)가 코발트 실리사이드층(S3, S5 및 S6)에 접속된다. 제1 실시예에 따른 ESD보호회로는 이렇게 하여 제작된다.
다음, 본 발명의 제2 실시예를 이하에서 설명한다. 도 8a는 본 실시예에 따른 ESD보호회로의 구조를 나타낸 단면도이며; 도 8b는 그 등가회로이다. 그러나, 도 8a에 있어서, 도 4의 소자분리막, 실리사이드층, 게이트유전체막 및 측벽은 도시를 생략한다.
본 실시예에 있어서, 도 8a 및 8b를 참조하면, p형 에피택셜층(2)이 p형 반도체기판(1) 상에 증착되며, N웰(NW1)이 그 표면상에 형성된다. 소자분리막(미도시)들이 N웰(NW1)의 중앙 및 양단에 형성된다. 에피택셜층(2) 상의 영역에 있는 N웰(NW1)의 표면에서, 소자분리막에 의하여 구획된 각각 n+확산층(ND1)과 p+확산층(PD1)이 형성된다.
p형에피택셜층(2)의 표면상에 있는 N웰(NW1)의 외측에, n+확산층(ND3)이 p+확산층(PD1)과 함께 n+확산층(ND1)을 샌드위치시키도록 형성되며, n+확산층(ND2)이 n+확산층(ND1)과 함께 n+확산층(ND3)을 샌드위치시키도록 형성된다. n+확산층(ND2 및 ND3)들은 각각 MOS트랜지스터(NMOS)의 소스확산층과 드레인확산층으로서 역할을 한다. n+확산층(ND2)과 n+확산층(ND3) 사이의 영역은 채널로 역할을 한다. 채널의 길이는 예를 들면, 0.2㎛이다. 게이트유전체막(미도시)이 이 채널영역상에 형성되며, 게이트전극(4)이 게이트유전체막 상에 형성된다.
한편, p형 에피택셜층(2) 표면에 있는 N웰(NW1)의 외측에, n+확산층(ND7)이 n+확산층(ND1)과 함께 p+확산층(PD1)을 샌드위치시키도록 형성되며, p+확산층(PD2)은 p+확산층(PD1)과 함께 n+확산층(ND7)을 샌드위치시키도록 형성된다. 실리사이드층(미도시)은 각 n+확산층(ND1, ND2, ND3, 및 ND7) 뿐만 아니라 p+확산층(PD1 및 PD2) 상에 각각 형성된다.
층간유전체막(미도시)이 전 표면상에 형성되며, 전원전압단자(VDD)가 층간유전체막 내에 형성된 콘택트홀을 매개하여 n+확산층(ND1 및 ND3)에 접속된다. n+확산층(ND1)은 금속배선(M1)으로 n+확산층(ND3)에 접속된다. 접지단자(GND)는 게이트전극(4), n+확산층(ND2), n+확산층(ND7) 및 p+확산층(PD2)에 접속된다. 입/출력패드(I/O)는 p+확산층(PD1)에 접속된다. 입/출력패드(I/O)는 내부회로(피보호회로)에 접속된다. P웰들이 N웰(NW1)에 대한 영역을 제외한 p형 에피택셜층(2)의 표면 부분에 형성되어도 좋다.
도 8b를 참조하면, 본 실시예의 ESD보호회로는 p+확산층(PD1), N웰(NW1) 및 p형 에피택셜층(2)을 구비하는 트랜지스터(Tr1)를 구비하며, N웰(NW1), p형 에피택셜층(2) 및 n+확산층(ND7)은 트랜지스터(Tr2)를 구성한다. 즉, p+확산층(PD1), N웰(NW1), p형 에피택셜층(2) 및 n+확산층(ND7)은 SCR을 구성한다. 기생저항(Rnw 및 Rpw)은 각각 N웰(NW1)과 p형 에피택셜층(2)에 기생한다.
도 8a 및 도 8b를 참조하면서, 제2 실시예에 따른 장치의 동작을 이하에서 설명한다. 접지단자(GND)에 대하여 양극성의 정전기방전 서지가 입/출력패드(I/O)에 인가되는 경우, 브레이크다운전압이 MOS트랜지스터(NMOS)의 드레인확산층(n+확산층(ND3))과 채널(p형 에피택셜층(2)) 사이에서 발생한다. 그 결과, 트리거전류(Itrig)가 p+확산층(PD1), N웰(NW1), n+확산층(ND1), 금속배선(M1), 드레인확산층(n+확산층(ND3)) 및 채널(p형 에피택셜층(2))을 포함하는 경로로 흐른다. 트리거전류(Itrig)는 p+확산층(PD1), N웰(NW1) 및 p형 에피택셜층(2)으로 구성된 PNP트랜지스터의 에미터와 베이스 사이에 전류 경로를 발생시킨다. 다음, 트리거소자인 MOS트랜지스터(NMOS)에서 브레이크다운이 발생하는 동안, PNP트랜지스터가 온상태로 된다. PNP트랜지스터가 온상태로 되는 경우, N웰(NW1), p형에피택셜층(2) 및 n+확산층(ND7)으로 구성된 NPN트랜지스터는 온된다. 다음, p+확산층(PD1), N웰(NW1), p형 에피택셜층(2)과 n+확산층(ND7)에 의하여 구성되는 기생 SCR가 활성화된다. 큰 전류(Iscr)가 입/출력패드(I/O)로부터 접지단자(GND)로 흐른다. 이 때문에 입/출력패드(I/O)에 인가되는 서지는 내부회로에 스트레스를 주지 않으면서 접지단자(GND)로 흐른다.
제1 실시예와 비교할 때, 본 실시예는, MOS트랜지스터(NMOS)의 소스(n+확산층(ND2))와 SCR의 캐소드(n+확산층(ND7))가 공통되지 않기 때문에, MOS트랜지스터(NMOS)의 위치에 제한되지 않는다.
다음, 본 발명의 제3 실시예에 대하여 이하에서 설명한다. 도 9a는 본 실시예에 따른 ESD보호회로의 구조를 나타낸 단면도이며; 도 9b는 그 등가회로이다. 그러나, 도 8a뿐만 아니라 도 9a에 있어서, 도 4의 소자분리막, 실리사이드층, 게이트유전체막 및 측벽은 도시를 생략한다.
본 실시예에 있어서, 도 9a 및 9b를 참조하면, 제2 실시예와 비교할 때, N웰(NW2)이 p형 에피택셜층(2) 상에 있는 n+확산층(ND7)과 p+확산층(PD2) 사이에 형성되며, n+확산층(ND8)이 N웰(NW2)의 표면상에 형성된다. 실리사이드층(미도시)이 n+확산층(ND8)의 표면상에 형성되며, 이 실리사이드층은 입/출력패드(I/O)에 접속된다. 즉, 입/출력패드(I/O)는 n+확산층(ND8) 뿐만 아니라 p+확산층(PD1)과 내부회로(미도시)에 접속된다. p+확산층(PD2), p형 에피택셜층(2), N웰(NW2) 및 n+확산층(ND8)은 P-N접합다이오드(D7)를 구성한다. 본 실시예의 다른 구성은 제2 실시예와 동일하다.
도 9a 및 도 9b를 참조하면서, 제3 실시예에 따른 장치의 동작을 이하에서 설명한다. 접지단자(GND)에 대하여 양극성의 정전기방전 서지가 입/출력패드(I/O)에 인가되는 경우, 정전기방전 서지는 접지단자(GND)로 흘러서 내부회로가 제2 실시예에서 전술한 바와 같은 동일한 방법으로 보호된다. 접지단자(GND)에 대하여 음극성의 서지가 입/출력패드(I/O)에 인가되는 경우, p+확산층(PD2), p형 에피택셜층(2), N웰(NW2) 및 n+확산층(ND8)으로 구성된 P-N접합다이오드(D7)는 활성화된다. 다음, 음극성의 정전기방전 서지가 P-N접합다이오드(D7)를 통하여 접지단자(GND)로 흐르기 때문에, 음극성의 정전기방전 서지로부터 내부회로는 보호된다.
제2 실시예와 비교할 때, 본 실시예에 있어서 내부회로는 음극성의 정전기방전 서지로부터 보호될 수 있다. 또한, SCR의 캐소드인 n+확산층(ND7)과 NPN트랜지스터의 베이스 콘택트인 p+확산층(PD2) 사이에 N웰(NW2)을 배치시켜 이들을 분리함으로써, NPN트랜지스터의 성능이 향상된다.
다음, 본 발명의 제4 실시예를 이하에서 설명한다. 도 10a는 본 실시예에 따른 ESD보호회로의 구조를 나타낸 단면도이며; 도 10b는 그 등가회로이다. 그러나, 도 8a 및 도 9a에서와 마찬가지로 도 10a에 있어서, 도 4의 소자분리막, 실리사이드층, 게이트유전체막 및 측벽은 도시를 생략한다.
본 실시예에 있어서, 도 10a 및 10b를 참조하면, 제3 실시예와 비교할 때, 저항R1이 n+확산층(ND2)과 게이트전극(4) 사이에 삽입되며, 커패시터(C1)가 n+확산층(ND3)과 게이트전극(4) 사이에 삽입된다. 즉, 저항과 커패시터가 MOS트랜지스터(NMOS)의 소스영역과 게이트전극 사이와 드레인영역과 게이트전극 사이에 각각 접속된다. 본 실시예의 다른 구성은 제3 실시예와 동일하다.
본 실시예에 있어서, 제3 실시예와 비교할 때, MOS트랜지스터(NMOS)의 브레이크다운전압이 게이트와 드레인 사이의 용량결합 효과로 인하여 낮아질 수 있다.
다음, SCR의 트리거전압(Vtrig)은 낮아질 수 있으며, 내부회로는 높은 신뢰성으로 보호된다.
다음, 본 발명의 제5 실시예를 이하에서 설명한다. 도 11a는 본 실시예에 따른 ESD보호회로의 구조를 나타낸 단면도이며; 도 11b는 그 등가회로이다. 그러나, 도 11a에 있어서, 소자분리막, 실리사이드층, 게이트유전체막 및 측벽은 도시를 생략한다.
본 실시예에 있어서, 도 11a 및 11b를 참조하면, 제4 실시예와 비교할 때, 세 개의 인버터(9a, 9b 및 9c)가 게이트전극(4) 및, 저항R1과 커패시터(C1) 간의 노드(N) 사이에 직렬로 삽입된다. 본 실시예의 다른 구성은 제4 실시예와 동일하다. 제5 실시예에 있어서, 제4 실시예와 마찬가지로, MOS트랜지스터(NMOS)의 브레이크다운 전압은 낮아질 수 있으며, 트리거전압(Vtrig)은 낮아질 수 있다. 또한, 본 실시예에 있어서, 인버터(9a, 9b 및 9c)의 기수들이 서로 종속(cascade)접속된다. 그러나, 인버터(9a, 9b 및 9c)에 의하여 구성된 회로를 저항R1과 커패시터(C1)의 접속점에 입력된 신호를 소정의 시간만큼 지연시키는 지연회로로 치환시킬 수도 있다.
다음, 본 발명의 제6 실시예를 이하에서 설명한다. 도 12a는 본 실시예에 따른 ESD보호회로의 구조를 나타낸 단면도이며; 도 12b는 그 등가회로이다. 그러나, 도 12a에 있어서, 소자분리막, 실리사이드층, 게이트유전체막 및 측벽은 도시를 생략한다.
본 실시예에 있어서, 도 12a 및 12b를 참조하면, 제3 실시예와 비교할 때, 제3 실시예(도 9a 참조)의 N웰(NW1)이 일 방향으로 배열된 세 개의 N웰(NW3, NW4 및 NW5)들로 분할된다. n+확산층(ND1) 및 p+확산층(PD3)이 N웰(NW3)의 표면상에 형성되며, n+확산층(ND9)과 p+확산층(PD4)이 N웰(NW4)의 표면상에 형성되며, n+확산층(ND10)과 p+확산층(PD1)이 N웰(NW5)의 표면상에 형성된다. n+확산층(ND1), p+확산층(PD3), n+확산층(ND9), p+확산층(PD4), n+확산층(ND10) 및 p+확산층(PD1)이 이 순서대로 배열된다. p+확산층(PD3)은 n+확산층(ND9)에 접속되며, p+확산층(PD4)은 n+확산층(ND10)에 접속된다. 본 실시예에 있어서, p+확산층(PD4)과 N웰(NW4)은 P-N접합다이오드(D10a)를 구성하며, p+확산층(PD3)과 N웰(NW3)은 P-N접합다이오드(D10b)를 구성한다. 이 P-N접합다이오드(D10a 및 D10b)들은 전류가 입/출력패드(I/O)로부터 전원단자(VDD)의 방향으로 흐르도록 제한한다. 기생저항(Rnw3, Rnw4 및 Rnw5)이 N웰(NW3, NW4 및 NW5)에 각각 기생한다. 본 실시예의 구성은 제3 실시예와 동일하다.
제3 실시예와 비교하면, 본 실시예는 입/출력패드(I/O)와 전원단자(VDD) 사이에 복수개의 다이오드들을 구비한다. 따라서, 전원전압이 접지전위로 하강될 때, 입/출력패드(I/O)로 입력된 신호의 전압이 이러한 다이오드의 턴온 레벨의 이하로 되는 경우, 입/출력패드(I/O)로부터 전원단자(VDD)로 전류가 흐르지 못하며, 내부회로의 오작동이 방지될 수 있다. 즉, 페일-세이프기능(fail-safe function)이 실현된다. 또한, 다수의 다이오드들이 신호의 전압레벨에 따라 선택되어야 할 필요가 있다.
다음, 본 발명의 제7 실시예를 이하에서 설명한다. 본 실시예는 제6 실시예와 제4 실시예의 결합이다. 도 12a에 나타낸 제6 실시예와 비교할 때, 본 실시예는 n+확산층(ND2)과 게이트전극(4) 사이에 저항을 가지며, n+확산층(ND3)과 게이트전극(4) 사이에 커패시터를 가진다. 즉, 저항과 커패시터가 MOS트랜지스터(NMOS)에 있어서 게이트전극(4)과 소스영역 사이 및 게이트전극(4)과 드레인영역 사이에 각각 삽입된다. 본 실시예의 다른 구성은 제6 실시예와 동일하다.
제6 실시예와 비교할 때, 본 실시예는 게이트와 드레인 사이의 용량결합 효과로 인하여 MOS트랜지스터(NMOS)의 브레이크다운 전압을 낮출 수 있다. 다음, SCR의 트리거전압(Vtrig)도 낮아질 수 있어서 내부회로가 높은 신뢰성으로 보호된다.
다음, 본 발명의 제8 실시예를 이하에서 설명한다. 본 실시예는 제6 실시예와 제5 실시예의 결합이다. 제7 실시예와 비교할 때, 본 실시예는 게이트전극(4) 및, 저항과 커패시터간의 노드 사이에 세 개의 인버터들을 직렬로 접속된다. 본 실시예의 다른 구성들은 제7 실시예와 동일하다.
다음, 본 발명의 제9 실시예를 이하에서 설명한다. 본 실시예는 N웰(NW1)이 전원전압단자(VDD)에 접속되지 않는다는 점에서 제3 실시예와 다르다. 본 실시예의 다른 구성은 제3 실시예와 동일하다. 본 실시예는 전원전압단자(VDD)와 접지단자(GND) 사이의 ESD 서지로 인한 MOS트랜지스터(NMOS)의 파괴를 방지한다. 다음, MOS트랜지스터(NMOS)의 크기가 작아질 수 있다. 제4 실시예와 마찬가지로 본 실시예에 있어서, 저항과 커패시터가 MOS트랜지스터(NMOS)의 게이트전극(4)과 소스영역 사이, 및 게이트전극(4)과 드레인영역 사이에 각각 삽입되어도 좋다. 또한, 제5 실시예의 경우처럼, 인버터들이 게이트전극 및, 저항과 커패시터간의 노드 사이에 삽입되어도 좋다.
다음, 본 발명의 제10 실시예를 이하에서 설명한다. 본 실시예는 제6 실시예와 제9 실시예의 결합이다. 본 실시예는 N웰(NW1)이 전원전압단자(VDD)에 접속되지 않는다는 점에서 제6 실시예와 다르다. 본 실시예의 다른 구성은 제6 실시예와 동일하다. 본 실시예는 전원전압단자(VDD)와 접지단자(GND) 사이의 ESD 서지로 인한 MOS트랜지스터(NMOS)의 파괴를 방지할 수 있다. 다음, MOS트랜지스터(NMOS)의 크기는 감소될 수 있다. 제7 실시예와 마찬가지로 본 실시예에 있어서, 저항과 커패시터가 MOS트랜지스터(NMOS)의 게이트전극과 소스영역 사이, 및 게이트전극과 드레인영역 사이에 각각 삽입되어도 좋다. 또한, 제8 실시예의 경우처럼, 인버터들이 게이트전극 및, 저항과 커패시터간의 노드 사이에 삽입되어도 좋다.
다음, 본 발명의 제11 실시예를 이하에서 설명한다. 도 13은 본 발명의 본 실시예에 따른 ESD보호회로의 단면도이며, 도 14a는 그 등가회로도이며, 도 14b는 그 레이아웃도이다.
본 실시예에 있어서, 도 13 및 도 14b에 나타낸 바와 같이, N웰들(제1의 제2 도전형 웰; NW1, NW2 및 NW3)이 한 방향으로 나란히 형성되며, P웰(제1 도전형 웰)이 p형 반도체기판(1)의 표면상에서 이러한 N웰들 사이의 갭을 충진하도록 형성된다. N웰들(NW1, NW2 및 NW3) 및 P웰(PW)은 그 깊이가 거의 동일하다.
p+확산층(PD1; 제1의 제1 도전형 확산층)과 n+확산층(ND1; 제1의 제2 도전형 확산층)이 N웰(NW1)의 표면상에 형성되며; p+확산층(PD3)과 n+확산층(ND3)이 N웰(NW2)의 표면상에 형성되며; p+확산층(PD4)과 n+확산층(ND4)이 N웰(NW3)의 표면상에 형성된다. p+확산층(PD1), n+확산층(ND1), p+확산층(PD3), n+확산층(ND3), p+확산층(PD4) 및 n+확산층(ND4)은 N웰(NW1), N웰(NW2) 및 N웰(NW3)이 나란한 방향을 따라 이 순서대로 배열된다. P웰(PW)의 표면상에, n+확산층(ND2; 제2의 제2 도전형 확산층)이 n+확산층(ND1)과 함께 p+확산층(PD1)을 샌드위치시키도록 형성되며, p+확산층(PD2)이 P웰(PW)의 표면상에서 n+확산층(ND2)과 N웰들(NW1-NW3)을 둘러싸도록 형성된다. 즉, 도 14b에 나타낸 바와 같이, p+확산층(PD2)은 직사각형의 프레임형태를 가진다. n+확산층(ND2)이 N웰(NW1)과 p+확산층(PD2) 사이의 영역에 위치한다. STI(Shallow trench isolation)막들이 각 웰들의 확산층이 형성되지 않은 영역에 형성되며, 예를 들면, CoSi2나 TiSi2로 이루어진 실리사이드층(S)이 각 확산층들 상에 형성된다.
층간유전체막(미도시)은 전표면상에 증착된다. 층간유전체막의 실리사이드층에 형성된 콘택트홀을 매개하여, n+확산층(ND4), n+확산층(ND2) 및 p+확산층(PD2)은 접지단자(GND)에 접속되며, p+확산층(PD1)은 입/출력패드(I/O)에 접속되며; n+확산층(ND1)은 금속배선(M2)에 의하여 p+확산층(PD3)에 접속되며; n+확산층(ND3)은 금속배선(M3)에 의하여 p+확산층(PD4)에 접속된다. 입/출력패드(I/O)는 내부회로(피보호회로)에 접속된다.
전술한 구성의 본 실시예에 있어서, 도 14a에 나타낸 바와 같이, p+확산층(PD3), N웰(NW2) 및 n+확산층(ND3)은 P-N접합다이오드(D2)를 구성하며, p+확산층(PD4), N웰(NW3) 및 n+확산층(ND4)은 다른 P-N접합다이오드(D3)를 구성한다. 다이오드(D2 및 D3)는 트리거소자를 구성한다. p+확산층(PD1), N웰(NW1) 및 P웰(PW)은 PNP트랜지스터(Tr1)를 구성하며, N웰(NW1), P웰(PW) 및 n+확산층(ND2)은 NPN트랜지스터(Tr2)를 구성한다. 즉, p+확산층(PD1), N웰(NW1), P웰(PW) 및 n+확산층(ND2)은 SCR를 구성한다. 기생저항(Rnw1)은 N웰(NW1)에 기생하며; 기생저항들(Rnw2 및 Rnw3)은 N웰들(NW2 및 NW3)에 각각 기생하며; 기생저항(Rpw)은 P웰(PW)에 기생한다.
도 13, 14a 및 14b를 참조하면서, 제11 실시예에 따른 장치의 동작을 이하에서 전술한 구성에 따라 설명한다. 접지단자(GND)에 대하여 양극성의 정전기방전 서지가 입/출력패드(I/O)에 인가되는 경우, p+확산층(PD1), N웰(NW1), n+확산층(ND1), 금속배선(M2), p+확산층(PD3), N웰(NW2), n+확산층(ND3), 금속배선(M3), p+확산층(PD4), N웰(NW3) 및 n+확산층(ND4)으로 이루어진 PNP트랜지스터의 에미터와 베이스 사이 및 2개의 직렬 순방향 다이오드들을 경로로 하여 트리거전류(Itrig)가 흐른다. 트리거전류(Itrig)는 p+확산층(PD1), N웰(NW1) 및 P웰(PW)로 이루어진 PNP트랜지스터의 에미터와 베이스 사이의 전류경로를 형성한다. 다음, PNP트랜지스터는 트리거소자인 다이오드(D2 및 D3)가 전도될 때 온상태로 된다. PNP트랜지스터가 온상태로 되면, N웰(NW1), P웰(PW) 및 n+확산층(ND2)으로 이루어진 NPN트랜지스터가 온된다. 다음, p+확산층(PD1), N웰(NW1), P웰(PW) 및 n+확산층(ND2)을 포함하는 기생 SCR가 활성화된다. 큰 전류(Iscr)가 입/출력패드(I/O)로부터 접지단자(GND)로 흐른다. 이 때문에, 입/출력패드(I/O)에 인가된 서지는 내부회로에 손상을 주지 않고 접지단자(GND)로 흐른다.
제11 실시예에 있어서, 다이오드(D2 및 D3)를 포함하는 트리거소자는 금속배선(M2)을 매개하여 N웰(NW1) 및 n+확산층(ND1)을 포함하는 PNP트랜지스터(Tr1)의 베이스에 접속되기 때문에, 트리거소자를 임의의 위치에 형성할 수 있으며, 전류(Iscr)가 흐르는 p+확산층(PD1)과 P웰(PW) 사이의 거리를 N웰(NW1) 및 P웰(PW)의 깊이보다 짧게 하는 것이 가능하다. 종래 기술에 있어서 2 내지 3㎛인 거리(Lscr)는 약 0.6㎛로 단축될 수 있다. 그 결과, SCR의 방전능력은 거리(Lscr)의 감소에 의하여 향상되며, 궁극적으로 높은 ESD 성능이 얻어진다. 보호될 반도체집적회로(IC)가 통상의 동작을 하는 동안 보호소자의 기생용량은 직렬로 접속된 p+확산층과 N웰들 사이의 확산용량과 같게 된다. 본 실시예에 있어서, SCR의 방전능력은, 거리(Lscr)가 단축될 수 있기 때문에, 높아질 수 있다. p+확산층의 면적이 작더라도 충분한 ESD 성능이 실현될 수 있기 때문에, 기생용량이 작아지게 될 수 있다. 각 p+확산층의 면적은 예를 들면, 100㎛2으로 충분하다. 다음, 그 기생용량은 기껏해야 100fF으로서, 몇 Gbps의 고속동작이 가능하다. 예를 들면, HBM(Human Body Model)에는 4000V, MM(Machine Model)에는 400V, CDM(Charge Device Model)에는 1000V 정도의 높은 ESD 성능이 얻어진다.
트리거전압은 트리거소자(다이오드(D2 및 D3))의 특성을 변화시킴으로써 소망에 따라 제어될 수 있다. 그 결과, 입/출력패드(I/O)에 인가된 신호전압은 큰 마진을 가질 수 있다.
또한, 보호소자는 MOS트랜지스터를 이용하지 않고 형성될 수 있기 때문에, 내부회로를 제조하기 위한 공정에 더하여 보호소자를 제조하는 공정에 추가적인 제조공정이 필요가 없다. 즉, 내부회로를 구성하는 MOS트랜지스터의 게이트산화막을 19Å 정도로 하여도, ESD보호회로 내에서 MOS트랜지스터의 게이트절연막을 두껍게 하기 위한 공정이 불필요하다.
제11 실시예에 따른 ESD보호회로를 제조할 때, N웰과 P웰의 불술물농도는 예를 들면, 5×1017/cm3이다. n+확산층을 형성할 때, 예를 들면, 비소이온이 10KeV 의 가속에너지를 가지고 5×1015/cm2의 선량율로 이온주입되며, p+확산층을 형성할 때, 예를 들면, 붕소이온이 5KeV 의 가속에너지를 가지고 5×1015/cm2의 선량율로 이온주입된다. 그러나, 선량율 및 원소들은 이 예시들에 제한되지 않는다.
제11 실시예는 PNP트랜지스터와 접지단자(GND) 사이에 두 개의 P-N접합다이오드를 채용하였다. 그러나, 다이오드의 양은 입/출력패드(I/O)에 인가되는 신호전압과 통상의 동작을 하는 동안 P-N접합다이오드들 내의 전압강하 사이의 관계에 따라 변경되어도 좋다. 예를 들면, 신호전압이 1.5V 정도일 경우, 두 개의 P-N접합다이오드들로 충분하다. 한편, 신호전압이 2.5V 정도일 경우, 4개 정도의 P-N접합다이오드들이 필요하다. 이렇게 하여, P-N접합다이오드들의 최적치가 통상의 동작을 하는 동안 입/출력패드(I/O)와 접지단자(GND) 사이에 흐르는 누설전류의 양을 참조하여 결정된다.
다음, 본 발명의 제12 실시예를 이하에서 설명한다. 도 15는 본 발명의 본 실시예에 따른 단면도이며, 도 16a는 그 등가회로도이며, 도 16b는 그 레이아웃도이다. 도 13 및 14에 나타낸 제11 실시예와 제 15 및 16에 나타낸 제12 실시예와 동일한 구성요소는 동일한 참조번호를 가지며 그에 대한 설명은 이하에서 생략한다.
도 15 및 16b에 나타낸 제12 실시예에 있어서, N웰들(NW1-NW3)과 P웰(PW) 만큼 깊은 N웰(NW4)이 반도체기판(1)의 표면상에서 N웰(NW2)과 함께 N웰(NW3)을 샌드위치시키도록 형성되며, n+확산층(ND5)이 N웰(NW4) 상에 형성된다. 실리사이드층(S)은 n+확산층(ND5) 상에 형성된다. n+확산층(ND5)은 층간유전체막(미도시)에 형성된 콘택트홀을 매개하여 입/출력패드(I/O)에 접속된다.
상기 구성의 본 실시예에 있어서, 도 16a에 나타낸 바와 같이, p+확산층(PD2), P웰(PW), p형 반도체기판(1), N웰(NW4) 및 n+확산층(ND5)은 P-N접합다이오드(D4)를 구성한다.
접지단자(GND)에 대하여 양극성의 서지가 입/출력패드(I/O)에 인가되는 경우, 제11 실시예의 경우와 마찬가지로, 서지가 접지단자(GND)로 흐른다. 한편, 접지단자(GND)에 대하여 음극성의 서지가 입/출력패드(I/O)에 인가되는 경우, P-N접합다이오드(D4)가 순바이어스되어 음극성의 서지가 접지단자(GND)로 흐른다. 이 때문에, 내부회로는 양극성이나 음극성의 서지로부터 보호될 수 있다.
다음, 본 발명의 제13 실시예를 이하에서 설명한다. 도 17은 본 실시예에 다른 ESD보호회로의 구조를 설명하는 등가회로도이다. 제13 실시예에 있어서, 입/출력패드(I/O)와 내부회로(10)를 접속하는 신호선과 접지단자(GND)에 접속된 접지배선 사이에 P-N접합다이오드(D5) 및 보호회로(11)가 접속된다. P-N접합다이오드(D6)와 보호회로(12)는 전원전압단자(VDD)에 접속하는 전원선과 접지선 사이에 접속된다. 내부회로(10)는 전원선과 접지선 사이에 접속된다. 보호회로(11 및 12)들의 구조는 도 14a에 나타낸 제11 실시예와 동일하다. 즉, 보호회로(11 및 12)는 동일한 방향으로 직렬 접속된 P-N접합다이오드(D2 및 D3), PNP트랜지스터(Tr1) 및 NPN트랜지스터(Tr2)를 구비한다. 이러한 부재들을 구비한 웰들은 기생저항을 가진다. 그러나, 보호회로(12)에 있어서, 전원선은 입/출력패드(I/O) 대신에 접속된다. 다이오드(D5 및 D6)들의 구조는 제12 실시예의 P-N접합다이오드(D4)와 동일하다.
상기 구성의 제13 실시예에 있어서, 접지단자(GND)에 대하여 양극성이나 음극성의 서지가 입/출력패드(I/O)에 인가되는 경우, 서지는 제12 실시예와 마찬가지로 접지단자(GND)로 흐른다. 전원단자(VDD)에 대하여 양극성의 서지가 입/출력패드(I/O)에 인가되는 경우, 보호회로(11)는 도통되며 P-N접합다이오드(D6)는 순바이어스된다. 다음, 양극성의 서지가 보호회로(11)와 P-N접합다이오드(D6)를 매개하여 전원전압단자(VDD)로 흐른다. 한편, 전원단자(VDD)에 대하여 음극성의 서지가 입/출력패드(I/O)에 인가되는 경우, P-N접합다이오드(D5)는 순바이어스되고 보호회로(12)는 도통된다. 다음, 음극성의 서지가 P-N접합다이오드(D5)와 보호회로(12)를 매개하여 전원전압단자(VDD)로 흐른다. 이렇게 하여, 내부회로는 전원단자(VDD)에 대하여 양극성이나 음극성의 서지로부터 보호될 수 있다.
다음, 본 발명의 제14 실시예를 이하에서 설명한다. 제14 실시예는 디지털-아날로그 결합회로에 본 발명을 적용한 것이다. 도 18은 제14 실시예에 따른 ESD보호회로의 구조를 나타내는 등가회로도이다. 제14 실시예에 있어서, 아날로그처리를 수행하는 내부회로(10a)의 보호용으로 도 15와 동일한 구성을 가진 P-N접합다이오드(D5a 및 D6a)와 보호회로(11a 및 12a)가 형성되며, 디지털처리를 수행하는 내부회로(10d)의 보호용으로 도 15와 동일한 구성을 가진 P-N접합다이오드(D5d 및 D6d)와 보호회로(11d 및 12d)가 형성된다.
내부회로(10a)는 아날로그회로용의 전원단자(VDDa)와 아날로그회로용의 접지단자(GNDa)에 접속되며, 내부회로(10d)는 디지털회로용의 전원단자(VDDd)와 디지털회로용의 접지단자(GNDd)에 접속된다. 한편, 서지탈피용 접지단자(GND)에 접속된 접지배선이 준비되며, 이 접지배선에 P-N접합다이오드(D5a, D5d, D6a 및 D6d)뿐만 아니라, 보호회로(11a, 11d, 12a 및 12d)가 접속된다. 접지단자(GNDa)에 접속된 접지배선과 접지단자(GND)에 접속된 접지배선 사이에는 다이오드(D7a 및 D8a)가 서로 역방향으로 병렬로 접속된다. 한편, 접지단자(GNDd)에 접속된 접지배선과 접지단자(GND)에 접속된 접지배선 사이에는 다이오드(D7d 및 D8d)가 서로 역방향으로 병렬로 접속된다.
제14 실시예에 있어서, 다른 전원선들 사이에서도 서지를 탈피할 수 있게 된다. 다이오드(D7a, D7d, D8a 및 D8d)들은 접지선들 사이에서 노이즈 전파를 방해하기 위하여 제공된다.
제1 실시예에 나타낸 n채널 MOS트랜지스터(NMOS)가 p형 에피택셜층(2)에 필요하지 않다. 대신에, n채널MOS트랜지스터(NMOS)와 P웰(PW1, PW2)을 구비한 P웰이 마스크와 다른 요소들의 제조를 용이하게 하기 위하여 형성되어도 좋다. 제15 실시예는 P웰(PW)이 제1 실시예에 따른 n채널MOS트랜지스터(NMOS)와 P웰(PW1, PW2)을 구비하도록 형성된 실시예이다. 도 19는 본 발명의 제15 실시예에 다른 ESD보호회로의 단면도이다. 도 19에 나타낸 제15 실시예와 도 4에 나타낸 제1 실시예에 있어서 동일한 구성요소는 동일한 참조번호를 가지며, 그에 대한 설명은 생략한다.
제15 실시예에 있어서, P웰(PW1 및 PW2) 대신에, 소자분리막(STI3)의 아래로부터 소자분리막(STI5)의 아래로 연장하는 P웰(PW10)이 형성된다.
상기 구성의 제15 실시예에 있어서, 제1 실시예와 동일한 동작을 위하여, p+확산층(PD1), N웰(NW1) 및 P웰(PW10)은 트랜지스터(Tr1)를 구성하며, N웰(NW1), P웰(PW10) 및 n+확산층(ND2)은 트랜지스터(Tr2)를 구성한다.
제15 실시예에 따른 ESD보호회로를 제조할 때, P웰(PW10)은, P웰(PW1 및 PW2) 대신에, 제1 실시예에 따른 제조방법으로 형성된다.
다음, 본 발명의 제16 실시예를 이하에서 설명한다. 도 20은 본 발명의 제16 실시예에 다른 ESD보호회로의 단면도이며, 도 21a는 그 등가회로도이며, 도 21b는 그 레이아웃도이다. 도 20 및 21에 나타낸 제16 실시예와 도 4 및 5에 나타낸 제1 실시예와 동일한 구성요소는 동일한 참조번호를 가지며, 그에 대한 설명은 생략한다.
제16 실시예에 있어서, 도 20 및 21b에 나타낸 바와 같이, 소자분리막(STI1)의 아래에서 N웰(NW1)에 인접하도록 P웰(PW3)이 p형 에피택셜층(2)의 표면상에 형성되며, 이 P웰(PW3)에 인접하는 N웰(NW2)이 소자분리막(STI1)의 외측까지 연장하도록 형성된다. N웰(NW2)의 끝에 소자분리막(STI6)이 얕은 트렌치 분리(Shallow trench isolation; STI)막으로 형성된다. N웰(NW2)의 표면에 n+확산층(ND7)이 형성되며, 그 위에 실리사이드층(S7)이 형성된다. 이 실리사이드층(S7)은 입/출력패드(I/O)에 접속된다.
상기 구성의 본 실시예에 있어서, 도 21a에 나타낸 바와 같이, p+확산층(PD2), P웰(PW2), p형 에피택셜층(2), N웰(NW2) 및 n+확산층(ND7)은 P-N접합다이오드(D2)를 구성한다.
따라서, 접지단자(GND)에 대하여 양극성의 서지가 입/출력패드(I/O)에 인가되는 경우, 제1 실시예의 경우와 마찬가지로 서지는 접지단자(GND)로 흐른다. 한편, 접지단자(GND)에 대하여 음극성의 서지가 입/출력패드(I/O)에 인가되는 경우, P-N접합다이오드(D2)는 순바이어스되어, 음극성의 서지가 접지단자(GND)로 흐른다. 이렇게 하여, 내부회로는 양극성이나 음극성의 서지로부터 보호될 수 있다.
제16 실시예에 따른 ESD보호회로를 제조하기 위하여, 제1 실시예에 따른 장치의 제조공정과 마찬가지로, N웰(NW2)이 N웰(NW1)과 함께 형성되며, P웰(PW3)이 P웰(PW1)과 함께 형성되며, n+확산층(ND7)이 n+확산층(ND1) 및 다른 n+확산층들과 함께 형성되며, 코발트 실리사이드층(S7)이 실리사이드층(S1) 및 다른 실리사이드층들과 함께 형성되며, 입/출력패드(I/O)에 접속되는 배선이 n+확산층(ND7)에 접속된다.
다음, 제17 실시예에 대하여 이하에서 설명한다. 도 22는 본 발명의 제17 실시예에 따른 ESD보호회로의 단면도이며, 도 23은 그 등가회로도이며, 도 24는 그 레이아웃도이다. 도 20 및 21에 나타낸 제16 실시예와 도 22 내지 24에 나타낸 제17 실시예와 동일한 구성요소는 동일한 참조번호를 가지며, 그에 대한 설명은 생략한다.
도 22 내지 24를 참조하면서, 제17 실시예에 있어서, N웰(NW4), P웰(PW5), N웰(NW3) 및 P웰(PW4)이 이 순서대로 P웰(PW3)과 N웰(NW2) 사이에 형성된다. 소자분리막(STI7)은 N웰(NW2)과 N웰(NW3) 사이에서 P웰(PW4)을 피복하도록 얕은 트렌치 분리(Shallow trench isolation; STI)막으로 형성되며, 소자분리막(STI8)은 N웰(NW3)과 N웰(NW4) 사이에서 P웰(PW5)을 피복하도록 얕은 트렌치 분리(Shallow trench isolation; STI)막으로 형성된다. 또한, 각 N웰(NW3)과 N웰(NW4)의 표면을 둘로 분할하여 얕은 트렌치 분리(Shallow trench isolation; STI)막으로 소자분리막(STI9 및 STI10)이 형성된다. n+확산층(ND8)은 N웰(NW3)의 표면상에서 소자분리막(STI7)과 소자분리막(STI9) 사이에서 형성되며, p+확산층(PD3)은 소자분리막(STI9)과 소자분리막(STI8) 사이에서 형성된다. 코발트 실리사이드층(S8 및 S9)은 n+확산층(ND8)과 p+확산층(PD3) 상에 각각 형성된다. n+확산층(ND9)은 N웰(NW4)의 표면상에서 소자분리막(STI8)과 소자분리막(STI10) 사이에 형성되며, p+확산층(PD4)은 소자분리막(STI10)과 소자분리막(STI11) 사이에서 형성된다. 코발트 실리사이드층(S10 및 S11)들은 n+확산층(ND9)과 p+확산층(PD4)상에 각각 형성된다.
전원전압단자(VDD)는 코발트 실리사이드층(S1)에 접속되는 것이 아니라 코발트 실리사이드층(S8)에 접속된다. 코발트 실리사이드층(S1)은 코발트 실리사이드층(S11)에 접속되며, 코발트 실리사이드층(S10)은 코발트 실리사이드층(S9)에 접속된다.
도 23을 참조하면, 상기 구성의 제17 실시예에 있어서, p+확산층(PD4), N웰(NW4) 및 n+확산층(ND9)은 P-N접합다이오드(D3)를 구성하며, p+확산층(PD3), N웰(NW3) 및 n+확산층(ND8)은 P-N접합다이오드(D4)를 구성한다. 즉, 다이오드(D3 및 D4)들은 직렬로 접속된다. 또한, 기생저항(Rnw4)은 N웰(NW4)에 기생하며, 기생저항(Rnw3)은 N웰(NW3)에 기생한다.
다이오드(D3 및 D4)들이 0.5V정도에서 도통된다고 가정할 때, 제1 내지 제3 실시예에 있어서 통상의 동작시에 전원전압단자(VDD)에 공급되는 1.5V의 전원전위가 어떤 이유에 의하여 저하되고, 입/출력패드(I/O)에 1.5V정도의 신호전압이 입력되는 경우, 입/출력패드(I/O)로부터 전원단자(VDD)로 누설전류가 흐르게 되어, 집적회로의 오작동이 발생된다. 한편, 제17 실시예에 의하면, 전원단자(VDD)가 저하되고 입/출력패드(I/O)에 1.5V정도의 신호전압이 입력되어도, 전원단자(VDD)로 누설전류가 흐르지 않으므로 오작동이 방지될 수 있다.
제17 실시예에 따른 ESD보호회로를 제조하기 위하여, N웰(NW3)과 N웰(NW4)이 N웰(NW1)과 함께 형성되며, P웰(PW4)과 P웰(PW5)이 P웰(PW1) 및 다른 P웰들과 함께 형성되며, n+확산층(ND8)과 n+확산층(ND9)이 n+확산층(ND1) 및 다른 n+확산층들과 함께 형성되며, p+확산층(PD3)과 p+확산층(PD4)이 p+확산층(PD1) 및 다른 p+확산층들과 함께 형성되며, 코발트 실리사이드층(S8 내지 S11)들은 코발트 실리사이드층(S1) 및 다른 실리사이드층들과 함께 형성되며, 배선들이 형성되어 코발트 실리사이드층(S9)과 코발트 실리사이드층(S10)을 접속하게 하며, 코발트 실리사이드층(S1)과 코발트 실리사이드층(S11)을 접속하게 한다.
제15 실시예의 경우에서처럼, P웰이 제16 및 제17 실시예에서도 n채널MOS트랜지스터(NMOS)의 채널에서 형성되어도 좋다.
전술한 각 실시예의 ESD보호회로를 1차 보호소자로 하고, 입/출력패드(I/O)와 내부회로 사이에 2차 보호소자를 설치하는 것이 바람직하다. 도 25는 제17 실시예에 따른 2차 보호소자의 적용예를 설명하기 위한 등가회로도이다. 1차 보호소자는 트리거소자(24)이다. 예를 들면, 2차 보호소자는 저항(R1), n채널MOS트랜지스터(NM1) 및 n채널MOS트랜지스터(NM2)로 구성될 수 있다. 저항(R1)은 입/출력패드(I/O)와 내부회로(피보호회로; 23) 사이에 접속된다. n채널MOS트랜지스터(NM1)의 드레인은 저항(R1)과 내부회로(23) 사이에서 접속되며, n채널MOS트랜지스터(NM1)의 소스와 게이트는 접지단자(GND)에 접속된다. n채널MOS트랜지스터(NM2)의 드레인은 저항(R1)과 내부회로(23) 사이에 접속되며, n채널MOS트랜지스터(NM2)의 게이트는 접지단자(GND)에 접속되며, n채널MOS트랜지스터(NM2)의 소스는 전원전압단자(VDD)에 접속된다. 그러나, 2차 보호소자의 구성은 이 예에 제한되지 않는다.
웰들과 확산층들의 도전형은 전술한 실시예들에 채용되는 것들과 반대가 되어도 좋다. 이 경우, 입/출력패드(I/O)와 접지단자(GND) 사이의 접속은 교체된다.
그 실시예들에 있어서 p형 에피택셜층(2)이 p형 반도체기판(1) 상에 형성되고 있지만, p형 에피택셜층(2)은 반드시 형성될 필요가 없다. 그 대신, P웰(PW1), P웰(PW2) 및 N웰(NW1) 등 다른것들이 직접 p형 반도체기판(1) 상에 형성되어도 좋다. 상기 실시예들은 트리거소자의 배선용 금속을 사용하였지만, 본 발명은 이 예에 한정되지 않는다. 금속물질 대신에, 주석과 같은 다른 도전형 물질이 배선용으로 이용되어도 좋다. 전술한 실시예들에 설명된 입/출력패드(I/O)는 외부단자로부터 입력신호를 수신하는 입력회로 또는 출력회로의 패드이어도 좋으며, 전원단자에 접속된 내부회로에 전원전압을 공급하는 전원패드이어도 좋다. 이들 경우에 있어서도 본 발명의 효과는 실현될 수 있다.
이하에서, 본 발명의 사상에 속하지 않는 비교예에 대하여 설명한다. 도 26은 그러한 비교예를 설명하는 도면이며, 도 26a는 비교예에 따른 장치의 단면도이며, 도 26b는 그 등가회로도이다. 이 비교예에 있어서, MOS트랜지스터의 소스와 드레인의 위치가, 도 1a에 나타낸 종래 ESD보호회로에 비교할 때, 바뀐다. 즉, 도 26a를 참조하면, n+확산층(ND102)과 n+확산층(ND103)의 위치는 트랜지스터(NMOS)에서 바뀌며, 소자분리막(STI)이 본 비교예에 따른 ESD보호회로에서, n+확산층(ND103)과 p+확산층(PD101) 사이에 형성된다. 입/출력패드(I/O)는 n+확산층(ND101)과 p+확산층(PD101)에만 접속되는 것이 아니라 n+확산층(ND102)에도 접속된다.
이 구성에 따르면, 도 1a에 나타낸 종래 기술의 경우처럼, p+확산층(PD101), N웰(NW101), P웰(PW101) 및 n+확산층(ND103)은 SCR를 구성한다. 애노드와 캐소드 사이의 거리(Lscr)가 단축되기 때문에, ESD성능은 향상되리라고 기대되었다.
그러나, 그 동작에 문제가 있었다. 접지단자(GND)에 대하여 양극성의 서지가 입/출력패드(I/O)에 인가되는 경우, 트랜지스터(NMOS)의 드레인(n+확산층(ND102))과 그 채널(P웰(PW101)) 사이에서 브레이크다운이 발생하며, 트리거전류(Itrig)가 n+확산층(ND102) 및 P웰(PW101)을 매개하여 접지단자(GND)로 흐른다. 그 결과, P웰(PW101)의 전위는 P웰(PW101)에 기생하는 기생저항(Rpw)에 의하여 상승된다. 그러나, 도 26b에 나타낸 바와 같이, 전류가 N웰(NW101)에 기생하는 기생저항(Rnw)에서 흐르지 않기 때문에, N웰(NW101)의 전위는 하강하지 않는다. 트랜지스터(NMOS)의 구동능력이 극단적으로 높지 않다면, p+확산층(PD101), N웰(NW101), P웰(PW101) 및 n+확산층(ND103)을 구성하는 SCR는 활성화되지 않는다. 다음, MOS트랜지스터(NMOS)는 SCR가 활성화되기 전에 파괴된다.
상술한 바와 같이, 본 발명에 따른 ESD보호회로는 높은 방전능력과 낮은 트리거전압을 모두 가질 수 있다.
도 1a는 종래 ESD보호회로의 구조를 나타낸 단면도이며, 도 1b는 그 등가회로도;
도 2a는 다른 종래 ESD보호회로의 구조를 나타낸 단면도이며, 도 2b는 그 등가회로도;
도 3a는 또 다른 종래 ESD보호회로의 구조를 나타낸 단면도이며, 도 3b는 그 등가회로도;
도 4는 본 발명의 제1 실시예에 따른 ESD보호회로의 구조를 나타낸 단면도;
도 5a는 제1 실시예에 따른 ESD보호회로를 나타내는 등가회로도이며, 도 5b는 그 평면도;
도 6a 내지 6c는 제1 실시예에 따른 ESD보호회로의 각 제조단계별 단면도;
도7a, 7b는 도 6a 내지 6c 이후에 있어서, 제1 실시예에 따른 ESD보호회로의 각 제조단계별 단면도;
도 8a는 제2 실시예에 따른 ESD보호회로의 단면도이며, 도 8b는 그 등가회로도;
도 9a는 제3 실시예에 따른 ESD보호회로의 단면도이며, 도 9b는 그 등가회로도;
도 10a는 제4 실시예에 따른 ESD보호회로의 단면도이며, 도 10b는 그 등가회로도;
도 11a는 제5 실시예에 따른 ESD보호회로의 단면도이며, 도 11b는 그 등가회로도;
도 12a는 제6 실시예에 따른 ESD보호회로의 단면도이며, 도 12b는 그 등가회로도;
도 13은 제11 실시예에 따른 ESD보호회로의 단면도이며;
도 14a는 제11 실시예에 따른 ESD보호회로의 단면도이며, 도 14b는 그 평면도;
도 15는 본 발명의 제12 실시예에 따른 ESD보호회로의 단면도;
도 16a는 제12 실시예에 따른 ESD보호회로의 등가회로도이며, 도 16b는 그 평면도;
도 17은 본 발명의 제13 실시예에 따른 ESD보호회로의 등가회로도;
도 18은 본 발명의 제14 실시예에 따른 ESD보호회로의 등가회로도;
도 19는 본 발명의 제15 실시예에 따른 ESD보호회로의 단면도;
도 20은 본 발명의 제16 실시예에 따른 ESD보호회로의 단면도;
도 21a는 제16 실시예에 따른 ESD보호회로의 등가회로도이며, 도 21b는 그 평면도;
도 22는 본 발명의 제17 실시예에 따른 ESD보호회로의 단면도;
도 23은 제17 실시예에 따른 ESD보호회로의 등가회로도;
도 24는 제17 실시예에 따른 ESD보호회로의 평면도;
도 25는 제17 실시예에 따른 2차 보호장치의 적용을 나타낸 등가회로도; 및
도 26a는 본 발명에 대한 비교예에 따른 ESD보호회로의 단면도이며, 도 26b는 그 등가회로도이다.
*도면의 주요부분에 대한 부호의 설명
1:p형 반도체기판
3:게이트절연막
4:게이트전극
9a, 9b, 9c:인버터
10, 10a, 10d:내부회로

Claims (16)

  1. 제1 도전형 반도체기판;
    상기 반도체기판에 형성된 제2 도전형 웰;
    상기 제2 도전형 웰에 형성되며 상기 제2 도전형 웰을 패드로부터 전기적으로 분리하도록 상기 패드에 접속된 제1의 제1 도전형 확산층;
    상기 제2 도전형 웰에 형성된 제1의 제2 도전형 확산층;
    상기 반도체기판의 상기 제2 도전형 웰을 제외한 부분에 형성되며 기준전압단자에 접속된 제2의 제2 도전형 확산층; 및
    하나의 단자가 배선을 경유하여 상기 제1의 제2 도전형 확산층에 접속되며, 다른 하나의 단자가 기준전압단자에 접속되는 두 개의 단자들을 가져, 상기 두 단자들 사이에 소정의 값 이상의 높은 전압이 인가되는 경우 전류를 흐르게 하는 트리거소자를 포함하는 반도체집적회로의 ESD보호회로.
  2. 제1항에 있어서, 상기 트리거소자는, 드레인이 상기 반도체기판에 형성되며 상기 배선을 매개하여 상기 제1의 제2 도전형 확산층에 접속된 제3의 제2 도전형 확산층이고 소스는 상기 반도체기판에 형성된 상기 제2의 제2 도전형 확산층인 MOS트랜지스터인 반도체집적회로의 ESD보호회로.
  3. 제2항에 있어서, 상기 제2의 제2 도전형 확산층은 상기 제2 도전형 웰과 상기 제3의 제2 도전형 확산층 사이의 영역에 위치되는 반도체집적회로의 ESD보호회로.
  4. 제1항에 있어서, 상기 트리거소자는, 드레인이 상기 반도체기판에 형성되며 상기 배선을 매개하여 상기 제1의 제2 도전형 확산층에 접속된 제3의 제2 도전형 확산층이고 소스는 상기 반도체기판에 형성되며 기준전압단자에 접속된 제4의 제2 도전형 확산층인 MOS트랜지스터인 반도체집적회로의 ESD보호회로.
  5. 제4항에 있어서, 상기 MOS트랜지스터는,
    상기 반도체기판에서 상기 제3의 제2 도전형 확산층과 상기 제4의 제2 도전형 확산층 사이의 영역에 형성된 분리막;
    상기 분리막 상에 형성된 게이트전극막;
    상기 제3의 제2 도전형 확산층과 상기 게이트전극막 사이에 접속된 용량성 소자; 및
    상기 게이트전극막과 상기 제4의 제2 도전형 확산층 사이에 접속된 저항 소자를 포함하는 반도체집적회로의 ESD보호회로.
  6. 제4항에 있어서, 상기 MOS트랜지스터는,
    상기 반도체기판에서 상기 제3의 제2 도전형 확산층과 상기 제4의 제2 도전형 확산층 사이의 영역상에 형성된 분리막;
    상기 분리막 상에 형성된 게이트전극막;
    상기 제3의 제2 도전형 확산층에 접속되는 용량성 소자;
    상기 제4의 제2 도전형 확산층에 접속되는 저항 소자; 및
    상기 용량성 소자의 상기 제3의 제2 도전형 확산층에 접속되는 측에 대향하는 측과 상기 제4의 제2 도전형 확산층에 접속되는 측에 대향하는 측 사이에 놓인 절점과, 상기 게이트전극막 사이에 접속된 지연회로를 포함하는 반도체집적회로의 ESD보호회로.
  7. 제2항에 있어서, 애노드가 상기 제1의 제2 도전형 확산층에 접속되며 캐소드가 상기 제3의 제2 도전형 확산층에 접속되는 다이오드를 더 포함하는 반도체집적회로의 ESD보호회로.
  8. 제7항에 있어서, 상기 다이오드는 서로 종속접속된 복수개의 P-N접합 다이오드들로 구성되며 상기 반도체기판의 상기 제2 도전형 웰 이외의 부분에 형성된 반도체집적회로의 ESD보호회로.
  9. 제1항에 있어서, 상기 제1의 제2 도전형 확산층이 전원전압단자에 접속된 반도체집적회로의 ESD보호회로.
  10. 제1항에 있어서, 상기 트리거소자는, 상기 반도체기판의 상기 제2 도전형 웰 이외의 부분에 형성되며 애노드가 상기 배선을 매개하여 상기 제1의 제2 도전형 확산층에 접속되고 캐소드가 기준전압단자에 접속된 다이오드인 반도체집적회로의 ESD보호회로.
  11. 제10항에 있어서, 상기 다이오드는, 서로 종속접속되며 상기 반도체기판의 상기 제2 도전형 웰 이외의 부분에 형성된 복수개의 P-N다이오드로 이루어진 반도체집적회로의 ESD보호회로.
  12. 제1항에 있어서, 상기 제1의 제1 도전형 확산층과 상기 제2의 제2 도전형 확산층사이에 위치한 상기 제2 도전형 웰의 단면과, 상기 제1의 제1 도전형 확산층 사이의 거리는 상기 제2 도전형 웰의 깊이보다 작은 반도체집적회로의 ESD보호회로.
  13. 제1항에 있어서, 상기 제1 도전형 반도체기판에서 상기 제2 도전형 웰에 인접하게 형성된 제1 도전형 웰을 더 포함하는 반도체집적회로의 ESD보호회로.
  14. 제1항에 있어서, 캐소드가 상기 제1의 제1 도전형 확산층에 접속되고 애노드가 기준전압단자에 접속되는 다이오드를 더 포함하는 반도체집적회로의 ESD보호회로.
  15. 제1항에 있어서, 상기 패드는 외부입력단자, 외부출력단자나 전원전압단자에 접속되는 반도체집적회로의 ESD보호회로.
  16. 제1항에 있어서, 상기 반도체기판에서 상기 제2 도전형 웰 이외의 부분에 형성되고 기준전압단자에 접속된 제2의 제1 도전형 확산층을 더 포함하는 반도체집적회로의 ESD보호회로.
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