TWI652821B

TWI652821B - 有界閘極之矽控整流器

Info

Publication number: TWI652821B
Application number: TW105128104A
Authority: TW
Inventors: 林群祐; 柯明道; 王文泰
Original assignee: 創意電子股份有限公司; 台灣積體電路製造股份有限公司
Priority date: 2016-08-31
Filing date: 2016-08-31
Publication date: 2019-03-01
Also published as: TW201813101A

Abstract

本案揭示一種有界閘極之矽控整流器，此有界閘極之矽控整流器包含基板、N型井區、P型井區、第一N型半導體區、第一P型半導體區、第二N型半導體區、第二P型半導體區以及第三半導體區。N型井區與P型井區皆配置於基板之中，第一N型半導體區與第二P型半導體區皆配置於N型井區之中，且連接至陽極端，第一P型半導體區與第二N型半導體區皆配置於P型井區之中，且連接至陰極端。第二N型半導體區與第二P型半導體區皆介於第一N型半導體區與第一P型半導體區之間，第三半導體區介於第二N型半導體區與第二P型半導體區之間。

Description

有界閘極之矽控整流器

本案係關於一種靜電防護元件，特別係關於一種有界閘極之矽控整流器。

隨著積體電路(Integrated Circuit，IC)中的電晶體尺寸日漸縮小，靜電放電(Electrostatic Discharge，ESD)所造成的元件損壞的問題逐漸被重視。寄生PNP與NPN雙載子接面電晶體構成的矽控整流器(Silicon Controlled Rectifier，SCR)為目前常用的靜電放電保護元件，相較於其他靜電防護元件，矽控整流器具有較低的保持電壓(holding voltage)，可以在較小的布局面積內，承受較大的靜電放電能量，卻也導致矽控整流器在正常電路運作下，容易無預警的產生閂鎖(latch up)現象，此閂鎖現象可能導致積體電路無法運作或損壞。

因此，如何在追求靜電放電防護的同時，避免閂鎖現象的產生，對於矽控整流器的設計是一大難題。

本案揭露的一態樣是關於一種有界閘極之矽控整流器。有界閘極之矽控整流器包含基板、N型井區、P型井區、第一N型半導體區、第一P型半導體區、第二N型半導體區、第二P型半導體區以及第三半導體區。N型井區與P型井區皆配置於基板之中，且N型井區與P型井區之間存在一接面，第一N型半導體區連接至第一接腳，且第一N型半導體區配置於N型井區之中，第一P型半導體區連接至第二接腳，且第一P型半導體區配置於P型井區之中，第二N型半導體區連接至第二接腳，且第二N型半導體區配置於P型井區之中，介於第一N型半導體區與第一P型半導體區之間，第二P型半導體區連接至第一接腳，且第二P型半導體區配置於N型井區之中，介於第一N型半導體區與第一P型半導體區之間，第三半導體區介於第二N型半導體區與第二P型半導體區之間。其中，第一接腳與第二接腳分別連接至陽極端與陰極端。

綜上所述，本案之技術方案與現有技術相比具有明顯的優點和有益效果。藉由上述技術方案，可達到相當的技術進步，並具有產業上的廣泛利用價值，本案所揭示之有界閘極之矽控整流器透過將矽控整流器結合閘極結構與深溝渠隔離槽，從而控制閂鎖現象的產生，並藉由將N型井區中的第一N型半導區與第二P型半導區連接至陽極端，P型井區中的第一P型半導區與第二N型半導區連接至陰極端，進一步降低陽極端與陰極端之間的等效距離，因此得以兼顧矽控整流器於電路設計中閂鎖現象的控制與靜電防護功能的維持。

100、200、300、400、500、600、700、800‧‧‧有界閘極之矽控整流器

102‧‧‧P型基板

104‧‧‧N型井區

114‧‧‧P型井區

106、108‧‧‧N型半導體區

110、310、510、710‧‧‧第三半導體區

116、118‧‧‧P型半導體區

120、122、124、126‧‧‧深溝渠隔離槽

128‧‧‧陽極端

130‧‧‧陰極端

132、133、134‧‧‧閘極結構

190、390、590、790‧‧‧接面

236、238‧‧‧觸發器元件

第1圖為依據本案揭露的第一實施例所繪製的有界閘極之矽控整流器的示意圖；第2圖為依據本案揭露的第二實施例所繪製的有界閘極之矽控整流器的示意圖；第3圖為依據本案揭露的第三實施例所繪製的有界閘極之矽控整流器的示意圖；第4圖為依據本案揭露的第四實施例所繪製的有界閘極之矽控整流器的示意圖；第5圖為依據本案揭露的第五實施例所繪製的有界閘極之矽控整流器的示意圖；第6圖為依據本案揭露的第六實施例所繪製的有界閘極之矽控整流器的示意圖；第7圖為依據本案揭露的第七實施例所繪製的有界閘極之矽控整流器的示意圖；以及第8圖為依據本案揭露的第八實施例所繪製的有界閘極之矽控整流器的示意圖。

下文是舉實施例配合所附圖式作詳細說明，以更好地理解本案的態樣，但所提供的實施例並非用以限制本揭露所涵蓋的範圍，而結構操作的描述非用以限制其執行的順序，任何由元件重新組合的結構，所產生具有均等功效的裝置，皆為本揭露所涵蓋的範圍。此外，根據業界的標準及慣常做法，圖式僅以輔助說明為目的，並未依照原尺寸作圖，實際上各種特徵的尺寸可任意地增加或減少以便於說明。下述說明中相同元件將以相同的符號標示來進行說明以便於理解。

在全篇說明書與申請專利範圍所使用的用詞(terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭露的內容中與特殊內容中的平常意義。某些用以描述本案揭露的用詞將於下或在此說明書的別處討論，以提供本領域技術人員在有關本案揭露的描述上額外的引導。

此外，在本案中所使用的用詞『包含』、『包括』、『具有』、『含有』等等，均為開放性的用語，即意指『包含但不限於』。此外，本案中所使用的『及/或』，包含相關列舉項目中一或多個項目的任意一個以及其所有組合。

於本案中，當一元件被稱為『連接』或『耦接』時，可指『電性連接』或『電性耦接』。『連接』或『耦接』亦可用以表示二或多個元件間相互搭配操作或互動。此外，雖然本案中使用『第一』、『第二』、…等用語描述不同元件，該用語僅是用以區別以相同技術用語描述的元件或操作。除非上下文清楚指明，否則該用語並非特別指稱或暗示次序或順位，亦非用以限定本發明。

第1圖為依據本案揭露的第一實施例所繪製的有界閘極之矽控整流器的示意圖。如第1圖所示，有界閘極之矽控整流器100包含P型基板102、N型井區104、P型井區114、第一N型半導體區106、第一P型半導體區116、第二N型半導體區108、第二P型半導體區118、第三半導體區110、第一深溝渠隔離槽120、第二深溝渠隔離槽126、第三深溝渠隔離槽122、第四深溝渠隔離槽124、陽極端128、陰極端130、第一閘極結構132以及第二閘極結構134。

於本案第一實施例中，N型井區104與P型井區114皆配置於P型基板102之中，且N型井區104與P型井區114之間存在接面190，第一N型半導體區106連接至陽極端128，且第一N型半導體區106配置於N型井區104之中，第一P型半導體區116連接至陰極端130，且第一P型半導體區116配置於P型井區114之中。第二N型半導體區108連接至陰極端130，且第二N型半導體區108配置於P型井區114之中，介於第一N型半導體區106與第一P型半導體區116之間，第二P型半導體區118連接至陽極端128，且第二P型半導體區118配置於N型井區104之中，介於第一N型半導體區106與第一P型半導體區116之間。第三半導體區110介於第二N型半導體區108與第二P型半導體區118之間，配置於N型井區104之中，且第三半導體區110為P型半導體區。

於此實施例中，第一閘極結構132連接至陽極端128，且第一閘極結構132配置於第二P型半導體區118與第三半導體區110的區間之上。第二閘極結構134連接至陰極端130，且第二閘極結構134配置於第二N型半導體區108與第三半導體區110的區間之上，其中N型井區104與P型井區114之接面190位於第二閘極結構134之下。

第一深溝渠隔離槽120介於P型基板102與第一N 型半導體區106之間，且配置於P型基板102與N型井區104之接面處。第二深溝渠隔離槽126介於P型基板102與第一P型半導體區116之間，且配置於P型基板102與P型井區114之接面處。第三深溝渠隔離槽122介於第一N型半導體區106與第二P型半導體區118之間，且配置於N型井區104之中。第四深溝渠隔離槽124介於第二N型半導體區108與第一P型半導體區116之間，且配置於P型井區114之中。

於一實施例中，藉由添加閘極結構(如，第一閘極結構132與第二閘極結構134)與深溝渠隔離槽(如，第一深溝渠隔離槽120、第二深溝渠隔離槽126、第三深溝渠隔離槽122以及第四深溝渠隔離槽124)於矽控整流器，控制觸發閂鎖現象所需的臨界電壓。

第2圖為依據本案揭露的第二實施例所繪製的有界閘極之矽控整流器的示意圖。如第2圖所示，有界閘極之矽控整流器200包含P型基板102、N型井區104、P型井區114、第一N型半導體區106、第一P型半導體區116、第二N型半導體區108、第二P型半導體區118、第三半導體區110、第一深溝渠隔離槽120、第二深溝渠隔離槽126、第三深溝渠隔離槽122、第四深溝渠隔離槽124、陽極端128、陰極端130、第一閘極結構132、第二閘極結構134、第一觸發器元件236以及第二觸發器元件238。

於本案第二實施例中，N型井區104與P型井區114皆配置於P型基板102之中，且N型井區104與P型井區114之間存在接面190，第一N型半導體區106連接至陽極端128，且第一N型半導體區106配置於N型井區104之中，第一P型半導體區116連接至陰極端130，且第一P型半導體區116配置於P型井區114之中。第二N型半導體區108連接至陰極端130，且第二N型半導體區108配置於P型井區114之中，介於第一N型半導體區106與第一P型半導體區116之間，第二P型半導體區118連接至陽極端128，且第二P型半導體區118配置於N型井區104之中，介於第一N型半導體區106與第一P型半導體區116之間。第三半導體區110介於第二N型半導體區108與第二P型半導體區118之間，配置於N型井區104之中，且第三半導體區110為P型半導體區。

於此實施例中，第一閘極結構132連接至第一觸發器元件236，且第一閘極結構132配置於第二P型半導體區118與第三半導體區110的區間之上。第二閘極結構134連接至第二觸發器元件238，且第二閘極結構134配置於第二N型半導體區108與第三半導體區110的區間之上，其中N型井區104與P型井區114之接面190位於第二閘極結構134之下。

關於本案第二實施例中，第一深溝渠隔離槽120、第二深溝渠隔離槽126、第三深溝渠隔離槽122以及第四深溝渠隔離槽124的配置相同於本案第一實施例中所示範的相對應構造的配置，故於此不詳加敘述。

第3圖為依據本案揭露的第三實施例所繪製的有界閘極之矽控整流器的示意圖。如第3圖所示，有界閘極之矽控整流器300包含P型基板102、N型井區104、P型井區114、第一N型半導體區106、第一P型半導體區116、第二N型半導體區108、第二P型半導體區118、第三半導體區310、第一深溝渠隔離槽120、第二深溝渠隔離槽126、第三深溝渠隔離槽122、第四深溝渠隔離槽124、陽極端128、陰極端130、第一閘極結構132以及第二閘極結構134。

於本案第三實施例中，N型井區104與P型井區114皆配置於P型基板102之中，且N型井區104與P型井區114之間存在接面390，第一N型半導體區106連接至陽極端128，且第一N型半導體區106配置於N型井區104之中，第一P型半導體區116連接至陰極端130，且第一P型半導體區116配置於P型井區114之中。第二N型半導體區108連接至陰極端130，且第二N型半導體區108配置於P型井區114之中，介於第一N型半導體區106與第一P型半導體區116之間，第二P型半導體區118連接至陽極端128，且第二P型半導體區118配置於N型井區104之中，介於第一N型半導體區106與第一P型半導體區116之間。第三半導體區310介於第二N型半導體區108與第二P型半導體區118之間，配置於P型井區114之中，且第三半導體區310為N型半導體區。

於此實施例中，第一閘極結構132連接至陽極端128，且第一閘極結構132配置於第二P型半導體區118與第三半導體區310的區間之上，其中N型井區104與P型井區114之接面390位於第一閘極結構132之下。第二閘極結構134連接至陰極端130，且第二閘極結構134配置於第二N型半導體區108與第三半導體區310的區間之上。

第一深溝渠隔離槽120介於P型基板102與第一N型半導體區106之間，且配置於P型基板102與N型井區104之接面處。第二深溝渠隔離槽126介於P型基板102與第一P型半導體區116之間，且配置於P型基板102與P型井區114之接面處。第三深溝渠隔離槽122介於第一N型半導體區106與第二P型半導體區118之間，且配置於N型井區104之中。第四深溝渠隔離槽124介於第二N型半導體區108與第一P型半導體區116之間，且配置於P型井區114之中。

第4圖為依據本案揭露的第四實施例所繪製的有界閘極之矽控整流器的示意圖。如第4圖所示，有界閘極之矽控整流器400包含P型基板102、N型井區104、P型井區114、第一N型半導體區106、第一P型半導體區116、第二N型半導體區108、第二P型半導體區118、第三半導體區310、第一深溝渠隔離槽120、第二深溝渠隔離槽126、第三深溝渠隔離槽122、第四深溝渠隔離槽124、陽極端128、陰極端130、第一閘極結構132、第二閘極結構134、第一觸發器元件236以及第二觸發器元件238。

於本案第四實施例中，N型井區104與P型井區114皆配置於P型基板102之中，且N型井區104與P型井區114之間存在接面390，第一N型半導體區106連接至陽極端128，且第一N型半導體區106配置於N型井區104之中，第一P型半導體區116連接至陰極端130，且第一P型半導體區116配置於P型井區114之中。第二N型半導體區108連接至陰極端130，且第二N型半導體區108配置於P型井區114之中，介於第一N型半導體區106與第一P型半導體區116之間，第二P型半導體區118連接至陽極端128，且第二P型半導體區118配置於N型井區104之中，介於第一N型半導體區106與第一P型半導體區116之間。第三半導體區310介於第二N型半導體區108與第二P型半導體區118之間，配置於N型井區104之中，且第三半導體區310為N型半導體區。

於此實施例中，第一閘極結構132連接至第一觸發器元件236，且第一閘極結構132配置於第二P型半導體區118與第三半導體區310的區間之上，其中N型井區104與P型井區114之接面390位於第一閘極結構132之下。第二閘極結構134連接至第二觸發器元件238，且第二閘極結構134配置於第二N型半導體區108與第三半導體區310的區間之上。

關於本案第四實施例中，第一深溝渠隔離槽120、第二深溝渠隔離槽126、第三深溝渠隔離槽122以及第四深溝渠隔離槽124的配置相同於本案第三實施例中所示範的相對應構造的配置，故於此不詳加敘述。

第5圖為依據本案揭露的第五實施例所繪製的有界閘極之矽控整流器的示意圖。如第5圖所示，有界閘極之矽控整流器500包含P型基板102、N型井區104、P型井區114、第一N型半導體區106、第一P型半導體區116、第二N型半導體區108、第二P型半導體區118、第三半導體區510、第一深溝渠隔離槽120、第二深溝渠隔離槽126、第三深溝渠隔離槽122、陽極端128、陰極端130、第一閘極結構132、第二閘極結構134以及第三閘極結構133。

於本案第五實施例中，N型井區104與P型井區114皆配置於P型基板102之中，且N型井區104與P型井區114之間存在接面590，第一N型半導體區106連接至陽極端128，且第一N型半導體區106配置於N型井區104之中，第一P型半導體區116連接至陰極端130，且第一P型半導體區116配置於P型井區114之中。第二N型半導體區108連接至陰極端130，且第二N型半導體區108配置於P型井區114之中，介於第一N型半導體區106與第一P型半導體區116之間，第二P型半導體區118連接至陽極端128，且第二P型半導體區118配置於N型井區104之中，介於第一N型半導體區106與第一P型半導體區 116之間。第三半導體區510介於第二N型半導體區108與第二P型半導體區118之間，配置於N型井區104之中，且第三半導體區510為P型半導體區。

於此實施例中，第一閘極結構132連接至陽極端128，且第一閘極結構132配置於第二P型半導體區118與第三半導體區510的區間之上。第二閘極結構134連接至陰極端130，且第二閘極結構134配置於第二N型半導體區108與第三半導體區510的區間之上，其中N型井區104與P型井區114之接面590位於第二閘極結構134之下。第三閘極結構133連接至陰極端130，且第三閘極結構133配置於第二N型半導體區108與第一P型半導體區116的區間之上。

第一深溝渠隔離槽120介於P型基板102與第一N型半導體區106之間，且配置於P型基板102與N型井區104之接面處。第二深溝渠隔離槽126介於P型基板102與第一P型半導體區116之間，且配置於P型基板102與P型井區114之接面處。第三深溝渠隔離槽122介於第一N型半導體區106與第二P型半導體區118之間，且配置於N型井區104之中。

於一實施例中，藉由添加閘極結構(如，第一閘極結構132、第二閘極結構134以及第三閘極結構133)與深溝渠隔離槽(如，第一深溝渠隔離槽120、第二深溝渠隔離槽126以及第三深溝渠隔離槽122)於矽控整流器，控制觸發閂鎖現象所需的臨界電壓。

第6圖為依據本案揭露的第六實施例所繪製的有界閘極之矽控整流器的示意圖。如第6圖所示，有界閘極之矽控整流器600包含P型基板102、N型井區104、P型井區114、第一N型半導體區106、第一P型半導體區116、第二N型半導體區108、第二P型半導體區118、第三半導體區510、第一深溝渠隔離槽120、第二深溝渠隔離槽126、第三深溝渠隔離槽122、陽極端128、陰極端130、第一閘極結構132、第二閘極結構134、第三閘極結構133、第一觸發器元件236以及第二觸發器元件238。

於本案第六實施例中，N型井區104與P型井區114皆配置於P型基板102之中，且N型井區104與P型井區114之間存在接面590，第一N型半導體區106連接至陽極端128，且第一N型半導體區106配置於N型井區104之中，第一P型半導體區116連接至陰極端130，且第一P型半導體區116配置於P型井區114之中。第二N型半導體區108連接至陰極端130，且第二N型半導體區108配置於P型井區114之中，介於第一N型半導體區106與第一P型半導體區116之間，第二P型半導體區118連接至陽極端128，且第二P型半導體區118配置於N型井區104之中，介於第一N型半導體區106與第一P型半導體區116之間。第三半導體區510介於第二N型半導體區108與第二P型半導體區118之間，配置於N型井區104之中，且第三半導體區510為P型半導體區。

於此實施例中，第一閘極結構132連接至第一觸發器元件236，且第一閘極結構132配置於第二P型半導體區118與第三半導體區510的區間之上。第二閘極結構134連接至第二觸發器元件238，且第二閘極結構134配置於第二N型半導體區108與第三半導體區510的區間之上，其中N型井區104與P型井區114之接面590位於第二閘極結構134之下。第三閘極結構133連接至陰極端130，且第三閘極結構133配置於第二N型半導體區108與第一P型半導體區116的區間之上。

第7圖為依據本案揭露的第七實施例所繪製的有界閘極之矽控整流器的示意圖。如第7圖所示，有界閘極之矽控整流器700包含P型基板102、N型井區104、P型井區114、第一N型半導體區106、第一P型半導體區116、第二N型半導體區108、第二P型半導體區118、第三半導體區710、第一深溝渠隔離槽120、第二深溝渠隔離槽126、第四深溝渠隔離槽124、陽極端128、陰極端130、第一閘極結構132、第二閘極結構134以及第三閘極結構133。

於本案第七實施例中，N型井區104與P型井區 114皆配置於P型基板102之中，且N型井區104與P型井區114之間存在接面790，第一N型半導體區106連接至陽極端128，且第一N型半導體區106配置於N型井區104之中，第一P型半導體區116連接至陰極端130，且第一P型半導體區116配置於P型井區114之中。第二N型半導體區108連接至陰極端130，且第二N型半導體區108配置於P型井區114之中，介於第一N型半導體區106與第一P型半導體區116之間，第二P型半導體區118連接至陽極端128，且第二P型半導體區118配置於N型井區104之中，介於第一N型半導體區106與第一P型半導體區116之間。第三半導體區710介於第二N型半導體區108與第二P型半導體區118之間，配置於P型井區114之中，且第三半導體區710為N型半導體區。

於此實施例中，第一閘極結構132連接至陽極端128，且第一閘極結構132配置於第二P型半導體區118與第三半導體區710的區間之上，其中N型井區104與P型井區114之接面790位於第一閘極結構132之下。第二閘極結構134連接至陰極端130，且第二閘極結構134配置於第二N型半導體區108與第三半導體區710的區間之上。第三閘極結構133連接至陽極端128，且第三閘極結構133配置於第一N型半導體區106與第二P型半導體區118的區間之上。

第一深溝渠隔離槽120介於P型基板102與第一N型半導體區106之間，且配置於P型基板102與N型井區104之接面處，第二深溝渠隔離槽126介於P型基板102與第一P型半導體區116之間，且配置於P型基板102與P型井區114之接面處，第四深溝渠隔離槽124介於第二N型半導體區108與第一P型半導體區116之間，且配置於P型井區114之中。

於一實施例中，藉由添加閘極結構(如，第一閘極結構132、第二閘極結構134以及第三閘極結構133)與深溝渠隔離槽(如，第一深溝渠隔離槽120、第二深溝渠隔離槽126以及第四深溝渠隔離槽124)於矽控整流器，控制觸發閂鎖現象所需的臨界電壓。

第8圖為依據本案揭露的第八實施例所繪製的有界閘極之矽控整流器的示意圖。如第8圖所示，有界閘極之矽控整流器800包含P型基板102、N型井區104、P型井區114、第一N型半導體區106、第一P型半導體區116、第二N型半導體區108、第二P型半導體區118、第三半導體區710、第一深溝渠隔離槽120、第二深溝渠隔離槽126、第四深溝渠隔離槽124、陽極端128、陰極端130、第一閘極結構132、第二閘極結構134、第三閘極結構133、第一觸發器元件236以及第二觸發器元件238。

於本案第八實施例中，N型井區104與P型井區114皆配置於P型基板102之中，且N型井區104與P型井區114之間存在接面790，第一N型半導體區106連接至陽極端128，且第一N型半導體區106配置於N型井區104之中，第一P型半導體區116連接至陰極端130，且第一P型半導體區116配置於P型井區114之中。第二N型半導體區108連接至陰極端130，且第二N型半導體區108配置於P型井區114之中，介於第一N型半導體區106與第一P型半導體區116之間，第二P型半導體區 118連接至陽極端128，且第二P型半導體區118配置於N型井區104之中，介於第一N型半導體區106與第一P型半導體區116之間。第三半導體區710介於第二N型半導體區108與第二P型半導體區118之間，配置於P型井區114之中，且第三半導體區710為N型半導體區。

於此實施例中，第一閘極結構132連接至第一觸發器元件236，且第一閘極結構132配置於第二P型半導體區118與第三半導體區710的區間之上，其中N型井區104與P型井區114之接面790位於第一閘極結構132之下。第二閘極結構134連接至第二觸發器元件238，且第二閘極結構134配置於第二N型半導體區108與第三半導體區710的區間之上。第三閘極結構133連接至陽極端128，且第三閘極結構133配置於第一N型半導體區106與第二P型半導體區118的區間之上。

第一深溝渠隔離槽120介於P型基板102與第一N型半導體區106之間，且配置於P型基板102與N型井區104之接面處。第二深溝渠隔離槽126介於P型基板102與第一P型半導體區116之間，且配置於P型基板102與P型井區114之接面處。第四深溝渠隔離槽124介於第二N型半導體區108與第一P型半導體區116之間，且配置於P型井區114之中。

於上述實施例中，本案所揭示之有界閘極之矽控整流器透過將矽控整流器結合閘極結構與深溝渠隔離槽，從而控制閂鎖現象的產生，並藉由將N型井區中的第一N型半導區與第二P型半導區連接至陽極端，P型井區中的第一P型半導區與第二N型半導區連接至陰極端，進一步降低陽極端與陰極端之間的等效距離。藉由本案技術，得以兼顧矽控整流器於閂鎖現象的控制與靜電防護功能的維持。

技術領域通常知識者可以容易理解到揭露的實施例實現一或多個前述舉例的優點。閱讀前述說明書之後，技術領域通常知識者將有能力對如同此處揭露內容作多種類的更動、置換、等效物以及多種其他實施例。因此本發明之保護範圍當視申請專利範圍所界定者與其均等範圍為主。

Claims

一種有界閘極之矽控整流器，包含：一基板；一N型井區，配置於該基板之中；一P型井區，配置於該基板之中，與該N型井區之間存在一接面；一第一N型半導體區，連接至一第一接腳，該第一N型半導體區配置於該N型井區之中；一第一P型半導體區，連接至一第二接腳，該第一P型半導體區配置於該P型井區之中；一第二N型半導體區，連接至該第二接腳，該第二N型半導體區配置於該P型井區之中，介於該第一N型半導體區與該第一P型半導體區之間；一第二P型半導體區，連接至該第一接腳，該第二P型半導體區配置於該N型井區之中，介於該第一N型半導體區與該第一P型半導體區之間；以及一第三半導體區，介於該第二N型半導體區與該第二P型半導體區之間，其中該第一接腳與該第二接腳分別連接至一陽極端與一陰極端；一第一閘極結構，連接至一第一觸發器元件，該第一閘極結構配置於該第二P型半導體區與該第三半導體區的區間之上；一第二閘極結構，連接至一第二觸發器元件，該第二閘極結構配置於該第二N型半導體區與該第三半導體區的區間之上，且該N型井區與該P型井區之該接面位於該第二閘極結構之下，其中該基板為P型基板，該第三半導體區為P型半導體區，配置於該N型井區之中；一第一深溝渠隔離槽，介於該第一N型半導體區與該第二P型半導體區之間，配置於該N型井區之中；以及一第二深溝渠隔離槽，介於該第二N型半導體區與該第一P型半導體區之間，配置於該P型井區之中，其中該第一閘極結構、該第二閘極結構、該第一深溝渠隔離槽以及該第二深溝渠隔離槽用以控制觸發一閂鎖現象所需的臨界電壓。
如請求項1所述之有界閘極之矽控整流器，該有界閘極之矽控整流器更包含：一第三深溝渠隔離槽，介於該基板與該第一N型半導體區之間，配置於該基板與該N型井區之接面處；以及一第四深溝渠隔離槽，介於該基板與該第一P型半導體區之間，配置於該基板與該P型井區之接面處。
一種有界閘極之矽控整流器，包含：一基板；一N型井區，配置於該基板之中；一P型井區，配置於該基板之中，與該N型井區之間存在一接面；一第一N型半導體區，連接至一第一接腳，該第一N型半導體區配置於該N型井區之中；一第一P型半導體區，連接至一第二接腳，該第一P型半導體區配置於該P型井區之中；一第二N型半導體區，連接至該第二接腳，該第二N型半導體區配置於該P型井區之中，介於該第一N型半導體區與該第一P型半導體區之間；一第二P型半導體區，連接至該第一接腳，該第二P型半導體區配置於該N型井區之中，介於該第一N型半導體區與該第一P型半導體區之間；一第三半導體區，介於該第二N型半導體區與該第二P型半導體區之間一第一閘極結構，連接至一第一觸發器元件，該第一閘極結構配置於該第二P型半導體區與該第三半導體區的區間之上，且該N型井區與該P型井區之該接面位於該第一閘極結構之下；一第二閘極結構，連接至一第二觸發器元件，該第二閘極結構配置於該第二N型半導體區與該第三半導體區的區間之上，其中該基板為P型基板，該第三半導體區為N型半導體區，配置於該P型井區之中；一第一深溝渠隔離槽，介於該第一N型半導體區與該第二P型半導體區之間，配置於該N型井區之中；以及一第二深溝渠隔離槽，介於該第二N型半導體區與該第一P型半導體區之間，配置於該P型井區之中，其中該第一閘極結構、該第二閘極結構、該第一深溝渠隔離槽以及該第二深溝渠隔離槽用以控制觸發一閂鎖現象所需的臨界電壓。
如請求項3所述之有界閘極之矽控整流器，該有界閘極之矽控整流器更包含：一第三深溝渠隔離槽，介於該基板與該第一N型半導體區之間，配置於該基板與該N型井區之接面處；以及一第四深溝渠隔離槽，介於該基板與該第一P型半導體區之間，配置於該基板與該P型井區之接面處。