DE10340603B4

DE10340603B4 - Schaltungsanordnung und Spannungsregeleinrichtung mit Schaltungsanordnung

Info

Publication number: DE10340603B4
Application number: DE10340603A
Authority: DE
Inventors: Roman Riederer; Markus Müllauer
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-09-01
Filing date: 2003-09-01
Publication date: 2009-06-10
Anticipated expiration: 2023-09-02
Also published as: TWI242282B; DE10340603A1; TW200511550A; US20050083622A1; US7342760B2

Abstract

Schaltungsanordnung umfassend:
– einen unipolaren Transistor (99) eines ersten Leitfähigkeitstyps mit einem Quellenanschluß (2), mit einem Senkenanschluß (1), mit einem Steueranschluß (3) zur Steuerung des unipolaren Transistors (99) und mit einem Bulkanschluß (4);
– und eine Anordung zum Verhindern eines Stromflusses vom Senken- zum Quellanschluss bei elektrostatischer Entladung umfassend:
– einen ersten (T1) und einen zweiten (T2) Transistor mit jeweils einem Steueranschluß (11, 21) zur Steuerung des ersten (T1) und des zweiten (T2) Transistors, wobei die Steueranschlüsse (11, 21) des ersten (T1) und des zweiten (T2) Transistors jeweils über einen Widerstand mit dem Quellenanschluß (2) des unipolaren Transistors (99) verbunden sind;
– bei der ein erster Anschluß (12) des ersten Transistors (T1) mit dem Steueranschluß (3) des unipolaren Transistors verbunden ist;
– bei der ein erster Anschluß (22) des zweiten Transistors (T2) mit dem Bulkanschluß (4) des unipolaren Transistors (99) verbunden ist;
– bei...

Description

Die Erfindung betrifft eine Schaltungsanordnung. Die Erfindung betrifft weiterhin eine Spannungsregeleinrichtung mit einer Schaltungsanordnung.
Batteriebetriebene Geräte wie Mobiltelefone, Laptops oder PDAs benötigten oftmals für ihre einzelnen Schaltkreise verschiedene Versorgungsspannungen. Dazu verwenden sie Spannungsregler, die die von der Batterie gelieferte Spannung in die notwendige Versorgungsspannung transformieren. Oftmals ist die Ausgangsspannung eines solchen Spannungsreglers nahe der Spannung der Batterie. Für solche Fälle werden Spannungsregler meist mit MOS-Transistoren als Ausgangsstufen realisiert, denn diese besitzen gegenüber den Bipolartransistoren den Vorteil, daß sie auch geringe Spannungsunterschiede zwischen einer Eingangs- und einer Ausgangsspannung realisieren können. Zusätzlich arbeiten sie gegenüber den Bipolartransistoren leistungslos und benötigen keine Basisströme. Im konkreten Ausführungsfall kann es jedoch bei MOS-Transistoren zu Problemen kommen, falls sich ein am Drain-Anschluß angelegtes Potential ungünstig verändert.
Ein solcher Fall ist schematisch in der 3 gezeigt. Diese zeigt einen PMOS-Feldeffekttransistor mit einem Source-Anschluß oder Quellenanschluß 2, einem Drain-Anschluß oder Senkenanschluß 1 sowie einem Gate-Anschluß 3. Der PMOS-Transistor ist einer n-dotierten Wanne ausgebildet, die mehrere stark n-dotierte Bereiche n+ aufweist, welche die Kontakte für einen Bulkanschluß 4 bilden. Am Source-Anschluß 2 des PMOS-Transistors liegt das Potential VS, am Drain-Anschluß 1 des Transistors das Potential VD an. Durch eine Verbindung zwischen Source-Anschluß 2 und Bulkanschluß 4 wird die n-Wanne des PMOS-Transistors auf das Source-Potential VS gezogen.
Übersteigt das Potential VD das Potential VS um den Wert einer Schleusenspannung, so wirken die pn-Übergänge als in Flußrichtung gepolte Substratdioden BD. Es kommt zur Ausbildung eines parasitären vertikalen Transistors VT sowie eines parasitären lateralen Transistors LT, die einen ungewünschten Stromfluß hervorrufen und im schlimmsten Fall eine mit dem Drain-Anschluß verbundene Schaltung zerstören können. Um die Beschädigung einer integrierten Schaltung durch einen Stromfluß in Gegenrichtung zu vermeiden, ist es Stand der Technik, folgende Lösungen zu verwenden.
Teilfigur A der 4 zeigt einen pnp-Bipolartransistor als Ausgangsstufe. Seine Basis-Emitterdiode sperrt den Strompfad zum Versorgungspotential am Eingang S, wenn das Potential am Ausgang D überhalb des Potentials am Eingang S liegt. Eine solche Ausbildung benötigt jedoch einen Basisstrom und zeigt ferner eine höhere Sättigungsspannung.
In Teilfigur B ist zwischen Drain-Anschluß eines PMOS-Transistors und Ausgang D eine Schottky-Diode SD angeschlossen. Diese sperrt einen Strom, wenn sie in Gegenrichtung gepolt ist, also das Potential am Ausgang D über das Eingangspotential an S steigt. Nachteil dieser Ausführung ist der Spannungsabfall über die Schottky-Diode, die somit eine minimale Spannungsdifferenz zwischen Eingang S und D definiert.
Teilfigur C zeigt ein bekanntes Konzept mit einem zweiten PMOS-Transistor ST, der in Gegenrichtung arbeitet und nur im normalen Betriebsmodus in einem leitenden Zustand ist. Dadurch wird ebenfalls ein Strom in Gegenrichtung verhindert. Bei dieser Schaltung ist jedoch ebenfalls eine geringe Differenz zwischen Potential am Eingang S und Potential am Ausgang D unmöglich. Das aus Teilfigur C bekannte Konzept eignet sich eher für Hochspannungsanwendungen, bei denen Leistungstransistoren verwendet werden.
In DE 196 29 511 C2 ist eine ESD-Schutzschaltung gezeigt, die zwischen einer Anschlussfläche und einer zu schützenden Schaltung angeordnet ist. Andere Schutzschaltungen können der WO 01/11685 A1 und der US 2002/0130366 A1 entnommen werden.
Der Erfindung stellt sich die Aufgabe, eine Schaltungsanordnung mit einem, bevorzugt in einer Spannungsregelschaltung verwendeten, MOS-Transistor vorzusehen, die zuverlässig einen Stromfluß in Gegenrichtung durch den MOS-Transistor verhindert. Weiterhin ist es Aufgabe eine Spannungsregelschaltung vorzusehen, die gleichzeitig eine geringe Spannungsdifferenz zwischen Ein- und Ausgang ermöglicht.
Diese Aufgabe wird mit den nebengeordneten Patentansprüchen 1 und 8 gelöst.
Es ist eine Schaltungsanordnung mit einem unipolaren Transistor, insbesondere mit einem Feldeffekttransistor von einem ersten Leitfähigkeitstyp vorgesehen, wobei der unipolare Transistor einen Quellenanschluß, einen Senkenanschluß für, einen Steueranschluß zur Steuerung der Leitfähigkeit des unipolaren Transistors sowie einen Bulkanschluß aufweist. Die Schaltungsanordnung umfaßt einen ersten sowie einen zweiten Transistor, im Folgenden auch steuerbare Strecke genannt, die jeweils einen Steueranschluß zur Steuerung der ersten und der zweiten steuerbaren Strecke aufweisen. Der Steueranschluß der ersten und der zweiten steuerbaren Strecke ist mit dem Quellenanschluß des unipolaren Transistors verbunden. Ein erster Anschluß der ersten steuerbaren Strecke ist an den Steueranschluß des unipolaren Transistors angeschlossen. Ein erster Anschluß der zweiten steuerbaren Strecke ist mit dem Bulkanschluß des unipolaren Transistors verbunden. Ein zweiter Anschluß der ersten steuerbaren Strecke und ein zweiter Anschluß der zweiten steuerbaren Strecke ist mit dem Senkenanschluß des unipolaren Transistors verbunden.
Mit dieser Anordnung wird erfindungsgemäß ein nicht gewünschter Stromfluß in Gegenrichtung, d. h. vom Senkenanschluß zum Quellenanschluß verhindert. Dieser tritt dann auf, wenn ein am Quellenanschluß des unipolaren Feldeffekttransistors angelegtes Potential unter ein Potential am Senkenanschluß des unipolaren Transistors sinkt. Umgekehrt steigt dann ein Potential am Senkenanschluß über ein Potential am Quellenanschluß des unipolaren Transistors. In einem solchen Fall, schaltet der Steueranschluß des ersten Transistors diesen in einen leitenden Zustand, wodurch der Steueranschluß des unipolaren Bauelements auf das am Senkenanschluß anliegende Potentials gezogen wird. Gleichzeitig legt der zweite Transistor das Potential am Bulkanschluß des unipolaren Transistors auf das Potential des Senkenanschlusses. Somit wird ebenso ein ungewünschter Stromfluß durch das Substratmaterial des unipolaren Transistors vom Senkenanschluß zum Bulk und Quellenanschluß unterdrückt.
Eine Spannungsregeleinrichtung mit einer solchen Schaltungsanordnung umfaßt ferner eine Komparatorschaltung, die zur Erzeugung eines Steuersignals abhängig von einer Differenz zweier eingangsseitig angelegter Signale ausgebildet ist. Ein Steuerausgang der Komparatorschaltung ist mit dem Steueranschluß des unipolaren Transistors gekoppelt. Ein Eingang der Komparatorschaltung ist mit dem Senkenanschluß des unipolaren Transistors gekoppelt. Besonders zweckmäßig ist es, einen Operationsverstärker oder einen Fehlerverstärker als Komparatorschaltung vorzusehen.
Mit dieser Einrichtung wird das Ausgangspotential am Senkenanschluß des unipolaren Transistors so gesteuert, daß auch kleine Spannungsdifferenzen zwischen einem Potential am Quellenanschluß und einem Potential am Senkenanschluß des unipolaren Transistors möglich sind. Gleichzeitig wird durch die Schaltungsanordnung ein unbeabsichtigter Stromfluß in Gegenrichtung, d. h. vom Senkenanschluß zum Quellenanschluß verhindert.
Vorteilhafte Ausgestaltungsformen der Erfindung ergeben sich aus den Unteransprüchen.
In einer Ausgestaltung ist zumindest einer der Transistoren durch einen Bipolartransistor gebildet. Der Emitteranschluß des Bipolartransistors bildet den zweiten Anschluß des Transistors, der Kollektoranschluß den ersten Anschluß des Transistors. Die Basis des Bipolartransistors, die einen zweiten Leitfähigkeitstyp aufweist ist, stellt den Steueranschluß des zumindest einen der zwei Transistoren dar. Damit sind die Majoritätsladungsträger der Basis des zumindest einen Bipolartransistors unterschiedlich zu den einen Strom tragenden Ladungsträgern des unipolaren Transistors. Eine solche Ausgestaltung ist insbesondere dann zweckmäßig, wenn der zumindest eine Bipolartransistor als parasitärer Bipolartransistor in Metall-Oxide-Halbleiter-Schaltungstechnik ausgebildet ist. Dadurch läßt sich die gesamte Schaltungsanordnung inklusive des zu schützenden Feldeffekttransistors mit Hilfe eines integrierten Bausteins realisieren. Die benötigten Bipolartransistoren können vorteilhaft in einem CMOS-Prozess auch durch parasitäre Elemente realisiert sein. Diese können in einem speziellen Layout der Schaltung verwendet werden.
In einer Weiterbildung der Erfindung ist der Bezugspotentialanschluß des unipolaren Transistors über einen Widerstand mit dem Quellenanschluß des unipolaren Transistors gekoppelt. Dadurch wird der Stromfluß durch die ungewünscht in Flußrichtung gepolten pn-Übergänge des unipolaren Transistors deutlich reduziert.
In einer Weiterbildung der Spannungsregeleinrichtung ist der Steuerausgang der Komparatorschaltung mit einem Steuereingang eines dritten Transistors verbunden. Ein erster Anschluß des dritten Transistors ist dabei mit einem Bezugspotentialanschluß verbunden, das bevorzugt das Massepotential führt. Ein zweiter Anschluß des dritten Transistors ist an Stromquelle sowie an den Steueranschluß des unipolaren Transistors angeschlossen.
In einer zweckmäßigen Ausführung dieser Weiterbildung weist die Stromquelle zwei einen Stromspiegel bildende Bipolartransistoren auf, bei der ein Kollektorausgang eines der zwei Bipolartransistoren mit dem zweiten Anschluß der dritten steuerbaren Strecke verbunden ist.
In einer anderen Weiterbildung der Spannungsregeleinrichtung ist der Quellenanschluß des unipolaren Transistors mit einem ersten Anschluß eines vierten Transistors verbunden, und der zweite Anschluß des vierten Transistors ist über einen Widerstand an den Steueranschluß des unipolaren Transistors angeschlossen. Dieser vierte Transistor dient dazu, die Spannungsregeleinrichtung abzuschalten.
Im folgenden wird die Erfindung anhand eines Ausführungsbeispiels unter Zuhilfenahme der Zeichnungen im Detail erläutert. Es zeigen:
1 ein Ausführungsbeispiel einer Schaltungsanordnung mit einem MOS-Transistor,
2 eine Ausführung einer Spannungsregeleinrichtung,
3 eine Skizze eines PMOS-Transistors mit parasitären Elementen,
4 bekannte Ausgestaltungen zur Verhinderung eines Stromflusses in Gegenrichtung.
In 1 ist eine Schaltungsanordnung mit einem PMOS-Feldeffekttransistor gezeigt, bei dem ein ungewünschter Stromfluß verhindert werden soll.
Der PMOS-Transistor 99 ist in einem dotierten Halbleitersubstrat ausgebildet. Das Halbleitersubstrat ist p-dotiert und enthält einen stark p-dotierten Bereich p+ für einen Anschluß an die Masse. Innerhalb des Substrats ist ein n-dotierter Bereich als Wanne ausgebildet, die ihrerseits in zwei n-dotierte Teilbereiche N1 und N2 unterteilt ist, die verschiedene Dotierkonzentrationen aufweisen. Der Bereich N2 ist eine n-dotierte Teilwanne, in der zwei stark p-dotierte Bereiche P1 und P2 eingebettet sind. Das Gebiet P1 wird die Quelle oder Source des PMOS-Transistors 99 genannt und weist weiterhin einen Quellen- oder Source-Anschluß 2 auf. Das Gebiet P2 stellt die Senke dar und enthält den Senkenanschluß oder Drain-Anschluß 1. Zwischen Source-Gebiet P1 und Drain-Gebiet P2 läßt sich ein Ladungsträgerkanal durch Anlegen eines Potentials an den Steuereingang 3 und die hier nicht gezeigte Steuerelektrode ausbilden, bzw. ein ausgebildeter Kanal verändern. Durch den Kanal fließen p-Ladungsträger. Diese Ladungsträger bestimmen den Leitfähigkeitstyp des MOS-Transistors, in dem Ausführungsfall also positive Ladungsträger oder Löcher. Durch ein Steuersignal am Steueranschluß 3 läßt sich die Leitfähigkeit des Kanals des PMOS-Transistors 99 und somit ein Spannungsabfall über den Kanal bestimmen.
Weiterhin enthalten die n-dotierten Gebiete N1 und N2 mehrere stark dotierte Anschlußkontakte, die untereinander verbunden sind und den Bulkanschluß 4 bilden. Die Bulkanschlüsse sind daher an das Kanalgebiet angeschlossen.
Der Drain-Anschluß 1 des PMOS-Transistors ist an den Ausgang D der erfindungsgemäßen Schaltungsanordnung angeschlossen und zudem mit dem Emitteranschluß 13 eines ersten pnp-Bipolartransistors T1 und mit dem Emitteranschluß 23 eines zweiten pnp-Bipolartransistors T2 verbunden. Der Kollektoranschluß 12 des ersten Bipolartransistors T1 ist an den Steueranschluß 3 des PMOS-Transistors angeschlossen. Der Kollektoranschluß 22 des zweiten Bipolartransistors T2 führt zu dem Bulkanschluß 4 des Feldeffekttransistors.
Weiterhin ist der Kollektoranschluß 22 des zweiten Bipolartransistors T2 sowie der Bulkanschluß 4 über einen Widerstand 5 einerseits mit einem Anschluß S, alos mit dem Quellenanschluß 2 verbunden. Über die Widerstände 9 und 10 sind die Basisanschlüsse 21 und 11 der Bipolartransistoren T2 und T1 an den Anschluß S angeschlossen. Der Typ der beiden Bipolartransistoren ist so gewählt, daß sie eine Leitfähigkeit entgegen der Richtung des PMOS-Transistors besitzen. Die Emitter-Basis diode hat dem gleichen Übergang wie die Kollektor-Bulk Diode des Feldeffektransistors. Dadurch ergibt sich bei einem PMOS-Transistors die Verwendung zweier pnp-Bipolartransistoren. Bei Verwendung eines NMOS-Transistors werden npn-Bipolartransistoren benötigt.
Am Eingang S liegt das Potential VS an, am Ausgang D wird das Potential VD abgegriffen und weiteren nicht gezeigten Schaltungen zugeführt. Im normalen Betriebsmodus ist das Potential VD am Eingang D immer kleiner als das Potential VS am Eingang S, so daß die pn-Übergänge zwischen den Gebieten P1 und N2/N1 bzw. P2 und N2/N1 gegen Flußrichtung gepolt sind. Dadurch wird ein ungewünschter Stromfluß aus dem Substrat in das Drain-Gebiet verhindert. Gleichzeitig ist das Potential an den Emittereingängen der pnp-Transistoren T1 und T2 kleiner als das Potential am Kollektoranschluß bzw. an der Basis. Dadurch sperren diese Transistoren. Der PMOS-Transistor arbeitet normal.
Steigt aufgrund einer fehlerhaften Bedienung oder einer elektrostatischen Entladung das Potential VD am Ausgang D über das Potential VS am Eingang S, so kommt es ohne die erfindungsgemäße Ausbildung der Schaltungsanordnung zur Aufsteuerung eines parasitären vertikalen Transistors VT sowie eines parasitären lateralen Transistors LT. Das über den Bulkanschluß 4 auf das Potential VS gezogene Gebiet N2 wirkt gegenüber dem auf höherem Potential liegenden Drain-Gebiet P2 als in Flußrichtung gepolter pn-Übergang oder als Basis eines parasitären Transistors. Dadurch fließt sowohl ein vertikaler Strom über das Drain-Gebiet P2 und die Basis N2/N1 in das als Kollektor wirkende p-Substrat als auch ein lateraler Strom über das Drain-Gebiet P2 und die Basis N2 in das Source-Gebiet P1 des PMOS-Transistors. Dieser wird vor allem durch den Strom der durch das Gebiet N1 fließt ausgelöst.
Mit der erfindungsgemäßen Schaltungsanordnung wird bei gegenüber dem Potential VS höherem Potential VD der Basis-Emitterübergang des pnp-Bipolartransistors T1 in Flußrichtung gepolt und der Transistor T1 schaltet das Potential VD auf den Steueranschluß 3 des PMOS-Transistors. Dadurch wird der Steueranschluß auf ein positives Potential gezogen und ein Stromfluß in Gegenrichtung durch den PMOS-Transistor wird abgeschaltet. Gleichzeitig schaltet der pnp-Bipolartransistor T2 und zieht mit dem Kollektoranschluß 22 den Bulkanschluß 4 des PMOS-Feldeffekttransistors auf das Potential VD. Somit wird das eine virtuelle Basis darstellende Teilgebiet N2 des vertikalen bzw. lateralen parasitären Bipolartransistors auf ein hohes Potential gezogen und verhindert dadurch die Ausbildung parasitärer Bipolartransistoren. Ein eventuell vorhandener restlicher Strom fließt über den Transistor T2 und den Widerstand 5, der von mittlerer Größe gewählt ist. Die beiden pnp-Bipolartransistoren T1 und T2 schalten immer erst dann, wenn das Potential VD um eine Diodendurchflußspannung größer als das Potential VS wird, so daß der Basis-Emitterübergang von einem sperrenden in einen leitenden Zustand übergeht. Der Widerstand 5 und der durch den Basisstrom der parasitären Transistoren ausgelöste Spannungsabfall ermöglicht dabei den Abschaltprozess.
Mit dieser Schaltungsanordnung läßt sich eine Spannungsregeleinrichtung aufbauen, die ihrerseits für die Spannungsregelung CMOS-Schaltungstechnik verwendet. Die CMOS-Schaltungstechnik hat den großen Vorteil, daß mit ihr auch kleine Spannungsdifferenzen zwischen Eingang und Ausgang realisierbar sind. Eine solche Spannungsregeleinrichtung, die vor allem für eine Spannungsversorgung in Universal-Serial-Bus Geräten verwendet wird, zeigt 2. Gleiche Bauelemente tragen dabei gleiche Bezugszeichen.
In dem Ausführungsbeispiel der Spannungsregeleinrichtung bildet der Drain-Ausgang 1 des PMOS-Feldeffekttransistors 99 den Ausgang D der Spannungsregeleinrichtung und ist über einen Widerstand 14 mit einem Eingang 62 eines Differenzverstärkers 6 verbunden. Ein zweiter Eingang des Differenzverstärkers 6 führt ein Referenzpotential V_ref. Zur Spannungsversorgung ist der Differenzverstärker 6 an den Knoten S, der das Versorgungspotential VS führt, wie auch an das Massepotential 35 und über den Widerstand 15 an den Widerstand 14 angeschlossen.
Die Spannungsregeleinrichtung weist einen Stromspiegel S1 auf, der aus zwei pnp-Bipolartransistoren B1 und B2 gebildet wird. Die Emitteranschlüsse beider Bipolartransistoren B1 und B2 sind mit dem Knoten S und dem Versorgungspotential VS verbunden. Die Basen beider Bipolartransistoren B1 und B2 sind miteinander sowie mit dem Kollektoranschluß des Bipolartransistors B1 verbunden. Weiterhin ist der Kollektoranschluß des Bipolartransistors B1 an eine Stromquelle 16 angeschlossen.
Der Kollektorausgang des zweiten pnp-Bipolartransistors B2 des Stromspiegels S1 ist sowohl an den Steueranschluß 3 des PMOS-Transistors 99 als auch an einen Quellenanschluß 33 eines zweiten PMOS-Transistors T3 angeschlossen. Der Drain-Ausgang 32 des Feldeffekttransistors T3 ist mit Masse verbunden. Der Gate-Anschluß 31 des Transistors T3 ist an den Ausgang des Differenzverstärkers 61 angeschlossen und T3 sowie sein Ausgang 32 arbeiten somit als Source-Follower.
Weiterhin ist zwischen dem Anschluß S und dem Gate-Anschluß 3 des PMOS-Transistors 99 ein weiterer PMOS-Transistor T4 und in Reihe dazu ein Widerstand 8 geschaltet. Er dient zur Fixierung des Gates des Feldeffektransistors 99 im abgeschalteten Zustand.
In einem normalen Betriebsmodus vergleicht der Differenzverstärker 6 das Potential VD am Ausgang D der Spannungsregeleinrichtung mit einem Referenzpotential V_ref und erzeugt daraus ein Steuersignal und gibt dieses am Eingang 61 aus. Das Steuersignal steuert die Leitfähigkeit des Transistors T3 und damit den Spannungsabfall über T3. Dadurch wird auch der Spannungsabfall über den PMOS-Feldeffekttransistor 99 und das Potential VD am Ausgang D geregelt. Bezogen auf ein Massepotential stellt sich daher am Ausgang D eine einstellbare Spannung ein, die zur Versorgung weiterer Schaltungsblöcke verwendet werden kann. Wird der Feldeffekttransistor T4 über seinen Steueranschluß in einen leitfähigen Zustand gebracht, liegt am Steueranschluß 3 des PMOS-Transistors 99 das Potential VS an und das Gate des Transistors 99 sperrt. Die Versorgungsströme und die Spannungsregeleinrichtung werden abgeschaltet.
Steigt das Potential VD am Ausgang D über das Potential VS am Knoten S, so arbeiten die pnp-Bipolartransistoren T1 und T2 in der in 1 beschriebenen Weise und verhindern einen Stromfluß vom Ausgang D zum Knoten S.
Der Widerstand 8 zwischen Steueranschluß 3 des PMOS-Feldeffekttransistors 99 und Drain-Anschluß 43 des PMOS-Transistors T4 ist notwendig, um im Schutzfall einen Stromfluß über die Substratdiode des PMOS-Transistors T4 gering zu halten. Daher ist der Widerstand 8 im Ausführungsbeispiel im Bereich von einigen hundert Kiloohm. Die Basis-Emitter Diode des pnp-Bipolartransistors B2 des Stromspiegels S1 verhindert ebenso einen Stromfluß vom Ausgang D über den Transistor T1 zum Knoten S.
Durch das Vorsehen der erfindungsgemäßen Schaltungsanordnung mit den beiden Transistoren T1 und T2 läßt sich somit eine Spannungsregeleinrichtung implementieren, die mittels CMOS-Schaltungstechnik auch geringe Spannungsdifferenzen zwischen Eingang und Ausgang implementiert und gleichzeitig einen wir kungsvollen Schutz bei falscher Polung oder Gegenströmen aufweist. Das vorgestellte Konzept erlaubt es dabei ebenso, Schaltungen in NMOS-Technologie gegen Potentiale am Ausgang unterhalb des Massepotentials zu schützen. Dazu ist es lediglich notwendig, die Halbleiterbauelemente durch Halbleiterbauelemente entgegengesetzten Leitfähigkeitstyps zu ersetzen. Insbesondere läßt sich der PMOS-Transistor durch einen NMOS-Transistor bei gleichzeitiger Vertauschung aller Potentiale und Verwendung von npn-Bipolartransistoren ersetzen. Die im Ausführungsbeispiel beschriebene Spannungsregeleinrichtung wird bei Geräten mit einem Universal-Serial-Bus Anschluß benutzt. Sie läßt sich jedoch in jeder Schaltung verwenden, bei der verschiedene Spannungen von einer Versorgungsspannung, beispielsweise einer Batterie, abgeleitet werden müssen. Zudem können Variationen der Spannungsregeleinrichtung realisiert werden, wobei der Ausgangsstransistor gegen elektrostatische Entladung geschützt ist.

99: PMOS-Transistor
1: Senkenanschluß
2: Quellenanschluß
3: Steueranschluß
4: Bulkanschluß
5, 8, 9, 10, 14, 15: Widerstände
6: Differenzverstärker
11, 21: Basis
13, 23: Emitteranschluß
12, 22: Kollektorausgang
31: Steueranschluß
32, 43: Drain-Anschluß
33, 42: Source-Anschluß
62: Eingang des Differenzverstärkers
T1, T2: pnp-Bipolartransistoren
T3, T4: PMOS-Transistoren
S1: Stromspiegel
B1, B2: pnp-Bipolartransistoren
S: Knoten
D: Ausgang
VS: Versorgungspotential
VD: Drain-Potential
P1: Source-Gebiet
P2: Drain-Gebiet
N1, N2: n-dotiertes Gebiet
VT: vertikaler parasitärer Transistor
LT: lateraler parasitärer Transistor
BD: Substratdiode
SD: Schottky-Diode
ST: PMOS-Transistor

Claims

Schaltungsanordnung umfassend: – einen unipolaren Transistor (99) eines ersten Leitfähigkeitstyps mit einem Quellenanschluß (2), mit einem Senkenanschluß (1), mit einem Steueranschluß (3) zur Steuerung des unipolaren Transistors (99) und mit einem Bulkanschluß (4); – und eine Anordung zum Verhindern eines Stromflusses vom Senken- zum Quellanschluss bei elektrostatischer Entladung umfassend: – einen ersten (T1) und einen zweiten (T2) Transistor mit jeweils einem Steueranschluß (11, 21) zur Steuerung des ersten (T1) und des zweiten (T2) Transistors, wobei die Steueranschlüsse (11, 21) des ersten (T1) und des zweiten (T2) Transistors jeweils über einen Widerstand mit dem Quellenanschluß (2) des unipolaren Transistors (99) verbunden sind; – bei der ein erster Anschluß (12) des ersten Transistors (T1) mit dem Steueranschluß (3) des unipolaren Transistors verbunden ist; – bei der ein erster Anschluß (22) des zweiten Transistors (T2) mit dem Bulkanschluß (4) des unipolaren Transistors (99) verbunden ist; – bei der jeweils ein zweiter Anschluß (13, 23) des ersten (T1) und des zweiten (T2) Transistors mit dem Senkenanschluß (1) des unipolaren Transistors (99) verbunden ist.
Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß zumindest einer der Transistoren (T1, T2) durch einen zweiten unipolaren Transistor von dem ersten Leitfähigkeitstyp gebildet, ist, dessen Quellenanschluß den zweiten Anschluß (13, 23), dessen Senkenanschluß den ersten Anschluß (12, 22) und dessen Gate-Anschluß den Steueranschluß (11, 21) des zumindest einen der Transistoren (T1, T2) bildet.
Schaltungsanordnung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß der unipolare Transistor und/oder der zumindest eine Transistor ein Metal-Isolator-Halbleiter- oder ein Metal-Oxide-Halbleiter-Transistor sind.
Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß zumindest einer der Transistoren (T1, T2) durch einen Bipolartransistor gebildet ist, dessen Emitteranschluß den zweiten Anschluß (13, 23), dessen Kollektoranschluss den ersten Anschluß (12, 22) und dessen Basis den Steueranschluß (11, 21) des zumindest einen der Transistoren (T1, T2) bildet und dessen Basis von einem zweiten Leitfähigkeitstyp ist.
Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Bulkanschluß (4) des unipolaren Transistors (99) über einen Widerstand (5) mit dem Quellenanschluß (2) des unipolaren Transistors (99) gekoppelt ist.
Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der unipolare Transistor (99), der erste und der zweite Transistor (T1, T2) in einem gemeinsamen Baustein integriert sind.
Schaltungsanordnung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß der zumindest eine Bipolartransistor als parasitärer Bipolartransistor in Metal-Oxide-Halbleiter-Schaltungstechnik oder als Bipolartransistoren in BiCMOS Schaltungstechnik ausgebildet ist.
Spannungsregeleinrichtung mit einer Schaltungsanordnung nach einem der Ansprüche 1 bis 7 und ferner umfassend: – eine Komparatorschaltung (6), insbesondere einen Operationsverstärker, die zur Erzeugung eines Steuersignals abhängig von einer Differenz zweier eingangsseitig angelegter Signale ausgebildet ist, wobei ein Steuerausgang der Komparatorschaltung (6) mit dem Steueranschluß (3) des unipolaren Transistors (99) und ein Eingang (62) der Komparatorschaltung (6) mit dem Senkenanschluß (1) des unipolaren Transistors (99) gekoppelt ist, wobei der Senkenanschluß (1) des unipolaren Transistors (99) mit einem Ausgang (D) der Spannungsregeleinrichtung zur Abgabe eines Potentials (VD) verbunden ist.
Spannungsregeleinrichtung nach Anspruch 8, dadurch gekennzeichnet, daß der Steuerausgang der Komparatorschaltung (6) mit dem Steuereingang (31) eines dritten Transistors (T3) verbunden ist, wobei ein erster Anschluß (32) des dritten Transistors (T3) mit einem Potentialanschluß (35) verbunden ist und ein zweiter Anschluß (33) des dritten Transistors (T3) mit einer Stromquelle und mit dem Steueranschluß (3) des unipolaren Transistors (99) verbunden ist.
Spannungsregeleinrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Stromquelle zwei einen Stromspiegel (S1) bildende Bipolartransistoren (B1, B2) aufweist, wobei ein Kollektorausgang eines der zwei Bipolartransistoren (B2) mit dem zweiten Anschluß (33) des dritten Transistors (T3) verbunden ist.
Spannungsregeleinrichtung nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, daß der Quellenanschluß (2) des unipolaren Transistors (99) mit einem ersten Anschluß (42) eines vierten Transistors (T4) verbunden ist, dessen zweiter Anschluß (43) über einen Widerstand (8) mit dem Steueranschluß (3) des unipolaren Transistors (99) gekoppelt ist.
Spannungsregeleinrichtung nach Anspruch 11, dadurch gekennzeichnet, daß die Spannungsregeleinrichtung durch ein Signal an einen Steueranschluß des vierten Transistors (T4) abschaltbar ist.