DE19629511C2 - Schutzschaltung gegen elektrostatische Entladungen - Google Patents

Schutzschaltung gegen elektrostatische Entladungen

Info

Publication number
DE19629511C2
DE19629511C2 DE1996129511 DE19629511A DE19629511C2 DE 19629511 C2 DE19629511 C2 DE 19629511C2 DE 1996129511 DE1996129511 DE 1996129511 DE 19629511 A DE19629511 A DE 19629511A DE 19629511 C2 DE19629511 C2 DE 19629511C2
Authority
DE
Germany
Prior art keywords
circuit
region
esd
heavily doped
nmos transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE1996129511
Other languages
English (en)
Other versions
DE19629511A1 (de
Inventor
Chau-Neng Wu
Ming-Dou Ker
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Winbond Electronics Corp
Original Assignee
Winbond Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Winbond Electronics Corp filed Critical Winbond Electronics Corp
Publication of DE19629511A1 publication Critical patent/DE19629511A1/de
Application granted granted Critical
Publication of DE19629511C2 publication Critical patent/DE19629511C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

Die Erfindung betrifft eine durch Wannenkopplung getriggerte Schutzschaltung gegen elektrostatische Entladun­ gen.
Elektrostatische Entladungen, im weiteren mit "ESD" (ESD = ElectroStatic Discharge) bezeichnet, sind bekannte Erschei­ nungen beim Umgang mit integrierten Halbleiterschaltungsein­ richtungen ("IC"). Eine elektrostatische Ladung kann sich aus verschiedenen Gründen ansammeln und potentiell eine IC- Vorrichtung beschädigen. Schäden dieser Art kommen gewöhnlich bei der IC-Herstellung während des Prüfschritts vor, beim Einbau des IC in eine Platine und auch bei Gebrauch der Vor­ richtung, in die das IC eingebaut wurde. Die Beschädigung eines einzelnen ICs aufgrund eines unzureichenden ESD-Schutzes in einer elektronischen Einrichtung kann die Funktion der Einrichtung teilweise oder manchmal ganz zum Erliegen bringen. Der ESD-Schutz für Halbleiter-ICs ist daher eine Frage der Zuverlässigkeit.
ESD-Belastungsmodelle beruhen auf der Wiedergabe typischer Entladungsimpulse, denen das IC bei der Herstellung oder Handhabung ausgesetzt sein kann. Es gibt drei Standardmodelle hierfür: das Körpermodell (HBM, HBM = Human Body Model), das Maschinenmodell (MM) und das Geladene-Einrichtung-Modell (CDM, CDM = Charged Device Model). Das Körpermodell simuliert die elektrostatische Belastung, die die eine IC-Einrichtung erfährt, wenn ein Mensch, der elektrostatische Ladung trägt, die Anschlußstifte der IC-Einrichtung berührt. Das Maschinenmodell beschreibt die elektrostatische Belastung, die eine IC-Einrichtung erfahren kann, wenn eine Maschine, die elektrostatische Ladung trägt, die Anschlußstifte der IC- Einrichtung berührt. Das Geladene-Einrichtung-Modell be­ schreibt den erzeugten ESD-Stromimpuls, wenn eine IC-Ein­ richtung, die bereits elektrostatische Ladung trägt, beim Handhabungsvorgang geerdet wird.
Die Fig. 1 und 2 zeigen Schaltpläne von ESD-Schutzschal­ tungen, welche gewöhnlich entweder mit einer Eingangsanschluß­ fläche oder einer Ausgangsanschlußfläche einer IC-Baugruppe verwendet werden. Ein NMOS-Transistor M1, siehe Fig. 1, wird dazu verwendet, eine innere Schaltung 6 vor der ESD-Belastung zu schützen, die an der Eingangsanschlußfläche 5 auftreten kann. Gate, Source und Bulk des NMOS-Transistors M1 sind alle auf die Schaltungsmasse VSS gezogen. Das Drain des NMOS- Transistors M1 ist mit der Eingangsanschlußfläche 5 verbunden. Um die innere Schaltung 6 vor einem ESD-Schaden an der Ausgangsanschlußfläche 7 zu schützen, siehe Fig. 2, wird ein Ausgangspuffer eingesetzt, der aus einem NMOS-Transistor M2 und einem PMOS-Transistor M3 besteht. Demgemäß sind die Gates des NMOS-Transistors und des PMOS-Transistors beide mit der inneren Schaltung 6 verbunden. Die Drains der Transistoren sind miteinander und mit der Ausgangsanschlußfläche 7 ver­ bunden. Zusätzlich sind Source und Bulk des NMOS-Transistors M2 miteinander verbunden und an die Schaltungsmasse VSS gelegt. Source und Bulk des PMOS-Transistors M3 sind miteinander verbunden und an eine Spannungsversorgung VDD gelegt.
Des weiteren ist aus der älteren nachveröffentlichten DE 196 24 477 A1 eine kondensatorgetriggerte ESD-Schutzschaltung bekannt, welche folgende Elemente umfasst: ein n-leitendes Halbleitersubstrat, eine im Substrat ausgebildeten P-Wanne, einen in der Wanne ausgebildeten Kontaktbereich, eine auf dem Substrat ausgebildete Isolierstruktur, eine auf der Iso­ lierstruktur ausgebildete Polysiliziumschicht, die mit dem Kontaktbereich verbunden ist, eine dielektrische Schicht, die auf der Polysiliziumschicht liegt, eine Metallfläche, die auf der dielektrischen Schicht liegt und mit der dielek­ trischen Schicht und der Polysiliziumschicht einen Kondensator bildet, einen ersten stark dotierten, n-leitenden Bereich und einen zweiten stark dotierten, n-leitenden Bereich, die im Wannenbereich und mit Abstand zueinander ausgebildet sind, um mit dem Wannenbereich einen bipolaren Sperrschichttransis­ tor zu bilden, wobei der erste stark dotierte Bereich mit der Metallfläche und der zweite stark dotierte Bereich mit der Schaltungsmasse verbunden ist, und einen Widerstand der zwischen den Kontaktbereich und Masse geschaltet ist.
Hinsichtlich des Trends zu Submikronabmessungen in der IC- Herstellung hat jedoch durch fortgeschrittene Verfahren, beispielsweise gering dotierte Drainstrukturen (LDD, LDD = Lightly-Doped Drain) und Silizid-Belegungs-Diffusion, die Anfälligkeit von NMOS-Transistoren gegen ESD-Beanspruchungen stark abgenommen. Zudem haben Einrichtungen mit höherer ESD- Festigkeit, z. B. eine Diode oder die in Fig. 3 gezeigte Dick­ oxideinrichtung M4 eine Triggerspannung, die größer ist als die Durchbruchsspannung eines Submikron-NMOS-Transistors.
Folglich sind diese Einrichtungen geeignet, einen Schutz an der Eingangsanschlußfläche 5 bereitzustellen. Sie können je­ doch keinen Schutz an der Ausgangsanschlußfläche 7 bereit­ stellen. Folglich besteht Bedarf für eine ESD-Schutzschaltung, die an jeder beliebigen Stelle eines IC verwendbar ist, die möglicherweise ESD an die innere Schaltung heranführen könnte, beispielsweise eine Eingangsanschlußfläche oder eine Ausgangs­ anschlußfläche, um die innere Schaltung vor ESD-Schäden zu schützen.
Es ist daher Aufgabe der Erfindung, eine Schutzschaltung bereitzustellen, die universell an Ein- und Ausgängen von integralen Schaltkreisen verwendbar ist.
Diese Aufgabe wird gelöst durch eine Schutzschaltung gemäß Anspruch 1.
Bevorzugte Ausführungsformen der erfindungsgemäßen Schaltung sind in den Unteransprüchen 2 bis 7 beschrieben.
Die Erfindung ist eine Schutzschaltung gegen ESD, die eine innere Schaltung gegen ESD-Schäden an Eingangsanschlußflächen oder Ausgangsanschlußflächen schützen kann. Der gleiche Schal­ tungsentwurf ist in verschiedenen Anordnungen verwendbar, um die innere Schaltung vor ESD-Schäden an jeder der obigen Stellen zu schützen.
Die Erfindung ist zudem eine ESD-Schutzschaltung, die dazu verwendet wird, den ESD-Strom gleichförmig verteilt abzu­ leiten, so daß die örtliche Erwärmung der Schutzschaltung so klein wie möglich ist.
Die Erfindung erzielt die oben genannten Vorzüge durch das Bereitstellen einer Schutzschaltung gegen elektrostatische Entladungen, die in einer IC-Baugruppe hergestellt ist.
Die Erfindung wird anhand der Zeichnungen erläutert.
Es zeigt:
Fig. 1 ein Diagramm einer herkömmlichen ESD-Schutzschal­ tung, die aus einem NMOS-Transistor an einer Eingangsanschlußfläche besteht;
Fig. 2 ein Diagramm einer herkömmlichen ESD-Schutzschal­ tung, die aus einem Ausgangspuffer besteht, der mit einer Ausgangsanschlußfläche verbunden ist;
Fig. 3 ein Diagramm einer herkömmlichen ESD-Schutzschal­ tung, die aus einer Dickoxidvorrichtung an einer Eingangsanschlußfläche aufgebaut ist;
Fig. 4 ein schematisches Diagramm einer erfindungsgemäßen ESD-Schutzschaltung, die über eine Wannenkopplung getriggert wird, angeordnet an einer Eingangs­ anschlußfläche;
Fig. 5 ein schematisches Diagramm einer erfindungsgemäßen ESD-Schutzschaltung, die über eine Wannenkopplung getriggert wird, angeordnet an einer Ausgangs­ anschlußfläche;
Fig. 6 einen Querschnitt einer bevorzugten Ausführungsform der erfindungsgemäßen ESD-Schutzschaltung nach Fig. 4 und 5, hergestellt auf einem Halbleiter­ substrat; und
Fig. 7 I-V-Kurven der Dickoxidvorrichtung mit unterschied­ lichen P-Wannen-Vorspannungen, wobei mit dem Begriff Vsnapback die Spannung gemeint ist, bei der die Anordnung leitet.
Fig. 4 zeigt eine erfindungsgemäße ESD-Schutzschaltung 10A, welche an einer Eingangsanschlußfläche 5 angeordnet ist. Die Eingangsanschlußfläche 5 ist mit einer inneren Schaltung 6 verbunden; diese Schaltung ist vor ESD-Schäden zu schützen. Die ESD-Schutzschaltung 10A umfaßt eine Dickoxidvorrichtung M5, einen Kondensator C und einen NMOS-Transistor M6. Die Dickoxidvorrichtung M5 ist mit einem Drain aufgebaut, das mit der Eingangsanschlußfläche 5 verbunden ist, und mit einer Source, die an die Schaltungsmasse VSS angeschlossen ist. Das Gate der Dickoxidvorrichtung M5 ist ebenfalls an die Eingangs­ anschlußfläche 5 gelegt. Das Bulk der Dickoxidvorrichtung M5 ist an das Drain des NMOS-Transistors M6 angeschlossen. Der NMOS-Transistor M6 ist so konfiguriert, daß die Spannungs­ versorgung VDD sein Gate steuert. Ferner sind Bulk und Source des NMOS-Transistors M6 miteinander verbunden und liegen an der Spannungsversorgung VSS. Der Kondensator C ist zwischen die Eingangsanschlußfläche 5 und das Bulk der Vorrichtung M5 geschaltet. Zusätzlich ist eine Diode D1 mit ihrer Anode an die Schaltungsmasse VSS gelegt; ihre Kathode liegt an der Eingangsanschlußfläche 5.
Fig. 5 zeigt eine erfindungsgemäße ESD-Schutzschaltung 10B, die genau so aufgebaut ist wie die ESD-Schutzschaltung 10A nach Fig. 4 und die an einer Ausgangsanschlußfläche 7 ange­ ordnet ist. Die Ausgangsanschlußfläche 7 ist über einen Aus­ gangspuffer mit der inneren Schaltung 6 verbunden. Der Aus­ gangspuffer enthält einen PMOS-Transistor M3 und einen NMOS- Transistor M2. Beide Drains sind miteinander verbunden und als Ausgangsanschluß an die Ausgangsanschlußfläche 7 gelegt. Beide Gates sind als Schaltungsanschluß miteinander verbunden und so angeordnet, daß die Gates von der inneren Schaltung 6 gesteuert werden. Source und Bulk des NMOS-Transistors M2 sind miteinander verbunden und an die Schaltungsmasse VSS gelegt. Source und Bulk des PMOS-Transistors M3 sind mit­ einander verbunden und an die Spannungsversorgung VDD gelegt. Die ESD-Schutzschaltung 10B umfaßt eine Dickoxidvorrichtung M5, einen Kondensator C und einen NMOS-Transistor M6. Die Dickoxidvorrichtung M5 ist so aufgebaut, daß ihr Drain an der Ausgangsanschlußfläche 7 liegt und ihre Source mit der Schaltungsmasse VSS verbunden ist. Das Gate der Dickoxidvor­ richtung M5 liegt ebenfalls an der Ausgangsanschlußfläche 7. Das Bulk der Dickoxidvorrichtung M5 ist an das Drain des NMOS- Transistors M6 angeschlossen. Der NMOS-Transistor M6 ist so konfiguriert, daß die Spannungsversorgung VDD sein Gate steuert. Ferner sind Bulk und Source des NMOS-Transistors M6 miteinander verbunden und liegen an der Spannungsversorgung VSS. Der Kondensator C ist zwischen die Ausgangsanschlußfläche 7 und das Bulk der Vorrichtung M5 geschaltet. Zusätzlich ist eine Diode D2 bevorzugt mit ihrer Anode an die Schaltungsmasse VSS und mit ihrer Kathode an die Ausgangsanschlußfläche 7 ge­ legt.
Fig. 6 zeigt im Querschnitt eine erfindungsgemäße bevorzugte Ausführungsform der ESD-Schutzschaltungen 10A und 10B nach Fig. 4 bzw. 5, aufgebaut auf einem Halbleitersubstrat. Wie in der Zeichnung dargestellt sind ein erster P-Wannenbereich 12 und ein zweiter P-Wannenbereich 22 mit Abstand zueinander in einem n-leitenden Substrat 11 ausgebildet. Die Dickoxid­ vorrichtung M5 und der NMOS-Transistor M6 sind auf dem ersten P-Wannenbereich 12 bzw. dem zweiten P-Wannenbereich 22 herge­ stellt. Die Feldoxidabschnitte 13 und 16 erzeugt man durch thermisches Wachsen, bevorzugt durch ein LOCOS-Verfahren (LOCOS = LOCal Oxidation of Silicon, örtliche Siliciumoxida­ tion); sie bedecken eine vorbestimmte Fläche des Substrats 11 als Isolierstrukturen.
Im P-Wannenbereich 12 wird ein erster stark dotierter, n-leitender Bereich 14 ausgebildet, der als Drainanschluß der Dickoxidvorrichtung M5 dient. Im P-Wannenbereich 12 wird zumindest ein zweiter stark dotierter, n-leitender Bereich 15 ausgebildet (in Fig. 6 sind beispielhaft zwei zweite stark dotierte Bereiche dargestellt), der als Sourceanschluß der Dickoxidvorrichtung M5 dient. Die zwei dargestellten zweiten stark dotierten, n-leitenden Bereiche 15 sind symmetrisch zum ersten stark dotierten Bereich 14 und haben durch einen der Feldoxidabschnitte 13 Abstand vom ersten stark dotierten Bereich 14. Im P-Wannenbereich 12 ist durch Implantieren von p-leitenden Fremdatomen mindestens ein Kontaktbereich 17 ausgebildet (in Fig. 6 sind beispielhaft zwei Kontaktbereiche dargestellt). Jeder Kontaktbereich 17 hat durch einen der Feldoxidabschnitte 13 Abstand zum benachbarten stark dotierten Bereich 15 und bildet den Bulkanschluß der Dickoxidvorrichtung M5.
Der NMOS-Transistor M6 wird auf dem zweiten P-Wannenbereich 22 hergestellt. Dementsprechend werden der Drainanschluß 23 und der Sourceanschluß 24 im zweiten P-Wannenbereich 22 durch Implantieren von n-leitenden Fremdatomen im zweiten Bereich ausgebildet. Eine dielektrische Gateschicht 26 wird ausge­ bildet, um den Abschnitt des zweiten P-Wannenbereichs 22 zwischen dem Drainanschluß 23 und dem Sourceanschluß 24 zu bedecken. Auf der dielektrischen Gateschicht 26 wird ein Gate 27 ausgebildet. Zudem werden als Bulkanschluß des NMOS-Tran­ sistors M6 Kontaktbereiche 25 im zweiten P-Wannenbereich 22 ausgebildet.
Eine mit Fremdatomen dotierte Polysiliziumschicht 30 wird auf dem Feldoxidabschnitt 16 ausgebildet. Eine dielektrische Schicht 31 wird abgeschieden, um die gesamte Oberfläche zu bedecken. Sie wird anschließend geätzt, um einige Kontakt­ fenster auszubilden und die Polysiliziumschicht 30, die Kon­ taktbereiche 17, den zweiten stark dotierten, n-leitenden Bereich 15 und den ersten stark dotierten, n-leitenden Bereich 14 der Dickoxidvorrichtung M5 freizulegen. Das Bulk 25, das Drain 23, die Source 24 und das Gate 27 des NMOS-Transistors M6 sind durch die entsprechenden Kontaktfenster ebenfalls zugänglich. Eine Metallfläche 32 wird auf der dielektrischen Schicht 31 über der Polysiliziumschicht 30 ausgebildet. Abhängig von der Anordnung, in der die erfindungsgemäße Schaltung verwendet wird, kann die Metallfläche 32 die Ein­ gangsanschlußfläche 5 nach Fig. 4 oder die Ausgangsanschluß­ fläche 7 nach Fig. 5 sein. Dementsprechend bilden die Fläche 32, die dielektrische Schicht 31 und die Polysiliziumschicht 30 den Kondensator C. Die Fläche 32 und die Polysilizium­ schicht 30 darunter bilden den Kondensator C, ohne weitere Layoutfläche zu verbrauchen. Auf der dielektrischen Schicht 31 werden eine Anzahl Metallkontakte 33, 34, 35, 36, 37, 38, 39 und 40 ausgebildet und jeweils über die entsprechenden Kontaktfenster mit der Polysiliziumschicht 30, den Kon­ taktbereichen 17, den zweiten stark dotierten Bereichen 15, dem ersten stark dotierten Bereich 14, dem Drainanschluß 23, dem Sourceanschluß 24, dem Gate 27 und dem Bulkanschluß 25 verbunden. Man beachte, daß der Metallkontakt 36 bevorzugt die Feldoxidbereiche 13 auf den Seiten des ersten stark dotierten Bereichs 14 überdeckt und als Drainanschluß der Dickoxidvorrichtung M5 wirkt.
Gemäß den ESD-Schutzschaltungen nach Fig. 4 und 5 ist die Fläche 32 über den Metallkontakt 36 elektrisch mit dem ersten stark dotierten Bereich 14 verbunden. Die Polysiliziumschicht 30 ist über die Metallkontakte 33 und 34 mit den Kon­ taktbereichen 17 elektrisch verbunden und über den Metall­ kontakt 37 an dem Drainanschluß 23 des NMOS-Transistors M6 angeschlossen. Die zweiten stark dotierten Bereiche 15 sind über die Metallkontakte 35 an die Schaltungsmasse VSS gelegt. Ferner sind der Sourceanschluß 24 und der Bulkanschluß 25 über die Metallkontakte 38 und 40 mit der Schaltungsmasse VSS verbunden. Das Gate 27 des NMOS-Transistors M6 ist über den Metallkontakt 39 an die Spannungsversorgung VDD gelegt.
Die Dickoxidvorrichtung M5 nach Fig. 6 wird im bipolaren Modus betrieben, wobei der erste stark dotierte, n-leitende Bereich 14, der P-Wannenbereich 12 und der zweite stark dotierte, n-leitende Bereich 15 während eines ESD-Ereignisses jeweils den Kollektor, die Basis und den Emitter eines bipolaren NPN- Sperrschichttransistors bilden. Tritt die Spannung eines gegen Masse positiven ESD-Impulses an der Fläche 32 auf, so koppelt sie der Kondensator C an den ersten Wannenbereich 12, um die Sperrschicht zwischen dem ersten P-Wannenbereich 12 und dem zweiten stark dotierten, n-leitenden Bereich 15 in Durchlaß­ richtung vorzuspannen. Folglich wird der bipolare NPN-Tran­ sistor direkt im Snapback-Modus betrieben, ohne daß ein Durch­ bruch auftritt. Somit leitet die an der Fläche 32 auftretende ESD-Belastung den ESD-Strom ab, der vom ersten stark dotier­ ten, n-leitenden Bereich 14 zu den zweiten stark dotierten, n-leitenden Bereichen 15 fließt und dann in die Schaltungs­ masse VSS entlassen wird. Der ESD-Entladestrom verteilt sich auf zwei entgegengesetzte Seiten des ersten stark dotierten, n-leitenden Bereichs 14 nach Fig. 6 und bewirkt dadurch die kleinstmögliche örtliche Erwärmung der ESD-Schutzschaltung. Zudem verringert sich die Triggerspannung der ESD-Schutz­ schaltung auf die Höhe der Snapback-Spannung, jedoch nicht auf die Höhe der Durchbruchsspannung. Diese Einschaltspannung hält die Fläche 32 auf einem niedrigen Spannungspegel, so daß die innere Schaltung 6 und ebenso der Ausgangspuffer vor ESD-Schäden geschützt werden.
Fig. 7 zeigt die I-V-Kurven der erfindungsgemäßen Dickoxidein­ richtung, und zwar zum Vergleich zusammen mit der Kurve einer herkömmlichen Schaltung. Kurve 70 beschreibt eine herkömmliche Schaltung, die Kurven 72 und 74 gehören zur erfindungsgemäßen Schaltung. Bekanntlich muß die herkömmliche Schaltung durchbrechen, bevor sie im Snapbackmodus betrieben wird. Daher erfordert die Durchbruchsspannung VBD eine sehr viel größere Triggerspannung als die Snapbackspannung VSnapback. Erfindungs­ gemäß wird die Schaltung jedoch direkt im Snapbackmodus betrieben (siehe beispielsweise die Kurve 72), d. h. ohne Durchbruch, um die Fläche 5 oder 7 während eines eintretenden ESD-Ereignisses auf einem geringeren Spannungspegel zu halten. Dadurch ist der Schutz der inneren Schaltung 6 und des Aus­ gangspuffers gegen die ESD-Belastung zu erzielen. Zudem wird der bipolare Transistor zuerst im Sättigungsmodus betrieben und geht dann in den Snapbackmodus (siehe beispielsweise die Kurve 74), während sich die Spannung aufbaut, die in den ersten Wannenbereich 12 gekoppelt wird. Zu diesem Zeitpunkt hat die Snapbackspannung ziemlich abgenommen, siehe Fig. 7.
Der erste Wannenbereich 12 ist mit dem NMOS-Transistor M6 und der Schaltungsmasse VSS verbunden; siehe Fig. 6. Zu diesem Zeitpunkt wird das Potential der Spannungsversorgung VDD im Anfangszustand gehalten (z. B. an Masse gelegt); daher liegt der erste P-Wannenbereich 12 nicht an Masse. Folglich kann der ausgeschaltete NMOS-Transistor M6 die Vorspannung zwischen dem P-Wannenbereich 12 und den zweiten stark dotierten, n- leitenden Bereichen 15 während des ESD-Ereignisses auf­ rechterhalten. Da jedoch im Normalbetrieb die Spannungsver­ sorgung VDD eingeschaltet ist, ist die Dickoxidvorrichtung M5 ausgeschaltet. Der erste Wannenbereich 12 liegt über den NMOS-Transistor M6 an Masse und driftet daher nicht.
Die Diode D1 (Fig. 4) kann durch eine weitere N+/P-Wannensper­ rschicht aufgebaut werden. Tritt ein gegen Masse negativer ESD-Impuls an der Eingangsanschlußfläche 5 auf, so arbeitet die Diode D1 in Durchlaßrichtung und leitet die ESD-Belastung ab. Die Diode schützt dadurch die innere Schaltung 6 vor ESD- Schäden.
Die Diode D2 (Fig. 5) kann durch die Sperrschicht zwischen dem Drain und dem Bulk des NMOS-Transistors M2 des Aus­ gangspuffers gebildet werden; die Anschlüsse der Diode D2 sind daher gestrichelt eingezeichnet. Tritt ein gegen Masse nega­ tiver ESD-Impuls an der Ausgangsanschlußfläche 7 auf, so arbeitet die Diode D2 in Durchlaßrichtung und leitet die ESD- Belastung ab. Sie schützt damit die innere Schaltung 6 vor ESD-Schäden. Da die ESD-Schutzschaltung vorhanden ist, ist die herkömmliche Schaltungstechnik überflüssig, bei der der Abstand zwischen dem Gate und dem Drain des NMOS-Transistors M2 hinsichtlich der ESD-Festigkeit vergrößert wird. Folglich kann die vom Ausgangspuffer belegte Layoutfläche verkleinert werden.
Die Erfindung verwendet letztlich eine ESD-Schutzschaltung, um eine innere Schaltung vor ESD-Schäden zu schützen. Hierbei ist zwischen einer Metallfläche und einer Schaltungsmasse eine Schutzschaltung gegen elektrostatische Entladungen (ESD) angeordnet. Die Metallfläche kann eine Eingangsanschlußfläche oder eine Ausgangsanschlußfläche sein. Die Schaltung umfaßt eine Dickoxidvorrichtung, einen Kondensator und einen NMOS- Transistor. Die Dickoxidvorrichtung ist so aufgebaut, daß ihr Drain mit der Fläche und ihre Source mit der Schaltungs­ masse VSS verbunden ist. Das Gate der Dickoxidvorrichtung ist an die Fläche gelegt, und das Bulk der Oxidvorrichtung ist an das Drain des NMOS-Transistors angeschlossen. Der NMOS- Transistor liegt mit seiner Source an der Schaltungsmasse, und sein Gate wird von der Spannungsversorgung gesteuert. Der Kondensator ist zwischen die Fläche und das Bulk der Dickoxidvorrichtung geschaltet. Das Bulk der Vorrichtung ist aus einem P-Wannenbereich aufgebaut, der in einem Substrat ausgebildet ist. Der Kondensator ist zwischen der Fläche und einer direkt darunter liegenden Polysiliziumschicht ausgebil­ det und verbraucht keine zusätzlichen Layoutflächen. Wird ein gegen Masse positiver ESD-Impuls in die Fläche eingelei­ tet, so koppelt der Kondensator die ESD-Spannung in den Wannenbereich und schaltet die Dickoxidvorrichtung ein, um die ESD-Belastung abzuleiten. Zudem ist eine Diode mit ihrer Anode bzw. Kathode zwischen die Fläche und die Schaltungsmasse geschaltet, um einen gegen Masse negativen ESD-Impuls abzu­ leiten. Die Diode kann zusätzlich vorhanden oder ein einge­ bauter PN-Übergang sein. Im Normalbetrieb wird der NMOS- Transistor eingeschaltet und verbindet das Bulk der Ein­ richtung mit der Schaltungsmasse, ohne daß der P-Wannenbereich driftet. Die gleiche Schaltung ist an den Eingangsanschluß­ flächen oder den Ausgangsanschlußflächen des IC verwendbar. Ferner ist das Herstellungsverfahren mit den CMOS-Fer­ tigungstechniken verträglich und verbraucht keine zusätzliche Layoutflächen.

Claims (7)

1. Schutzschaltung (10A, B) gegen elektrostatische Entla­ dungen (ESD), umfassend:
ein n-leitendes Halbleitersubstrat (11);
im Substrat (11) ausgebildete erste und zweite P-Wannenbereiche (12, 22), die voneinander Abstand haben;
zumindest einen im ersten P-Wannenbereich (12) aus­ gebildeten Kontaktbereich;
eine auf dem Substrat (11) ausgebildete Isolier­ struktur (13, 16);
eine auf der Isolierstruktur (16) ausgebildete Poly­ siliziumschicht (30), die mit dem Kontaktbereich (17) verbunden ist;
eine dielektrische Schicht (31), die auf der Poly­ siliziumschicht (30) liegt;
eine Metallfläche (32), die auf der dielektrischen Schicht (31) liegt, wobei die Metallfläche (32), die dielektrische Schicht (31) und die Polysiliziumschicht (30) einen Kondensator (C) bilden, um eine ESD-Belastung in den ersten P-Wannenbereich (12) zu koppeln, wenn an der Fläche (32) eine ESD-Spannung auftritt;
einen ersten stark dotierten, n-leitenden Bereich (14), der im ersten P-Wannenbereich (12) ausgebildet und mit der Fläche (32) verbunden ist;
mindestens einen zweiten stark dotierten, n-lei­ tenden Bereich (15), der vom ersten stark dotierten, n-leitenden Bereich (14) Abstand hat, davon elektrisch isoliert ist und an der Schaltungsmasse liegt, wobei der erste stark dotierte, n-leitende Bereich (14), der zweite stark dotierte, n-leitende Bereich (15) und der erste P-Wannenbereich (12) einen bipolaren Sperrschicht­ transistor bilden, der die ESD-Belastung ableitet, wenn eine ESD-Spannung über den Kondensator (C) in den ersten P-Wannenbereich (12) gekoppelt wird; und
einen im zweiten P-Wannenbereich (22) ausgebildeten NMOS-Transistor (M6), wobei die Source (24) des NMOS- Transistors (M6) an der Schaltungsmasse liegt, das Drain (23) mit dem Kontaktbereich (17) verbunden ist und das Gate (27) auf ein Spannungsversorgungssignal der Schaltung anspricht, um zu bewirken, daß der NMOS- Transistor (M6) den ersten P-Wannenbereich (12) an die Schaltungsmasse legt.
2. Schaltung nach Anspruch 1, wobei der erste stark do­ tierte, n-leitende Bereich (14) durch eine Isolierstruk­ tur (13) vom mindestens einmal vorhandenen zweiten stark dotierten, n-leitenden Bereich (15) getrennt ist, und die Isolierstruktur (13) eine Feldoxidschicht ist.
3. Schaltung nach Anspruch 2, wobei die Fläche (32) eine Eingangsanschlußfläche ist.
4. Schaltung nach Anspruch 3, zudem umfassend eine Diode (D1), die eine Anode und eine Kathode aufweist, wobei die Anode an Masse liegt und die Kathode mit der Eingangsanschlußfläche verbunden ist.
5. Schaltung nach Anspruch 2, wobei die Fläche (32) eine Ausgangsanschlußfläche ist.
6. Schaltung nach Anspruch 5, wobei der NMOS-Transistor ein erster NMOS-Transistor ist und die Schaltung zudem einen Ausgangspuffer umfaßt, der mit der Ausgangsan­ schlußfläche verbunden ist, wobei der Ausgangspuffer einen zweiten NMOS-Transistor enthält, dessen Source an der Schaltungsmasse liegt, dessen Drain mit der Ausgangsanschlußfläche verbunden und dessen Bulk mit der Source verbunden ist.
7. Schaltung nach Anspruch 6, wobei eine Sperrschicht zwi­ schen dem Drain und dem Bulk des zweiten NMOS-Transi­ stors eine Diode bildet, deren Anode an Masse liegt und deren Kathode mit der Ausgangsanschlußfläche verbunden ist.
DE1996129511 1996-03-16 1996-07-22 Schutzschaltung gegen elektrostatische Entladungen Expired - Fee Related DE19629511C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW85103146 1996-03-16

Publications (2)

Publication Number Publication Date
DE19629511A1 DE19629511A1 (de) 1997-09-18
DE19629511C2 true DE19629511C2 (de) 1998-09-24

Family

ID=21625185

Family Applications (1)

Application Number Title Priority Date Filing Date
DE1996129511 Expired - Fee Related DE19629511C2 (de) 1996-03-16 1996-07-22 Schutzschaltung gegen elektrostatische Entladungen

Country Status (1)

Country Link
DE (1) DE19629511C2 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10340603A1 (de) * 2003-09-01 2005-04-21 Infineon Technologies Ag Schaltungsanordnung zum Schutz vor elektrostatischer Entladung und Spannungsregeleinrichtung mit Schaltungsanordnung
CN101877346B (zh) * 2009-04-29 2012-06-27 瑞鼎科技股份有限公司 静电放电防护系统及静电放电防护电路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19624477A1 (de) * 1996-02-27 1997-08-28 Winbond Electronics Corp Kondensatorgetriggerte Schutzschaltung gegen elektrostatische Entladungen

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19624477A1 (de) * 1996-02-27 1997-08-28 Winbond Electronics Corp Kondensatorgetriggerte Schutzschaltung gegen elektrostatische Entladungen

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10340603A1 (de) * 2003-09-01 2005-04-21 Infineon Technologies Ag Schaltungsanordnung zum Schutz vor elektrostatischer Entladung und Spannungsregeleinrichtung mit Schaltungsanordnung
US7342760B2 (en) 2003-09-01 2008-03-11 Infineon Technologies Ag Circuit arrangement for protection against electrostatic discharge and voltage regulating device having a circuit arrangement
DE10340603B4 (de) * 2003-09-01 2009-06-10 Infineon Technologies Ag Schaltungsanordnung und Spannungsregeleinrichtung mit Schaltungsanordnung
CN101877346B (zh) * 2009-04-29 2012-06-27 瑞鼎科技股份有限公司 静电放电防护系统及静电放电防护电路

Also Published As

Publication number Publication date
DE19629511A1 (de) 1997-09-18

Similar Documents

Publication Publication Date Title
DE19533958C2 (de) Schutzschaltung gegen elektrostatische Entladungen enthaltend eine Kondensatorschaltung
DE19539340B4 (de) Elektronische Eingangs- oder Ausgangspuffer-Schaltung mit MOS-Transistor mit mehreren schleifenförmigen Zellen
DE19518550C2 (de) Eingangsschutzschaltung für eine MOS-Einrichtung
DE19518553C2 (de) CMOS-Ausgabepuffer mit einem ESD-Schutzschaltkreis
DE19581809B4 (de) MOS-Zelle, Mehrfachzellentransistor und IC-Chip
DE102007063829B3 (de) ESD-Schutzanordnung mit Dioden-basierter Gate-Kopplung für verbesserte ESD-Eigenschaften und Verfahren zum Betreiben hierfür
DE19518549C2 (de) MOS-Transistor getriggerte Schutzschaltung gegen elektrostatische Überspannungen von CMOS-Schaltungen
DE60130028T2 (de) Schutzvorrichtung gegen elektrostatische Entladung mit gesteuertem Siliziumgleichrichter mit externem On-Chip-Triggern und kompakten inneren Abmessungen für schnelles Triggern
DE69938523T2 (de) ESD-Schutzthyristor mit Triggerdiode
DE69631940T2 (de) Halbleitervorrichtung
DE19819438C2 (de) Verfahren zum Herstellen einer Halbleitervorrichtung mit einer Silizid-Schutzschicht
DE102008036834B4 (de) Diodenbasiertes ESE-Konzept für Demos-Schutz
DE102007006853B4 (de) ESD-Schutzvorrichtung und elektrische Schaltung mit derselben
DE4123436A1 (de) Halbleitervorrichtung und verfahren zur herstellung derselben
DE10228337A1 (de) Halbleitervorrichtung mit einer ESD-Schutzvorrichtung
EP0691683B1 (de) Integrierte Schaltung mit Schutzstruktur
DE102019131091A1 (de) Maskenlayout, halbleitervorrichtung und herstellungsverfahren, das dieses verwendet
DE19740125C2 (de) Schaltung zum Entladungsschutz integrierter Schaltkreise mit einem steuerbaren Siliziumgleichrichter und einem MOS-Transistor als Schutzelemente
DE19712834B4 (de) Schutzschaltung und Schaltung für eine Halbleiter-Auf-Isolator-Vorrichtung
DE102004023309B4 (de) Kaskadierte Diodenstruktur mit tiefer n-Wanne und Verfahren zum Herstellen derselben
DE10148794B4 (de) Verfahren zum Herstellen eines MOS-Transistors und MOS-Transistor
DE19629511C2 (de) Schutzschaltung gegen elektrostatische Entladungen
EP0656659B1 (de) ESD-Schutzstruktur für integrierte Schaltungen
DE69631460T2 (de) Halbleiteranordung mit einem Schutzmittel
DE10297292T5 (de) Verbesserung der Auslösung eines ESD-NMOS durch die Verwendung einer N-Unterschicht

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
R082 Change of representative

Representative=s name: HASELTINE LAKE LLP, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20150203