JPH01158766A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01158766A JPH01158766A JP62318143A JP31814387A JPH01158766A JP H01158766 A JPH01158766 A JP H01158766A JP 62318143 A JP62318143 A JP 62318143A JP 31814387 A JP31814387 A JP 31814387A JP H01158766 A JPH01158766 A JP H01158766A
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- JP
- Japan
- Prior art keywords
- mos transistor
- gate
- type mos
- input
- transistor
- Prior art date
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 230000000295 complement effect Effects 0.000 claims abstract description 11
- 230000001681 protective effect Effects 0.000 abstract description 12
- 230000002238 attenuated effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高速動作をする半導体装置において、入力段
での信号遅延を減じた上で、効果的な静電保護機能を有
した半導体装置に関するものである。
での信号遅延を減じた上で、効果的な静電保護機能を有
した半導体装置に関するものである。
従来の技術
近年、半導体装置は、その動作速度の高速化が要求され
るなかで、静電保護回路を有したことによる入力初段で
の遅延が無視できなくなっている。
るなかで、静電保護回路を有したことによる入力初段で
の遅延が無視できなくなっている。
以下に従来の半導体装置について説明する。
第２図は従来の静電保護機能を有する半導体装置の等価
回路を示すものである。第２図において、■は入力端子
であり、２は入力保護抵抗である。３はＰ型ＭＯ８トラ
ンジスタであり、正電位側の静電保護素子である。４は
Ｎ型ＭＯＳトランジスタであり、負電位側の静電保護素
子である。
回路を示すものである。第２図において、■は入力端子
であり、２は入力保護抵抗である。３はＰ型ＭＯ８トラ
ンジスタであり、正電位側の静電保護素子である。４は
Ｎ型ＭＯＳトランジスタであり、負電位側の静電保護素
子である。
５はＰ型ＭＯＳトランジスタ、６はＮ型ＭＯＳトランジ
スタである。Ｐ型ＭＯＳトランジスタ３は、そのゲート
部とソース部とが共通に電源端子に接続され、ドレイン
部が入力初段から保護抵抗２を介した後の入力信号ノー
ドに接続される。Ｎ型ＭＯ３トランジスタ４は、そのゲ
ート部とソース部とが共通に接地され、トレイン部がＰ
型ＭＯＳトランジスタ３のドレイン部と同一の入力信号
ノードに接続される。Ｐ型ＭＯＳトランジスタ５および
Ｎ型ＭＯ３ｈランジスタロは、トレイン部とゲート部と
をそれぞれ共通接続し、相補型インバータ回路を構成し
ている。
スタである。Ｐ型ＭＯＳトランジスタ３は、そのゲート
部とソース部とが共通に電源端子に接続され、ドレイン
部が入力初段から保護抵抗２を介した後の入力信号ノー
ドに接続される。Ｎ型ＭＯ３トランジスタ４は、そのゲ
ート部とソース部とが共通に接地され、トレイン部がＰ
型ＭＯＳトランジスタ３のドレイン部と同一の入力信号
ノードに接続される。Ｐ型ＭＯＳトランジスタ５および
Ｎ型ＭＯ３ｈランジスタロは、トレイン部とゲート部と
をそれぞれ共通接続し、相補型インバータ回路を構成し
ている。
まず、入力端子１に過大な正電位側のサージが印加され
た場合、保護抵抗２およびＰ型ＭＯ８＋−ランジスタ３
とＮ型ＭＯ８トランジスタ４て形成される両静電保護素
子の各トレイン部のＰＮ接合容量成分およびＰ型ＭＯＳ
トランジスタ５およびＮ型ＭＯ８）ランシスタロで形成
されるＣＭＯ８のゲート部容量によって決定される時定
数分て、入力波形は遅延する。
た場合、保護抵抗２およびＰ型ＭＯ８＋−ランジスタ３
とＮ型ＭＯ８トランジスタ４て形成される両静電保護素
子の各トレイン部のＰＮ接合容量成分およびＰ型ＭＯＳ
トランジスタ５およびＮ型ＭＯ８）ランシスタロで形成
されるＣＭＯ８のゲート部容量によって決定される時定
数分て、入力波形は遅延する。
電源電圧とＰ型ＭＯ３ｈランシスタ３のしきい値電圧の
和よりも高い電圧印加成分は、Ｐ型ＭＯＳトランジスタ
３がオン状態となるため印加されることはない。また、
負電位側の過大なサージが印加された場合も同様に、入
力初段部がらの時定数分で入力波形は遅延し、接地電位
とＮ型ＭＯＳトランジスタ４のしきい値電圧との和より
低い電圧印加成分は、Ｎ型ＭＯＳトランジスタ４がオン
状態となるため印加されることはない。このようにして
、過大なサージ印加からＰ型ＭＯＳトランジスタ５およ
びＮ型ＭＯＳトランジスタ６てなる相補型ＭＯＳインバ
ータ回路は保護される。
和よりも高い電圧印加成分は、Ｐ型ＭＯＳトランジスタ
３がオン状態となるため印加されることはない。また、
負電位側の過大なサージが印加された場合も同様に、入
力初段部がらの時定数分で入力波形は遅延し、接地電位
とＮ型ＭＯＳトランジスタ４のしきい値電圧との和より
低い電圧印加成分は、Ｎ型ＭＯＳトランジスタ４がオン
状態となるため印加されることはない。このようにして
、過大なサージ印加からＰ型ＭＯＳトランジスタ５およ
びＮ型ＭＯＳトランジスタ６てなる相補型ＭＯＳインバ
ータ回路は保護される。
発明が解決しようとする問題点
しかしながら、上記の従来の構成では、高速半導体装置
にそのまま適用した場合、入力段に挿入する保護抵抗２
と入力段に付随する容量成分とによって発生する入力信
号の遅延が、全体の高速化に対し、無視てきな（なる。
にそのまま適用した場合、入力段に挿入する保護抵抗２
と入力段に付随する容量成分とによって発生する入力信
号の遅延が、全体の高速化に対し、無視てきな（なる。
本発明は、上記従来の問題点を解決するもので、入力段
での保護素子による、ＲＣ時定数成分での入力信号遅延
を減じなからも、従来と同等のサージ保護機能を有した
半導体装置を提供することを１０勺とするものである。
での保護素子による、ＲＣ時定数成分での入力信号遅延
を減じなからも、従来と同等のサージ保護機能を有した
半導体装置を提供することを１０勺とするものである。
問題点を解決するための手段
本発明は、相補対ＭＯ３）ランシスタロ成の各ゲートと
入力端子上の間に、おのおの抵抗を挿入するとともに、
前記各ゲートを対応導電型ＭＯＳトランジスタを介して
、電源の正負各端に接続した等個結合の半導体装置であ
る。
入力端子上の間に、おのおの抵抗を挿入するとともに、
前記各ゲートを対応導電型ＭＯＳトランジスタを介して
、電源の正負各端に接続した等個結合の半導体装置であ
る。
作用
この発明によると、高速動作する半導体装置において、
入力段での信号遅延を減した上で、効果的な静電気保護
機能を有することができろ。
入力段での信号遅延を減した上で、効果的な静電気保護
機能を有することができろ。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第１図は本発明の実施例における半導体装置の構成を示
す等価回路である。第１図において、１は入力端子、２
１および２２は入力保護抵抗、３はＰ型ＭＯ３トランジ
スタ、４はＮ型ＭＯ８＋−ランシスタ、５はＰ型ＭＯＳ
トランジスタ、６はＮ型ＭＯＳトランジスタである。Ｐ
型ＭＯ３トランジスタ３は、そのゲート部とソース部と
が共通に電源端子に接続され、そのドレイン部が入力端
子１から保護抵抗２１の他端と共に、Ｐ型ＭＯ３トラン
ジスタ５のゲート部に接続される。また、Ｎ型ＭＯ８ト
ランジスタ４は、そのゲート部とソース部とが共通に接
地され、そのドレイン部が入力初段から保護抵抗２２の
他端と共に、Ｎ型ＭＯＳトランジスタ６のゲート部に接
続される。つまり、Ｐ型ＭＯＳトランジスタ５とＮ型Ｍ
Ｏ３ｈランシスタロとて構成される相補型インバータは
、その各ゲート部が、個々の保護抵抗２１．２２を介し
接続されている点か従来例と大きく異なる点である。
す等価回路である。第１図において、１は入力端子、２
１および２２は入力保護抵抗、３はＰ型ＭＯ３トランジ
スタ、４はＮ型ＭＯ８＋−ランシスタ、５はＰ型ＭＯＳ
トランジスタ、６はＮ型ＭＯＳトランジスタである。Ｐ
型ＭＯ３トランジスタ３は、そのゲート部とソース部と
が共通に電源端子に接続され、そのドレイン部が入力端
子１から保護抵抗２１の他端と共に、Ｐ型ＭＯ３トラン
ジスタ５のゲート部に接続される。また、Ｎ型ＭＯ８ト
ランジスタ４は、そのゲート部とソース部とが共通に接
地され、そのドレイン部が入力初段から保護抵抗２２の
他端と共に、Ｎ型ＭＯＳトランジスタ６のゲート部に接
続される。つまり、Ｐ型ＭＯＳトランジスタ５とＮ型Ｍ
Ｏ３ｈランシスタロとて構成される相補型インバータは
、その各ゲート部が、個々の保護抵抗２１．２２を介し
接続されている点か従来例と大きく異なる点である。
まず、入力端子１に過大な正電位側のサージが印加され
た場合、保護抵抗２１および、Ｐ型ＭＯＳトランジスタ
３のドレイン部のＰＮ接合容量成分およびＰ型ＭＯＳト
ランジスタ５のゲート部ＭＯ８容量によって決定される
ＲＣ時定数分で、入力波形は減衰され、電源電圧とＰ型
ＭＯＳトランジスタ３のしきい値電圧との和より高い電
圧印加成分は、Ｐ型ＭＯ８トランジスタ３がオン状態と
なるため、印加されることはない。ここで、保護抵抗２
１は、Ｐ型ＭＯ３）ランシスタ３のトレイン部およびＰ
型ＭＯ８＋−ランジスタ５のゲート部の各容量成分を充
電する電流制限素子としての役割を持つ。従って、第２
図で示す従来例と同等の抵抗値で同等のサージ保護機能
を持たせることが可能である。この実施例の構成による
と、保護抵抗の相補型インバータ側に接続される容量成
分は、従来例の半分もしくはそれ以下となる。そのため
、Ｐ型ＭＯ８Ｉ−ランシスタ３をオン状態にする波形の
遅延は、従来例よりも大幅に改善される。入力端子１に
過大な負電位側のサージが印加された場合も、正電位側
のサージか印加された場合と同様、保護抵抗２２および
、Ｎ型ＭＯ８＋−ランシスタ４のドレイン部のＰＮ接合
容量成分および、Ｎ型ＭＯＳトランジスタ６のゲート部
ＭＯＳ容量によって決定されるＲＣ時定数分で、入力波
形は減衰され、接地電位とＮ型ＭＯＳトランジスタ４の
しきい値電圧との和より低い電圧印加成分は、Ｎ型Ｍｏ
Ｓトランジスタ４かオン状態となるため印加されること
はない。この場合も、保護抵抗２２の入力初段部ＭＯＳ
トランジスタ側に接続される容量成分は、従来例の半分
もしくはそれ以下となり、Ｎ型ＭＯ８）−ランシスタ４
をオン状態にする波形の遅延は、従来例よりも大幅に改
善される。
た場合、保護抵抗２１および、Ｐ型ＭＯＳトランジスタ
３のドレイン部のＰＮ接合容量成分およびＰ型ＭＯＳト
ランジスタ５のゲート部ＭＯ８容量によって決定される
ＲＣ時定数分で、入力波形は減衰され、電源電圧とＰ型
ＭＯＳトランジスタ３のしきい値電圧との和より高い電
圧印加成分は、Ｐ型ＭＯ８トランジスタ３がオン状態と
なるため、印加されることはない。ここで、保護抵抗２
１は、Ｐ型ＭＯ３）ランシスタ３のトレイン部およびＰ
型ＭＯ８＋−ランジスタ５のゲート部の各容量成分を充
電する電流制限素子としての役割を持つ。従って、第２
図で示す従来例と同等の抵抗値で同等のサージ保護機能
を持たせることが可能である。この実施例の構成による
と、保護抵抗の相補型インバータ側に接続される容量成
分は、従来例の半分もしくはそれ以下となる。そのため
、Ｐ型ＭＯ８Ｉ−ランシスタ３をオン状態にする波形の
遅延は、従来例よりも大幅に改善される。入力端子１に
過大な負電位側のサージが印加された場合も、正電位側
のサージか印加された場合と同様、保護抵抗２２および
、Ｎ型ＭＯ８＋−ランシスタ４のドレイン部のＰＮ接合
容量成分および、Ｎ型ＭＯＳトランジスタ６のゲート部
ＭＯＳ容量によって決定されるＲＣ時定数分で、入力波
形は減衰され、接地電位とＮ型ＭＯＳトランジスタ４の
しきい値電圧との和より低い電圧印加成分は、Ｎ型Ｍｏ
Ｓトランジスタ４かオン状態となるため印加されること
はない。この場合も、保護抵抗２２の入力初段部ＭＯＳ
トランジスタ側に接続される容量成分は、従来例の半分
もしくはそれ以下となり、Ｎ型ＭＯ８）−ランシスタ４
をオン状態にする波形の遅延は、従来例よりも大幅に改
善される。
以上のように本実施例によれば、入力端子より分岐後、
相補対のＭＯ８型トランジスタの各ゲート部に接続する
際、個々のゲート部それぞれに、独立した静電保護回路
を有することにより、静電保護機能を減じることなく、
入力部からの高速な、信号伝達を可能どすることかでき
る。
相補対のＭＯ８型トランジスタの各ゲート部に接続する
際、個々のゲート部それぞれに、独立した静電保護回路
を有することにより、静電保護機能を減じることなく、
入力部からの高速な、信号伝達を可能どすることかでき
る。
なお、実施例において、相補型インバータに入力段が接
続されるとしたが、これは複数のゲートに入力信号が接
続される半導体装置すへてに適用可能である。
続されるとしたが、これは複数のゲートに入力信号が接
続される半導体装置すへてに適用可能である。
発明の効果
以上のように、本発明によると、入力初段部より分岐後
、複数のＭＯ８型トランジスタのゲート部に接続する際
、個々のゲート部それぞれに、静電保護回路を有し、こ
の保護回路は、保護抵抗も含めて、入力初段部からの分
岐点より後方であり、かつＭＯ８型トランジスタのゲー
ト部に到る間に設けることにより、有効な静電保護機能
を有し、かつ高速な入力信号の伝達を可能ならしめる半
導体装置を実現できるものである。
、複数のＭＯ８型トランジスタのゲート部に接続する際
、個々のゲート部それぞれに、静電保護回路を有し、こ
の保護回路は、保護抵抗も含めて、入力初段部からの分
岐点より後方であり、かつＭＯ８型トランジスタのゲー
ト部に到る間に設けることにより、有効な静電保護機能
を有し、かつ高速な入力信号の伝達を可能ならしめる半
導体装置を実現できるものである。
第１図は本発明の実施例における半導体装置の等価回路
図、第２図は従来の半導体装置の等価回路図である。 １・・・・・・入力端子、２，２］、、２２・・・・・
・入力保護抵抗、３，５・・・・・・Ｐ型ＭＯ８＋−ラ
ンシスタ、４゜６・・・・・・Ｎ型ＭＯＳトランジスタ
。 代理人の氏名 弁理士 中尾敏男 はか１名第１図 第２図 ／３ ７ｓ ＼４ ゝｐ
図、第２図は従来の半導体装置の等価回路図である。 １・・・・・・入力端子、２，２］、、２２・・・・・
・入力保護抵抗、３，５・・・・・・Ｐ型ＭＯ８＋−ラ
ンシスタ、４゜６・・・・・・Ｎ型ＭＯＳトランジスタ
。 代理人の氏名 弁理士 中尾敏男 はか１名第１図 第２図 ／３ ７ｓ ＼４ ゝｐ
Claims (1)
- 入力端子と相補対のＭＯＳトランジスタの各ゲートと
の間に、おのおの抵抗を挿入するとともに、前記各ゲー
トを、対応導電型ＭＯＳトランジスタを介して、電源の
正負各端に接続した構成をそなえた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62318143A JPH01158766A (ja) | 1987-12-16 | 1987-12-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62318143A JPH01158766A (ja) | 1987-12-16 | 1987-12-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01158766A true JPH01158766A (ja) | 1989-06-21 |
Family
ID=18095976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62318143A Pending JPH01158766A (ja) | 1987-12-16 | 1987-12-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01158766A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998020564A1 (en) * | 1996-11-07 | 1998-05-14 | Hitachi, Ltd. | Semiconductor integrated circuit device and its manufacture |
| US6825504B2 (en) | 1999-05-03 | 2004-11-30 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of manufacturing the same |
-
1987
- 1987-12-16 JP JP62318143A patent/JPH01158766A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998020564A1 (en) * | 1996-11-07 | 1998-05-14 | Hitachi, Ltd. | Semiconductor integrated circuit device and its manufacture |
| US6825504B2 (en) | 1999-05-03 | 2004-11-30 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of manufacturing the same |
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