JP2021153130A - 半導体装置 - Google Patents

Abstract

【課題】逆方向の電流能力を向上させることができるサイリスタを備えた半導体装置を提供する。【解決手段】半導体装置１は、ｐ型半導体層の表層部に形成されたｎ型ウェル領域と、ｎ型ウェル領域の表層部に形成されかつｎ型ウェル領域よりもｎ型不純物濃度が高いｎ型ベース領域と、ｎ型ウェル領域の表層部に、ｎ型ベース領域から離隔して形成されたｐ型エミッタ領域と、ｐ型半導体層の表層部に、ｎ型ウェル領域から離間して形成されたｎ型エミッタ領域と、ｐ型半導体層の表層部に、平面視において、ｎ型ウェル領域を取り囲むように形成されかつｐ型半導体層よりもｐ型不純物濃度が高いｐ型ベース領域とを含み、ｎ型ベース領域およびｐ型エミッタ領域が第１端子に電気的に接続され、ｎ型エミッタ領域およびｐ型ベース領域が第２端子に電気的に接続される。【選択図】図２

Description

この発明は、半導体装置に関し、例えば、ＥＳＤ（electrostatic discharge）保護素子として用いられるサイリスタを備えた半導体装置に関する。

半導体集積回路には、一般に、入出力パッドに印加されるＥＳＤサージに対して内部回路を保護するためにＥＳＤ保護素子が搭載される。ＥＳＤ保護素子は、入出力パッドに印加されたＥＳＤサージを電源配線または接地配線に放電することにより、内部回路を保護する。特許文献１は、ＥＳＤ保護素子としてのサイリスタ（逆導通サイリスタ）を開示している。

図７は、サイリスタを備えた半導体装置の従来例を示す図解的な平面図である。図８は、図７のVIII-VIII線に沿う断面図である。図９は、図７に示されるサイリスタの電気的構成を示す電気回路図である。
半導体装置１０１は、ＥＳＤ保護素子として用いられるサイリスタを備えた半導体集積回路である。図７および図８では、半導体集積回路のうちサイリスタが形成されているサイリスタ領域のみが示されている。

半導体装置１０１は、サイリスタ領域に形成されたサイリスタ１０２を備えている。サイリスタ１０２は、ｐ型半導体基板１１１を備えている。ｐ型半導体基板１１１は、一方側の第１主面（表面）１１１Ａと、他方側の第２主面（裏面）１１１Ｂとを有する。
サイリスタ１０２は、ｐ型半導体基板１１１の第１主面１１１Ａ側の表層部に形成されたｎ型ウェル領域１１２を含む。また、サイリスタ１０２は、ｎ型ウェル領域１１２の表層部に形成されたｎ型ベース領域１１３およびｐ型エミッタ領域１１４を含む。ｎ型ベース領域１１３のｎ型不純物濃度は、ｎ型ウェル領域１１２のｎ型不純物濃度よりも高い。

さらに、サイリスタ１０２は、ｐ型半導体基板１１１の第１主面１１１Ａ側の表層部に形成されたｎ型エミッタ領域１１５およびｐ型ベース領域１１６を含む。ｐ型ベース領域１１６のｐ型不純物濃度は、ｐ型半導体基板１１１のｐ型不純物濃度よりも高い。
ｎ型ベース領域１１３およびｐ型エミッタ領域１１４は、アノード端子１２１に電気的に接続される。ｎ型エミッタ領域１１５およびｐ型ベース領域１１６は、カソード端子１２２に電気的に接続される。

以上のような構成のサイリスタ１０２においては、ｎ型ウェル領域１１２とｎ型エミッタ領域１１５との間に、ｎｐｎ型の第１寄生トランジスタ１０３が形成される。第１寄生トランジスタ１０３は、ｎ型ウェル領域１１２をコレクタとし、ｐ型半導体基板１１１をベースとし、ｎ型エミッタ領域１１５をエミッタとするｎｐｎ型トランジスタである。
また、ｐ型エミッタ領域１１４とｐ型ベース領域１１６ｐとの間に、ｐｎｐ型の第２寄生トランジスタ１０４が形成される。第２寄生トランジスタ１０４は、ｐ型エミッタ領域１１４をエミッタとし、ｎ型ウェル領域１１２をベースとし、ｐ型半導体基板１１１をコレクタとするｐｎｐ型トランジスタである。

また、ｐ型ベース領域１１６とｎ型ベース領域１１３との間に、ｐ型半導体基板１１１をアノードとし、ｎ型ウェル領域１１２をカソードとする寄生ダイオード１０５が形成されている。
アノード端子１２１は、図示しない所定のパッドに接続される。カソード端子１２２は接地される。前記所定のパッドにプラスサージ電圧が印加されると、第２寄生トランジスタ１０４がオンする。そして、第２寄生トランジスタ１０４のコレクタ電流が第１寄生トランジスタ１０３のベース電流となり、第１寄生トランジスタ１０３がオンする。これにより、サージ電圧がカソード端子１２２に接続された接地配線に放電される。

前記所定のパッドにマイナスサージ電圧が印加されると、寄生ダイオード１０５に順方向バイアスが印加され、寄生ダイオード１０５に順方向電流が流れる。これにより、サージ電圧が接地配線に放電される。

特開２００２−１１８１７８号公報

特許文献１に記載のサイリスタでは、逆方向の電流能力が低いという問題がある。サイリスタの逆方向の電流能力とは、サイリスタの逆方向（カソードからアノードに向かう方向）に電流を流す能力をいう。なお、サイリスタの順方向の電流能力とは、サイリスタの順方向（アノードからカソードに向かう方向）に電流を流す能力をいう。
本発明の目的は、逆方向の電流能力を向上させることができるサイリスタを備えた半導体装置を提供することにある。

この発明の実施形態は、ｐ型半導体層と、前記ｐ型半導体層の表層部に形成されたｎ型ウェル領域と、前記ｎ型ウェル領域の表層部に形成されかつ前記ｎ型ウェル領域よりもｎ型不純物濃度が高いｎ型ベース領域と、前記ｎ型ウェル領域の表層部に、前記ｎ型ベース領域から離隔して形成されたｐ型エミッタ領域と、前記ｐ型半導体層の表層部に、前記ｎ型ウェル領域から離間して形成されたｎ型エミッタ領域と、前記ｐ型半導体層の表層部に、平面視において、前記ｎ型ウェル領域を取り囲むように形成されかつ前記ｐ型半導体層よりもｐ型不純物濃度が高いｐ型ベース領域とを含み、前記ｎ型ベース領域およびｐ型エミッタ領域が第１端子に電気的に接続され、前記ｎ型エミッタ領域および前記ｐ型ベース領域が第２端子に電気的に接続される、半導体装置を提供する。

この構成では、逆方向の電流能力を向上させることができるサイリスタを備えた半導体装置が得られる。
この発明の実施形態では、前記ｎ型エミッタ領域は、平面視において、前記ｎ型ウェル領域と前記ｐ型ベース領域との間に配置されている。
この発明の実施形態では、前記ｎ型ウェル領域は、平面視四角形状であり、前記ｐ型ベース領域は、平面視において、四角環状であり、前記ｎ型ウェル領域の４つの辺にそれぞれ対向する４つの枠部を有している。

この発明の実施形態では、平面視において、前記ｐ型ベース領域のうちの少なくとも３つの枠部と、それに対向する前記ｎ型ウェル領域の３つの辺との間隔が５μｍ以内である。
この発明の実施形態では、前記ｎ型エミッタ領域は、平面視において、前記ｐ型ベース領域の外側領域に配置されている。

この発明の実施形態では、前記ｎ型ウェル領域は、平面視四角形状であり、前記ｐ型ベース領域は、平面視において、四角環状であり、前記ｎ型ウェル領域の４つの辺にそれぞれ対向する４つの枠部を有している。
この発明の実施形態では、平面視において、前記ｐ型ベース領域の４つの枠部と、それに対向する前記ｎ型ウェル領域の４つの辺との間隔が、５μｍ以内である。

この発明の実施形態では、前記ｐ型エミッタ領域のｐ型不純物濃度は、前記ｐ型半導体層のｐ型不純物濃度よりも高く、前記ｎ型エミッタ領域のｎ型不純物濃度は、前記ｎ型ウェル領域のｎ型不純物濃度よりも高い。

図１は、この発明の第１実施形態に係る半導体装置の構成を説明するための図解的な平面図である。 図２は、図１のII-II線に沿う断面図である。 図３Ａは、図１および図２に示されるサイリスタの電気的構成を示す電気回路図である。 図３Ｂは、図３Ａの第１寄生ダイオードと第２寄生ダイオードとを１つの寄生ダイオードで表した場合の電気回路図である。 図４は、この発明の第２実施形態に係る半導体装置の構成を説明するための図解的な平面図である。 図５は、図４のV-V線に沿う断面図である。 図６は、サイリスタをＥＳＤ保護素子として使用する半導体集積回路の構成例を示す電気回路図である。 図７は、サイリスタを備えた半導体装置の従来例を示す図解的な平面図である。 図８は、図７のVIII-VIII線に沿う断面図である。 図９は、図７および図８に示されるサイリスタの電気的構成を示す電気回路図である。

以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１実施形態に係る半導体装置の構成を説明するための図解的な平面図である。図２は、図１のII-II線に沿う断面図である。
半導体装置１は、ＥＳＤ保護素子として用いられるサイリスタを備えた半導体集積回路である。図１および図２では、半導体集積回路のうちサイリスタが形成されているサイリスタ領域のみが示されている。

説明の便宜上、以下において、図１および図２に示した＋Ｘ方向、−Ｘ方向、＋Ｙ方向および−Ｙ方向を用いることがある。＋Ｘ方向は、平面視において、半導体装置１の表面に沿う所定の方向であり、＋Ｙ方向は、半導体装置１の表面の沿う方向であって、＋Ｘ方向に直交する方向である。−Ｘ方向は、＋Ｘ方向とは反対の方向であり、−Ｙ方向は、＋Ｙ方向とは反対の方向である。＋Ｘ方向および−Ｘ方向を総称するときには単に「Ｘ方向」という。＋Ｙ方向および−Ｙ方向を総称するときには単に「Ｙ方向」という。

半導体装置１は、サイリスタ領域に形成されたサイリスタ２を備えている。サイリスタ２は、本発明のｐ型半導体層としてのｐ型半導体基板１１を備えている。ｐ型半導体基板１１は、一方側の第１主面（表面）１１Ａと、他方側の第２主面（裏面）１１Ｂとを有する。
サイリスタ２は、ｐ型半導体基板１１の第１主面１１Ａ側の表層部に形成されたｎ型ウェル領域１２を含む。ｎ型ウェル領域１２は、第１主面１１Ａの法線方向から見た平面視において、Ｘ方向に平行な２つの辺とＹ方向に平行な２つの辺とを有し、Ｙ方向に長い四角形状である。平面視において、ｎ型ウェル領域１２のＸ方向長さＡ１は、例えば３０μｍ程度であり、ｎ型ウェル領域１２のＹ方向長さＡ２は、例えば９０μｍ程度である。

サイリスタ２は、ｎ型ウェル領域１２の表層部に形成されたｎ型ベース領域１３およびｐ型エミッタ領域１４を含む。ｎ型ベース領域１３のｎ型不純物濃度は、ｎ型ウェル領域１２のｎ型不純物濃度よりも高い。ｐ型エミッタ領域１４のｐ型不純物濃度は、ｐ型半導体基板１１のｐ型不純物濃度よりも高い。
ｎ型ベース領域１３は、平面視において、Ｙ方向に長い短冊状（四角形状）である。ｐ型エミッタ領域１４は、平面視において、Ｙ方向に長い短冊状（四角形状）であり、ｎ型ベース領域１３に対して−Ｘ方向側に間隔をおいて形成されている。ｎ型ベース領域１３およびｐ型エミッタ領域１４のＹ方向長さは、例えば８０μｍ程度であり、Ｘ方向長さは、例えば、２μｍ程度である。

サイリスタ２は、ｐ型半導体基板１１の第１主面２Ａ側の表層部に形成されたｎ型エミッタ領域１５およびｐ型ベース領域１６を含む。ｎ型エミッタ領域１５は、ｎ型ウェル領域１２から−ｘ方向に間隔をおいて形成されている。ｎ型エミッタ領域１５のｎ型不純物濃度は、ｎ型ウェル領域１２のｎ型不純物濃度よりも高い。ｎ型エミッタ領域１５は、平面視において、Ｙ方向に長い短冊状（四角形状）である。ｎ型エミッタ領域１５のＹ方向長さは、例えば８０μｍ程度であり、Ｘ方向長さは、例えば２μｍ程度である。

ｐ型ベース領域１６のｐ型不純物濃度は、ｐ型半導体基板１１のｐ型不純物濃度よりも高い。この実施形態では、ｐ型ベース領域１６は、平面視において、ｎ型ウェル領域１２とｎ型エミッタ領域１５とを包含する領域を取り囲むように無端状に形成されている。したがって、ｎ型エミッタ領域１５は、平面視において、ｎ型ウェル領域１２とｐ型ベース領域１６との間に配置されている。

具体的には、この実施形態では、ｐ型ベース領域１６は、平面視で四角環状に形成されている。より具体的には、ｐ型ベース領域１６は、平面視において、Ｘ方向に平行な第１枠部３１と、第１枠部３１の−Ｘ方向端部から＋Ｙ方向に延びた第２枠部３２と、第２枠部３２の＋Ｙ方向端から＋Ｘ方向に延びた第３枠部３３と、第３枠部３３の＋Ｘ方向端から−Ｙ方向に延び第１枠部３１の＋Ｘ方向端と接続された第４枠部３４とからなる。平面視において、ｐ型ベース領域１６の各枠部３１〜３４の幅は、例えば２μｍ程度である。ｐ型ベース領域１６のＸ方向長さＢ１は、例えば６０μｍ程度であり、Ｙ方向長さＢ２は、例えば１００μｍ程度である。

平面視において、第１枠部３１の＋Ｘ方向端寄りの部分は、ｎ型ウェル領域１２の−Ｙ方向側の辺に対向している。また、第３枠部３３の＋Ｘ方向端寄りの部分は、ｎ型ウェル領域１２の＋Ｙ方向側の辺に対向している。また、第４枠部３４の両端部間の中間部分は、ｎ型ウェル領域１２の＋Ｘ方向側の辺に対向している。
平面視において、これらの枠部３１，３３，３４とｎ型ウェル領域１２の対向する辺との間隔は、５μｍ以下であることが好ましい。この理由は、前記間隔が５μｍ以下であれば、後述する第２寄生ダイオード８（図２参照）の順方向の電流能力を高くできるからである。寄生ダイオードの順方向の電流能力とは、寄生ダイオードの順方向（アノードからカソードに向かう方向）に電流を流す能力をいう。

以下において、ｐ型ベース領域１６のうち、図７および図８に示される従来例のｐ型ベース領域１１６に対応する部分を第１部分１６Ａといい、それ以外の部分を第２部分１６Ｂということにする。
ｎ型ベース領域１３およびｐ型エミッタ領域１４は、アノード端子２１に電気的に接続される。ｎ型エミッタ領域１５およびｐ型ベース領域１６は、カソード端子２２に電気的に接続される。

図２において、Ｒｓ１は、ｐ型半導体基板１１とｐ型ベース領域１６の第１部分１６Ａとの間で、ｐ型半導体基板１１内部に存在する寄生抵抗（以下、「第１基板寄生抵抗Ｒｓ１」という）である。Ｒｓ２は、ｐ型半導体基板１１とｎ型ウェル領域１２との間で、ｐ型半導体基板１１内部に存在する寄生抵抗（以下、「第２基板寄生抵抗Ｒｓ２」という。）である。Ｒｓ３は、ｐ型半導体基板１１とｐ型ベース領域１６の第２部分１６Ｂとの間で、ｐ型半導体基板１１内部に存在する寄生抵抗（以下、「第３基板寄生抵抗Ｒｓ３」という）である。Ｒｎ１は、ｎ型ベース領域１３とｎ型ウェル領域１２との間で、ｎ型ウェル領域１２内部に存在する寄生抵抗（以下、「ｎ型ウェル寄生抵抗Ｒｎ１」という。）である。

以上のような構成のサイリスタ２においては、ｎ型ウェル領域１２とｎ型エミッタ領域１５との間に、ｎｐｎ型の第１寄生トランジスタ３が形成される。第１寄生トランジスタ３は、ｎ型ウェル領域１２をコレクタとし、ｐ型半導体基板１１をベースとし、ｎ型エミッタ領域１５をエミッタとするｎｐｎ型トランジスタである。
第１寄生トランジスタ３のベースは、第１基板寄生抵抗Ｒｓ１を介して、ｐ型ベース領域１６に接続されている。第１寄生トランジスタ３のコレクタは、ｎ型ウェル寄生抵抗Ｒｎ１を介して、ｎ型ベース領域１３に接続されている。

また、ｐ型エミッタ領域１４とｐ型ベース領域１６の第１部分１６Ａとの間に、ｐｎｐ型の第２寄生トランジスタ４が形成される。第２寄生トランジスタ４は、ｐ型エミッタ領域１４をエミッタとし、ｎ型ウェル領域１２をベースとし、ｐ型半導体基板１１をコレクタとするｐｎｐ型トランジスタである。第２寄生トランジスタ４のベースは、ｎ型ウェル寄生抵抗Ｒｎ１を介して、ｎ型ベース領域１３に接続されている。第２寄生トランジスタ４のコレクタは、第１基板寄生抵抗Ｒｓ１を介して、ｐ型ベース領域１６の第１部分１６Ａに接続されている。

また、ｐ型エミッタ領域１４とｐ型ベース領域１６の第２部分１６Ｂとの間に、ｐｎｐ型の第３寄生トランジスタ５が形成される。第３寄生トランジスタ５は、ｐ型エミッタ領域１４をエミッタとし、ｎ型ウェル領域１２をベースとし、ｐ型半導体基板１１をコレクタとするｐｎｐ型トランジスタである。第３寄生トランジスタ５のベースは、ｎ型ウェル寄生抵抗Ｒｎ１を介してｎ型ベース領域に接続されている。第３寄生トランジスタ５のコレクタは、ｐ型ベース領域１６の第２部分１６Ｂに接続されている。

また、ｐ型ベース領域１６の第１部分１６Ａとｎ型ベース領域１３との間に、ｐ型半導体基板１１をアノードとし、ｎ型ウェル領域１２をカソードとする第１寄生ダイオード７が形成されている。第１寄生ダイオード７のアノードは、第２基板寄生抵抗Ｒｓ２を介してｐ型ベース領域１６の第１部分１６Ａに接続されている。第１寄生ダイオード７のカソードは、ｎ型ベース領域１３に接続されている。

また、ｐ型ベース領域１６の第２部分１６Ｂとｎ型ベース領域１３との間に、ｐ型半導体基板１１をアノードとし、ｎ型ウェル領域１２をカソードとする第２寄生ダイオード８が形成されている。第２寄生ダイオード８のアノードは、第３基板寄生抵抗Ｒｓ３を介してｐ型ベース領域１６の第２部分１６Ｂに接続されている。第２寄生ダイオード８のカソードは、ｎ型ベース領域１３に接続されている。

図３Ａは、図１および図２に示されるサイリスタ２の電気的構成を示す電気回路図である。
サイリスタ２は、第１〜第３寄生トランジスタ３〜５、第１および第２寄生ダイオード６，７、第１、第２、第３基板寄生抵抗Ｒｓ１，Ｒｓ２，Ｒｓ３ならびにｎ型ウェル寄生抵抗Ｒｎ１を含んでいる。

第２寄生トランジスタ（ｐｎｐ型トランジスタ）４のエミッタは、アノード端子２１に接続されている。第２寄生トランジスタ４のベースは、ｎ型ウェル寄生抵抗Ｒｎ１を介して、アノード端子２１に接続されている。第２寄生トランジスタ４のコレクタは、第１寄生トランジスタ（ｎｐｎ型トランジスタ）３のベースに接続されている。
第２寄生トランジスタ４のコレクタと第１寄生トランジスタ３のベースとの接続点は、第１基板寄生抵抗Ｒｓ１を介して、カソード端子２２に接続されている。第１寄生トランジスタ３のコレクタは、第２寄生トランジスタ４のベースとｎ型ウェル寄生抵抗Ｒｎ１との接続点に接続されている。第１寄生トランジスタ３のエミッタは、カソード端子２２に接続されている。

第３寄生トランジスタ５のエミッタは、アノード端子２１に接続されている。第３寄生トランジスタ５のベースは、第２寄生トランジスタ４のベースとｎ型ウェル寄生抵抗Ｒｎ１との接続点に接続されている。第２寄生トランジスタ４のコレクタは、カソード端子２２に接続されている。
第１寄生ダイオード７のアノードは、第２基板寄生抵抗Ｒｓ２を介してカソード端子２２に接続されている。第１寄生ダイオード７のカソードは、アノード端子２１に接続されている。第２寄生ダイオード８のアノードは、第３基板寄生抵抗Ｒｓ３を介してカソード端子２２に接続されている。第２寄生ダイオード８のカソードは、アノード端子２１に接続されている。

図３Ｂは、図３Ａの第１寄生ダイオード７と第２寄生ダイオード８とを１つの寄生ダイオード６で表した場合の電気回路図である。寄生ダイオード６のアノードは、第２基板寄生抵抗Ｒｓ２と第３基板寄生抵抗Ｒｓ３との並列回路を介してカソード端子２２に接続されている。寄生ダイオード６のカソードは、アノード端子２１に接続されている。
以上のような構成の半導体装置１において、アノード端子２１は、図示しない所定のパッドに接続される。カソード端子２２は接地される。

前記所定のパッドにプラスサージ電圧が印加されると、ｐｎｐ型の第２寄生トランジスタ４がオンする。そして、第２寄生トランジスタ４のコレクタ電流がｎｐｎ型の第１寄生トランジスタ３のベース電流となり、第１寄生トランジスタ３がオンする。これにより、サージ電圧がカソード端子２２に接続された接地配線に放電される。
さらに、この実施形態では、前記所定のパッドにプラスサージ電圧が印加された場合、ｐｎｐ型の第３寄生トランジスタ５がオンするため、アノード端子２１から第３寄生トランジスタ５を介して、カソード端子２２に電流が流れる。これにより、サージ電圧がカソード端子２２に接続された接地線に、より効果的に放電される。

前記所定のパッドにマイナスサージ電圧が印加されると、図３Ａの第１寄生ダイオード７および第２寄生ダイオード８に順方向バイアスが印加され、第１寄生ダイオード７および第２寄生ダイオード８に順方向電流が流れる。言い換えれば、図３Ｂのダイオード６に順方向電流が流れる。これにより、サージ電圧が接地配線に放電される。
この実施形態では、サイリスタ２は、図７および図８に示される従来例と同様な第１寄生ダイオード７の他、第２寄生ダイオード８を有している。このため、従来例に比べて、逆方向（カソード端子２２からアノード端子２１に向かう方向）の電流能力を向上することができる。

言い換えれば、従来例のサイリスタ１０２内の寄生ダイオード１０５の順方向の電流能力に比べて、本実施形態のサイリスタ２内の寄生ダイオード６（図３Ｂ参照）の順方向の電流能力を高くすることができる。
具体的には、寄生ダイオードの順方向の電流能力は、ｐｎ接合部の面積が大きいほど高くなる。より具体的には、平面視において、ｎ型ウェル領域１２（従来例では１１２）とｐ型ベース領域１６（従来例では１１６）との間のｐｎ接合部の長さが長いほど、寄生ダイオード６（従来例では１０５）の電流能力が高くなる。

本実施形態では、ｐ型ベース領域１６は、ｎ型ウェル領域１２の＋Ｘ方向側の辺、−Ｙ方向側の辺および＋Ｙ方向側の辺に対向している部分を有している。このため、平面視において、ｎ型ウェル領域１２とｐ型ベース領域１６との間のｐｎ接合部の長さを、従来例よりも長くできる。これにより、寄生ダイオード６の順方向電流能力を、従来例の寄生ダイオード１０５の順方向電流能力よりも高くすることができる。これにより、サイリスタ２の逆方向電流能力を向上させることができる。

図４は、この発明の第２実施形態に係る半導体装置の構成を説明するための図解的な平面図である。図５は、図４のV-V線に沿う断面図である。
図４において、前述の図１の各部に対応する部分には、図１と同じ符号を付して示す。図５において、前述の図２の各部に対応する部分には、図２と同じ符号を付して示す。
第２実施形態では、平面視において、ｐ型ベース領域１６の第２枠部３２は、ｎ型エミッタ領域１５よりもｎ型ウェル領域１２側に配置されている点において、第１実施形態と異なっている。言い換えれば、ｎ型エミッタ領域１５は、平面視において、ｐ型ベース領域１６の外側に配置されている。

ｐ型ベース領域１６の４つの枠部３１〜３４と、それに対向するｎ型ウェル領域１２の４つの辺との間隔が５μｍ以内であることが好ましい。この理由は、前記間隔が５μｍ以下であれば、第１および第２寄生ダイオード７，８の順方向の電流能力を高くできるからである。
図６は、サイリスタ２をＥＳＤ保護素子として使用する半導体集積回路４０の構成例を示す電気回路図である。

半導体集積回路４０は、電源配線４１に接続された電源パッド５１と、出力信号線４２に接続された出力パッド５２と、接地配線４３に接続された接地パッド５３とを備えている。電源配線４１と出力信号線４２との間に、ｐ型ＭＯＳトランジスタ６１が接続されている。出力信号線４２と接地配線４３との間にｎ型ＭＯＳトランジスタ６２が接続されている。出力パッド５２と接地配線４３との間に、サイリスタ２が接続されている。より具体的には、サイリスタ２のアノード端子２１が出力パッド５２に接続され、サイリスタ２のカソード端子２２が接地配線４３に接続されている。

出力パッド５２にサージ電圧が印加されると、サイリスタ２は、そのサージ電圧を接地配線４３に放電して、ｎ型ＭＯＳトランジスタ６２を保護する。
以上、本発明の実施形態について説明したが、この発明は、さらに他の実施形態で実施することもできる。前述の実施形態では、ｎ型ウェル領域１２の平面視形状は、四角形状であるが、ｎ型ウェル領域１２の平面視形状は任意であり、円形状、楕円形状等であってもよい。

また、前述の実施形態では、ｐ型ベース領域１６は、四角環状であったが、円環状、楕円環状、四角以外の多角環状等であってもよい。
また、前述の実施形態では、ｎ型ベース領域１３、ｐ型エミッタ領域１４およびｎ型エミッタ領域１５の平面視形状は短冊状であるが、これらの領域の平面視形状は任意であり、円形状、楕円形状等であってもよい。

この発明は、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１，１Ａ 半導体装置
２ サイリスタ
３ 第１寄生トランジスタ
４ 第２寄生トランジスタ
５ 第３寄生トランジス
６ 寄生ダイオード
７ 第１寄生ダイオード
８ 第２寄生ダイオード
１１ ｐ型半導体基板
１１Ａ 第１主面
１１Ｂ 第２主面
１２ ｎ型ウェル領域
１３ ｎ型ベース領域
１４ ｐ型エミッタ領域
１５ ｎ型エミッタ領域
１６ ｐ型ベース領域
１６Ａ 第１部分
１６Ｂ 第２部分
２１ アノード端子２１
２２ カソード端子
３１ 第１枠部
３２ 第２枠部
３３ 第３枠部
３４ 第４枠部

Claims (8)

1. ｐ型半導体層と、
   前記ｐ型半導体層の表層部に形成されたｎ型ウェル領域と、
   前記ｎ型ウェル領域の表層部に形成されかつ前記ｎ型ウェル領域よりもｎ型不純物濃度が高いｎ型ベース領域と、
   前記ｎ型ウェル領域の表層部に、前記ｎ型ベース領域から離隔して形成されたｐ型エミッタ領域と、
   前記ｐ型半導体層の表層部に、前記ｎ型ウェル領域から離間して形成されたｎ型エミッタ領域と、
   前記ｐ型半導体層の表層部に、平面視において、前記ｎ型ウェル領域を取り囲むように形成されかつ前記ｐ型半導体層よりもｐ型不純物濃度が高いｐ型ベース領域とを含み、
   前記ｎ型ベース領域およびｐ型エミッタ領域が第１端子に電気的に接続され、
   前記ｎ型エミッタ領域および前記ｐ型ベース領域が第２端子に電気的に接続される、半導体装置。
2. 前記ｎ型エミッタ領域は、平面視において、前記ｎ型ウェル領域と前記ｐ型ベース領域との間に配置されている、請求項１に記載の半導体装置。
3. 前記ｎ型ウェル領域は、平面視四角形状であり、
   前記ｐ型ベース領域は、平面視において、四角環状であり、前記ｎ型ウェル領域の４つの辺にそれぞれ対向する４つの枠部を有している、請求項２に記載の半導体装置。
4. 平面視において、前記ｐ型ベース領域のうちの少なくとも３つの枠部と、それに対向する前記ｎ型ウェル領域の３つの辺との間隔が、５μｍ以内である、請求項３に記載の半導体装置。
5. 前記ｎ型エミッタ領域は、平面視において、前記ｐ型ベース領域の外側領域に配置されている、請求項１に記載の半導体装置。
6. 前記ｎ型ウェル領域は、平面視四角形状であり、
   前記ｐ型ベース領域は、平面視において、四角環状であり、前記ｎ型ウェル領域の４つの辺にそれぞれ対向する４つの枠部を有している、請求項５に記載の半導体装置。
7. 平面視において、前記ｐ型ベース領域の４つの枠部と、それに対向する前記ｎ型ウェル領域の４つの辺との間隔が、５μｍ以内である、請求項６に記載の半導体装置。
8. 前記ｐ型エミッタ領域のｐ型不純物濃度は、前記ｐ型半導体層のｐ型不純物濃度よりも高く、
   前記ｎ型エミッタ領域のｎ型不純物濃度は、前記ｎ型ウェル領域のｎ型不純物濃度よりも高い、請求項１〜７のいずれか一項に記載の半導体装置。

Images