JP2002110811A - 半導体保護装置 - Google Patents
半導体保護装置Info
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- diffusion layer
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Abstract
(57)【要約】 （修正有）
【課題】静電気による破壊からＬＳＩを保護する保護回
路において、耐性を向上できるようにすること。 【解決手段】Ｐ型基板１１の表面にＰ型ウェル領域１３
と、これに隣接して、このＰ型ウェル領域１３よりも深
くＮ型ウェル領域１４を形成する。Ｐ型ウェル領域１３
の表面には、Ｐ＋型拡散層１５とＮ＋型拡散層１６とを
形成する。Ｎ型ウェル領域１４の表面には、Ｐ＋型拡散
層１７とＮ＋型拡散層１８とを形成する。こうして、Ｎ
＋型拡散層１６、Ｐ型ウェル領域１３、Ｎ型ウェル領域
１４からなる、ゲート部を有しない、ＮＰＮ型バイポー
ラトランジスタＱ１と、Ｐ＋型拡散層１７、Ｎ型ウェル
領域１４、Ｐ型基板１１からなる、ゲート部を有しな
い、ＰＮＰ型バイポーラトランジスタＱ２とを形成して
なる構成となる。
路において、耐性を向上できるようにすること。 【解決手段】Ｐ型基板１１の表面にＰ型ウェル領域１３
と、これに隣接して、このＰ型ウェル領域１３よりも深
くＮ型ウェル領域１４を形成する。Ｐ型ウェル領域１３
の表面には、Ｐ＋型拡散層１５とＮ＋型拡散層１６とを
形成する。Ｎ型ウェル領域１４の表面には、Ｐ＋型拡散
層１７とＮ＋型拡散層１８とを形成する。こうして、Ｎ
＋型拡散層１６、Ｐ型ウェル領域１３、Ｎ型ウェル領域
１４からなる、ゲート部を有しない、ＮＰＮ型バイポー
ラトランジスタＱ１と、Ｐ＋型拡散層１７、Ｎ型ウェル
領域１４、Ｐ型基板１１からなる、ゲート部を有しな
い、ＰＮＰ型バイポーラトランジスタＱ２とを形成して
なる構成となる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体保護装置
に関するもので、特に、半導体集積回路（ＬＳＩ）を静
電気による破壊などから保護する保護回路に関するもの
である。
に関するもので、特に、半導体集積回路（ＬＳＩ）を静
電気による破壊などから保護する保護回路に関するもの
である。
【０００２】
【従来の技術】従来、外部から入力される静電気などに
よってＬＳＩの内部素子が破壊されるのを防止する目的
で、ＬＳＩチップの周辺部には保護回路が設けられるよ
うになっている。
よってＬＳＩの内部素子が破壊されるのを防止する目的
で、ＬＳＩチップの周辺部には保護回路が設けられるよ
うになっている。
【０００３】図４は、ＭＯＳ型トランジスタを用いて構
成された従来の保護回路の一例を示すものである。
成された従来の保護回路の一例を示すものである。
【０００４】この保護回路において、Ｐ型基板１０１の
表面部には、ＳＴＩ（または、フィールド酸化膜などの
素子分離領域）１０２が選択的に設けられている。ま
た、上記Ｐ型基板１０１の表面領域には、Ｎ型ウェル
（Ｎｗｅｌｌ）１０３が形成されている。
表面部には、ＳＴＩ（または、フィールド酸化膜などの
素子分離領域）１０２が選択的に設けられている。ま
た、上記Ｐ型基板１０１の表面領域には、Ｎ型ウェル
（Ｎｗｅｌｌ）１０３が形成されている。
【０００５】上記ＳＴＩ１０２によって仕切られた、上
記Ｎ型ウェル１０３の表面領域の一方には、Ｐ＋型拡散
層１０４ａ，１０４ｂが形成されている。また、上記Ｎ
型ウェル１０３の表面領域の他方には、Ｎ＋型拡散層１
０５が形成されている。そして、上記Ｐ＋型拡散層１０
４ａ，１０４ｂの相互間に対応する、チャネル領域上に
はゲート酸化膜１０６を介して、ゲート電極１０７が形
成されている。
記Ｎ型ウェル１０３の表面領域の一方には、Ｐ＋型拡散
層１０４ａ，１０４ｂが形成されている。また、上記Ｎ
型ウェル１０３の表面領域の他方には、Ｎ＋型拡散層１
０５が形成されている。そして、上記Ｐ＋型拡散層１０
４ａ，１０４ｂの相互間に対応する、チャネル領域上に
はゲート酸化膜１０６を介して、ゲート電極１０７が形
成されている。
【０００６】さらに、上記Ｐ型基板１０１の表面上に
は、絶縁膜１０８が形成されている。この絶縁膜１０８
には、上記Ｐ＋型拡散層１０４ａにつながるソース引き
出し電極１０９ａ、上記Ｐ＋型拡散層１０４ｂにつなが
るドレイン引き出し電極１０９ｂ、上記Ｎ＋型拡散層１
０５につながるバックゲート引き出し電極１１０、およ
び、上記ゲート電極１０７につながるゲート引き出し電
極１１１が、それぞれ設けられてなる構成とされてい
る。
は、絶縁膜１０８が形成されている。この絶縁膜１０８
には、上記Ｐ＋型拡散層１０４ａにつながるソース引き
出し電極１０９ａ、上記Ｐ＋型拡散層１０４ｂにつなが
るドレイン引き出し電極１０９ｂ、上記Ｎ＋型拡散層１
０５につながるバックゲート引き出し電極１１０、およ
び、上記ゲート電極１０７につながるゲート引き出し電
極１１１が、それぞれ設けられてなる構成とされてい
る。
【０００７】この保護回路の場合、２つのＰ＋型拡散層
１０４ａ，１０４ｂとＮ型ウェル１０３とによって、寄
生のバイポーラトランジスタが形成されている。すなわ
ち、静電気の入力時には、このバイポーラトランジスタ
のスナップバック動作により、静電気をＰ型基板１０１
へと逃がすように構成されている。
１０４ａ，１０４ｂとＮ型ウェル１０３とによって、寄
生のバイポーラトランジスタが形成されている。すなわ
ち、静電気の入力時には、このバイポーラトランジスタ
のスナップバック動作により、静電気をＰ型基板１０１
へと逃がすように構成されている。
【０００８】しかしながら、この構造では、バイポーラ
トランジスタを形成するために、ゲート部を形成しなけ
ればならない。そのため、余計な工程が増え、余分なコ
ストがかかってしまう。
トランジスタを形成するために、ゲート部を形成しなけ
ればならない。そのため、余計な工程が増え、余分なコ
ストがかかってしまう。
【０００９】また、このような構造だと、ゲート電極１
０７下に形成されているゲート酸化膜１０６が、静電気
により破壊されてしまう恐れがある。
０７下に形成されているゲート酸化膜１０６が、静電気
により破壊されてしまう恐れがある。
【００１０】図５は、ＭＯＳ型トランジスタを用いて構
成された従来の保護回路を、ＳＣＲ（Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ／Ｓｉｌｉｃｏｎ Ｃｏｎｔｒｏｌｌｅｄ
Ｒｅｃｔｉｆｉｅｒ）型ＥＳＤ（Ｅｌｅｃｔｏｒ Ｓｔ
ａｔｉｃ Ｄｅｓｔｒｕｃｔｉｏｎ）保護回路を例に示
すものである。
成された従来の保護回路を、ＳＣＲ（Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ／Ｓｉｌｉｃｏｎ Ｃｏｎｔｒｏｌｌｅｄ
Ｒｅｃｔｉｆｉｅｒ）型ＥＳＤ（Ｅｌｅｃｔｏｒ Ｓｔ
ａｔｉｃ Ｄｅｓｔｒｕｃｔｉｏｎ）保護回路を例に示
すものである。
【００１１】この保護回路において、Ｐ型基板２０１の
表面部には、ＳＴＩ（または、フィールド酸化膜などの
素子分離領域）２０２が選択的に設けられている。ま
た、上記Ｐ型基板２０１の表面領域には、Ｎ型ウェル２
０３およびＰ型ウェル２０４が同じ深さで形成されてい
る。
表面部には、ＳＴＩ（または、フィールド酸化膜などの
素子分離領域）２０２が選択的に設けられている。ま
た、上記Ｐ型基板２０１の表面領域には、Ｎ型ウェル２
０３およびＰ型ウェル２０４が同じ深さで形成されてい
る。
【００１２】上記ＳＴＩ２０２によって仕切られた、上
記Ｎ型ウェル２０３の表面領域の一方には、Ｐ＋型拡散
層２０５が形成されている。また、上記Ｎ型ウェル２０
３の表面領域の他方には、Ｎ＋型拡散層２０６が形成さ
れている。
記Ｎ型ウェル２０３の表面領域の一方には、Ｐ＋型拡散
層２０５が形成されている。また、上記Ｎ型ウェル２０
３の表面領域の他方には、Ｎ＋型拡散層２０６が形成さ
れている。
【００１３】さらに、上記ＳＴＩ２０２によって仕切ら
れた、上記Ｐ型ウェル２０４の表面領域の一方には、Ｐ
＋型拡散層２０７が形成されている。また、上記Ｐ型ウ
ェル２０４の表面領域の他方には、Ｎ＋型拡散層２０８
ａ，２０８ｂが形成されている。なお、上記Ｎ＋型拡散
層２０８ａ，２０８ｂのうち、上記Ｎ＋型拡散層２０８
ｂは、上記Ｐ型ウェル２０４の表面領域から、これに隣
接する上記Ｎ型ウェル２０３の表面領域にわたって形成
されている。
れた、上記Ｐ型ウェル２０４の表面領域の一方には、Ｐ
＋型拡散層２０７が形成されている。また、上記Ｐ型ウ
ェル２０４の表面領域の他方には、Ｎ＋型拡散層２０８
ａ，２０８ｂが形成されている。なお、上記Ｎ＋型拡散
層２０８ａ，２０８ｂのうち、上記Ｎ＋型拡散層２０８
ｂは、上記Ｐ型ウェル２０４の表面領域から、これに隣
接する上記Ｎ型ウェル２０３の表面領域にわたって形成
されている。
【００１４】そして、上記Ｎ＋型拡散層２０８ａ，２０
８ｂの相互間に対応する、チャネル領域上には、ゲート
酸化膜（図示していない）を介して、ゲート電極２０９
が形成されている。
８ｂの相互間に対応する、チャネル領域上には、ゲート
酸化膜（図示していない）を介して、ゲート電極２０９
が形成されている。
【００１５】この保護回路の場合、上記Ｐ＋型拡散層２
０５と上記Ｎ型ウェル２０３と上記Ｐ型基板２０１とに
よってＰＮＰ型のバイポーラトランジスタが、また、上
記Ｎ＋型拡散層２０８ａ，２０８ｂと上記Ｐ型ウェル２
０４とによってＮＰＮ型のバイポーラトランジスタが、
それぞれ形成されている。したがって、たとえば図中の
アノード端子をパッド、カソード端子を接地電圧ＶＳＳ
に接続することによって、パッドへの静電気の入力時に
は、２つのバイポーラトランジスタによるサイリスタ現
象（寄生サイリスタによるラッチアップ現象）により、
静電気から内部素子を保護できるように構成されてい
る。
０５と上記Ｎ型ウェル２０３と上記Ｐ型基板２０１とに
よってＰＮＰ型のバイポーラトランジスタが、また、上
記Ｎ＋型拡散層２０８ａ，２０８ｂと上記Ｐ型ウェル２
０４とによってＮＰＮ型のバイポーラトランジスタが、
それぞれ形成されている。したがって、たとえば図中の
アノード端子をパッド、カソード端子を接地電圧ＶＳＳ
に接続することによって、パッドへの静電気の入力時に
は、２つのバイポーラトランジスタによるサイリスタ現
象（寄生サイリスタによるラッチアップ現象）により、
静電気から内部素子を保護できるように構成されてい
る。
【００１６】しかしながら、このような構造のＳＣＲ型
ＥＳＤ保護回路においても、一部に、ＭＯＳ構造（ゲー
ト部）を形成するようにしているため、上記した保護回
路（図４参照）の場合と同様の問題があった。
ＥＳＤ保護回路においても、一部に、ＭＯＳ構造（ゲー
ト部）を形成するようにしているため、上記した保護回
路（図４参照）の場合と同様の問題があった。
【００１７】
【発明が解決しようとする課題】上記したように、従来
においては、保護回路を設けることによってＬＳＩの内
部素子を静電気などによる破壊から保護できるものの、
ＭＯＳ型トランジスタを用いて保護回路を構成するよう
にした場合、ゲート部を形成しなければならなず、余計
な工程が増え、余分なコストがかかるとともに、ゲート
電極下に形成されるゲート酸化膜が、静電気により破壊
されてしまう恐れがあるという欠点があった。
においては、保護回路を設けることによってＬＳＩの内
部素子を静電気などによる破壊から保護できるものの、
ＭＯＳ型トランジスタを用いて保護回路を構成するよう
にした場合、ゲート部を形成しなければならなず、余計
な工程が増え、余分なコストがかかるとともに、ゲート
電極下に形成されるゲート酸化膜が、静電気により破壊
されてしまう恐れがあるという欠点があった。
【００１８】そこで、この発明は、余計な工程の増加を
抑え、低コストにより構成できるとともに、静電気によ
る耐性を向上させることが可能な半導体保護装置を提供
することを目的としている。
抑え、低コストにより構成できるとともに、静電気によ
る耐性を向上させることが可能な半導体保護装置を提供
することを目的としている。
【００１９】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体保護装置にあっては、第１導電
型基板と、この第１導電型基板の表面部に形成された第
１導電型ウェル領域と、この第１導電型ウェル領域の表
面部に選択的に形成された第１の第１導電型拡散層と、
前記第１導電型ウェル領域の表面部に選択的に形成され
た第１の第２導電型拡散層と、前記第１導電型基板の表
面部に、前記第１導電型ウェル領域の前記第１の第２導
電型拡散層側と隣接し、かつ、その一部が前記第１導電
型ウェル領域の下方まで延在するように、前記第１導電
型ウェル領域よりも深く形成された第２導電型ウェル領
域と、この第２導電型ウェル領域の表面部に選択的に形
成された第２の第１導電型拡散層と、前記第２導電型ウ
ェル領域の表面部に選択的に形成された第２の第２導電
型拡散層とを具備したことを特徴とする。
めに、この発明の半導体保護装置にあっては、第１導電
型基板と、この第１導電型基板の表面部に形成された第
１導電型ウェル領域と、この第１導電型ウェル領域の表
面部に選択的に形成された第１の第１導電型拡散層と、
前記第１導電型ウェル領域の表面部に選択的に形成され
た第１の第２導電型拡散層と、前記第１導電型基板の表
面部に、前記第１導電型ウェル領域の前記第１の第２導
電型拡散層側と隣接し、かつ、その一部が前記第１導電
型ウェル領域の下方まで延在するように、前記第１導電
型ウェル領域よりも深く形成された第２導電型ウェル領
域と、この第２導電型ウェル領域の表面部に選択的に形
成された第２の第１導電型拡散層と、前記第２導電型ウ
ェル領域の表面部に選択的に形成された第２の第２導電
型拡散層とを具備したことを特徴とする。
【００２０】この発明の半導体保護装置によれば、静電
気破壊に対する内部素子の保護に、サイリスタのターン
オン特性を利用できるようにしている。これにより、Ｍ
ＯＳ構造を形成することなしに、半導体保護装置を構築
することが可能となるものである。
気破壊に対する内部素子の保護に、サイリスタのターン
オン特性を利用できるようにしている。これにより、Ｍ
ＯＳ構造を形成することなしに、半導体保護装置を構築
することが可能となるものである。
【００２１】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２２】図１は、本発明の一実施形態にかかる半導
体保護装置の概略構成を示すものである。図２は、この
一実施形態にかかる半導体保護装置の動作の概要を説明
するために、半導体保護装置の要部をその等価回路とと
もに示すものである。なお、ここでは、ＬＳＩチップの
周辺部に設けられる保護回路を例に説明する。
体保護装置の概略構成を示すものである。図２は、この
一実施形態にかかる半導体保護装置の動作の概要を説明
するために、半導体保護装置の要部をその等価回路とと
もに示すものである。なお、ここでは、ＬＳＩチップの
周辺部に設けられる保護回路を例に説明する。
【００２３】図において、Ｐ型（第１導電型）基板１１
の表面部には、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ
Ｉｓｏｌａｔｉｏｎ）１２が選択的に設けられてい
る。また、ＳＴＩ１２が設けられた前記Ｐ型基板１１の
表面領域には、Ｐ型ウェル領域（Ｐｗｅｌｌ）１３とＮ
型（第２導電型）ウェル領域（Ｎｗｅｌｌ）１４とが形
成されている。このＮ型ウェル領域１４は、ＬＳＩチッ
プの周辺部に設けられる他の素子領域と同程度の深さで
形成される上記Ｐ型ウェル領域１３よりも、さらに深い
ところまで形成されている。また、Ｎ型ウェル領域１４
は、その周辺部が上記Ｐ型ウェル領域１３の一端部の下
方まで延在するように設けられている。
の表面部には、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ
Ｉｓｏｌａｔｉｏｎ）１２が選択的に設けられてい
る。また、ＳＴＩ１２が設けられた前記Ｐ型基板１１の
表面領域には、Ｐ型ウェル領域（Ｐｗｅｌｌ）１３とＮ
型（第２導電型）ウェル領域（Ｎｗｅｌｌ）１４とが形
成されている。このＮ型ウェル領域１４は、ＬＳＩチッ
プの周辺部に設けられる他の素子領域と同程度の深さで
形成される上記Ｐ型ウェル領域１３よりも、さらに深い
ところまで形成されている。また、Ｎ型ウェル領域１４
は、その周辺部が上記Ｐ型ウェル領域１３の一端部の下
方まで延在するように設けられている。
【００２４】ここで、Ｎ型ウェル領域１４は、上記Ｐ型
基板１１上に島状に設けられる。また、上記Ｐ型ウェル
領域１３は、上記Ｎ型ウェル領域１４の周囲を取り囲む
ように、矩形のリング状に形成されている。
基板１１上に島状に設けられる。また、上記Ｐ型ウェル
領域１３は、上記Ｎ型ウェル領域１４の周囲を取り囲む
ように、矩形のリング状に形成されている。
【００２５】上記Ｐ型ウェル領域１３の表面領域には、
上記ＳＴＩ１２を挟んで、Ｐ＋型拡散層（第１の第１導
電型拡散層）１５とＮ＋型拡散層（第１の第２導電型拡
散層）１６とが形成されている。上記Ｎ＋型拡散層１６
は、上記Ｐ型ウェル領域１３の上記Ｎ型ウェル領域１４
と隣接した側の表面領域に配置されている。上記Ｎ型ウ
ェル領域１４の表面領域には、上記ＳＴＩ１２を挟ん
で、Ｐ＋型拡散層（第２の第１導電型拡散層）１７，１
７とＮ＋型拡散層（第２の第２導電型拡散層）１８，１
８とが形成されている。上記Ｐ＋型拡散層１７，１７お
よび上記Ｎ＋型拡散層１８，１８は、それぞれ、対角線
上に位置するように形成されている。
上記ＳＴＩ１２を挟んで、Ｐ＋型拡散層（第１の第１導
電型拡散層）１５とＮ＋型拡散層（第１の第２導電型拡
散層）１６とが形成されている。上記Ｎ＋型拡散層１６
は、上記Ｐ型ウェル領域１３の上記Ｎ型ウェル領域１４
と隣接した側の表面領域に配置されている。上記Ｎ型ウ
ェル領域１４の表面領域には、上記ＳＴＩ１２を挟ん
で、Ｐ＋型拡散層（第２の第１導電型拡散層）１７，１
７とＮ＋型拡散層（第２の第２導電型拡散層）１８，１
８とが形成されている。上記Ｐ＋型拡散層１７，１７お
よび上記Ｎ＋型拡散層１８，１８は、それぞれ、対角線
上に位置するように形成されている。
【００２６】上記Ｐ型基板１１上には絶縁膜１９が形成
されている。この絶縁膜１９には、上記Ｐ＋型拡散層１
５につながる引き出し電極２０、上記Ｎ＋型拡散層１６
につながる引き出し電極２１、上記Ｐ＋型拡散層１７に
つながる引き出し電極２２、および、上記Ｎ＋型拡散層
１８につながる引き出し電極２３が、それぞれ形成され
ている。上記引き出し電極２０，２１は、それぞれ、Ｌ
ＳＩチップ上の電源（接地）電圧ＶＳＳに接続される。
上記引き出し電極２２，２３は、それぞれ、ＬＳＩチッ
プ上の入力パッドＰＡＤに接続される。
されている。この絶縁膜１９には、上記Ｐ＋型拡散層１
５につながる引き出し電極２０、上記Ｎ＋型拡散層１６
につながる引き出し電極２１、上記Ｐ＋型拡散層１７に
つながる引き出し電極２２、および、上記Ｎ＋型拡散層
１８につながる引き出し電極２３が、それぞれ形成され
ている。上記引き出し電極２０，２１は、それぞれ、Ｌ
ＳＩチップ上の電源（接地）電圧ＶＳＳに接続される。
上記引き出し電極２２，２３は、それぞれ、ＬＳＩチッ
プ上の入力パッドＰＡＤに接続される。
【００２７】この保護回路の場合、たとえば図２に示す
ように、Ｐ型ウェル領域１３上にあるＮ＋型拡散層１６
とＰ型ウェル領域１３およびＮ型ウェル領域１４によっ
て、ゲート部を有しない、ＮＰＮ型バイポーラトランジ
スタ（第１の寄生バイポーラトランジスタ）Ｑ１が形成
されている。この場合、Ｎ＋型拡散層１６がエミッタ、
Ｐ型ウェル領域１３がベース、Ｎ型ウェル領域１４がコ
レクタとなる。
ように、Ｐ型ウェル領域１３上にあるＮ＋型拡散層１６
とＰ型ウェル領域１３およびＮ型ウェル領域１４によっ
て、ゲート部を有しない、ＮＰＮ型バイポーラトランジ
スタ（第１の寄生バイポーラトランジスタ）Ｑ１が形成
されている。この場合、Ｎ＋型拡散層１６がエミッタ、
Ｐ型ウェル領域１３がベース、Ｎ型ウェル領域１４がコ
レクタとなる。
【００２８】また、Ｎ型ウェル領域１４上にあるＰ＋型
拡散層１７とＮ型ウェル領域１４およびＰ型基板１１に
より、ゲート部を有しない、ＰＮＰ型バイポーラトラン
ジスタ（第２の寄生バイポーラトランジスタ）Ｑ２が形
成されている。この場合、Ｐ＋型拡散層１７がエミッ
タ、Ｎ型ウェル領域１４がベース、Ｐ型基板１１がコレ
クタとなる。
拡散層１７とＮ型ウェル領域１４およびＰ型基板１１に
より、ゲート部を有しない、ＰＮＰ型バイポーラトラン
ジスタ（第２の寄生バイポーラトランジスタ）Ｑ２が形
成されている。この場合、Ｐ＋型拡散層１７がエミッ
タ、Ｎ型ウェル領域１４がベース、Ｐ型基板１１がコレ
クタとなる。
【００２９】このように、Ｐ型ウェル領域１３よりもＮ
型ウェル領域１４を深く形成する。そして、寄生のバイ
ポーラトランジスタを形成することによって、ゲート部
を有しない、バイポーラトランジスタＱ１，Ｑ２を形成
する。
型ウェル領域１４を深く形成する。そして、寄生のバイ
ポーラトランジスタを形成することによって、ゲート部
を有しない、バイポーラトランジスタＱ１，Ｑ２を形成
する。
【００３０】この構成の保護回路においては、バイポー
ラトランジスタＱ１，Ｑ２により、サイリスタ動作のト
リガ電圧およびホールディング電圧の制御を行う。これ
により、静電気破壊に対する内部素子の保護に、サイリ
スタのターンオン特性を利用できるようになる。すなわ
ち、入力パッドＰＡＤへの静電気の入力時には、Ｑ２，
Ｑ１の順に、バイポーラトランジスタＱ１，Ｑ２がオン
する。よって、２つのバイポーラトランジスタＱ１，Ｑ
２によるサイリスタ現象（寄生サイリスタによるラッチ
アップ現象）により、静電気からＬＳＩの内部素子を保
護することが可能となる。
ラトランジスタＱ１，Ｑ２により、サイリスタ動作のト
リガ電圧およびホールディング電圧の制御を行う。これ
により、静電気破壊に対する内部素子の保護に、サイリ
スタのターンオン特性を利用できるようになる。すなわ
ち、入力パッドＰＡＤへの静電気の入力時には、Ｑ２，
Ｑ１の順に、バイポーラトランジスタＱ１，Ｑ２がオン
する。よって、２つのバイポーラトランジスタＱ１，Ｑ
２によるサイリスタ現象（寄生サイリスタによるラッチ
アップ現象）により、静電気からＬＳＩの内部素子を保
護することが可能となる。
【００３１】上記したように、静電気破壊に対する内部
素子の保護に、サイリスタのターンオン特性を利用でき
るようになる。すなわち、Ｐ型ウェル領域よりもＮ型ウ
ェル領域を深く形成し、寄生のバイポーラトランジスタ
を形成するようにしている。これにより、ゲート部を形
成することなく、バイポーラトランジスタを形成するこ
とが可能となる。したがって、ＭＯＳ構造を形成するこ
となしに、保護回路を構築することが可能となるもので
ある。
素子の保護に、サイリスタのターンオン特性を利用でき
るようになる。すなわち、Ｐ型ウェル領域よりもＮ型ウ
ェル領域を深く形成し、寄生のバイポーラトランジスタ
を形成するようにしている。これにより、ゲート部を形
成することなく、バイポーラトランジスタを形成するこ
とが可能となる。したがって、ＭＯＳ構造を形成するこ
となしに、保護回路を構築することが可能となるもので
ある。
【００３２】特に、ＭＯＳ型トランジスタを用いて保護
回路を構成する場合に比べ、ゲート部を形成しないた
め、余計な工程が増えたり、余分なコストがかかったり
するのを防ぐことができる。
回路を構成する場合に比べ、ゲート部を形成しないた
め、余計な工程が増えたり、余分なコストがかかったり
するのを防ぐことができる。
【００３３】また、ＭＯＳ構造をとらないため、ゲート
電極下に形成されるゲート酸化膜が、静電気により破壊
されるといった問題も改善できる。ゲート酸化膜の耐圧
は、ゲート酸化膜の薄膜化にともなって低下され、限界
が近い。そのため、次世代のＬＳＩにおいては、非常に
有効となる。
電極下に形成されるゲート酸化膜が、静電気により破壊
されるといった問題も改善できる。ゲート酸化膜の耐圧
は、ゲート酸化膜の薄膜化にともなって低下され、限界
が近い。そのため、次世代のＬＳＩにおいては、非常に
有効となる。
【００３４】しかも、Ｐ型ウェル領域とこのＰ型ウェル
領域内に形成されたＰ＋型拡散層およびＮ＋型拡散層
を、矩形のリング形状を有する平面パターンとすること
により、たとえば、入力パッドに入力された静電気を、
その周囲を取り囲む接地電圧に向け、全方向に対して逃
がすことができるので、大きな電流を流すことが可能で
あり、静電耐圧が向上する。
領域内に形成されたＰ＋型拡散層およびＮ＋型拡散層
を、矩形のリング形状を有する平面パターンとすること
により、たとえば、入力パッドに入力された静電気を、
その周囲を取り囲む接地電圧に向け、全方向に対して逃
がすことができるので、大きな電流を流すことが可能で
あり、静電耐圧が向上する。
【００３５】なお、上記した実施形態における構成の保
護回路に限らず、たとえば図３に示すように、Ｐ型ウェ
ル領域１３とこのＰ型ウェル領域１３内に形成されたＰ
＋型拡散層１５およびＮ＋型拡散層１６は、それぞれ、
角部が斜め方向にカットされた平面パターン形状を有す
るように、Ｐ型基板１１に対する不純物注入やＳＴＩ１
２の形成が行われてもよい。これにより、角部への電流
集中を緩和でき、対地容量の低減による回路スピードの
高速化が可能となる。
護回路に限らず、たとえば図３に示すように、Ｐ型ウェ
ル領域１３とこのＰ型ウェル領域１３内に形成されたＰ
＋型拡散層１５およびＮ＋型拡散層１６は、それぞれ、
角部が斜め方向にカットされた平面パターン形状を有す
るように、Ｐ型基板１１に対する不純物注入やＳＴＩ１
２の形成が行われてもよい。これにより、角部への電流
集中を緩和でき、対地容量の低減による回路スピードの
高速化が可能となる。
【００３６】また、いずれの実施形態においても、Ｐ＋
型拡散層１７およびＮ＋型拡散層１８は対角線上に位置
するように形成する場合に限らず、たとえば、互いに平
行するように配置することも可能である。
型拡散層１７およびＮ＋型拡散層１８は対角線上に位置
するように形成する場合に限らず、たとえば、互いに平
行するように配置することも可能である。
【００３７】さらには、ＳＴＩに限らず、フィールド酸
化膜などの素子分離領域を採用する半導体保護装置（保
護回路）にも同様に適用できる。
化膜などの素子分離領域を採用する半導体保護装置（保
護回路）にも同様に適用できる。
【００３８】その他、本願発明は、上記（各）実施形態
に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。さら
に、上記（各）実施形態には種々の段階の発明が含まれ
ており、開示される複数の構成要件における適宜な組み
合わせにより種々の発明が抽出され得る。たとえば、
（各）実施形態に示される全構成要件からいくつかの構
成要件が削除されても、発明が解決しようとする課題の
欄で述べた課題（の少なくとも１つ）が解決でき、発明
の効果の欄で述べられている効果（の少なくとも１つ）
が得られる場合には、その構成要件が削除された構成が
発明として抽出され得る。
に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。さら
に、上記（各）実施形態には種々の段階の発明が含まれ
ており、開示される複数の構成要件における適宜な組み
合わせにより種々の発明が抽出され得る。たとえば、
（各）実施形態に示される全構成要件からいくつかの構
成要件が削除されても、発明が解決しようとする課題の
欄で述べた課題（の少なくとも１つ）が解決でき、発明
の効果の欄で述べられている効果（の少なくとも１つ）
が得られる場合には、その構成要件が削除された構成が
発明として抽出され得る。
【００３９】
【発明の効果】以上、詳述したようにこの発明によれ
ば、余計な工程の増加を抑え、低コストにより構成でき
るとともに、静電気による耐性を向上させることが可能
な半導体保護装置を提供できる。
ば、余計な工程の増加を抑え、低コストにより構成でき
るとともに、静電気による耐性を向上させることが可能
な半導体保護装置を提供できる。
【図１】本発明の一実施形態にかかる半導体保護装置を
示す概略構成図。
示す概略構成図。
【図２】同じく、半導体保護装置の動作の概要を説明す
るために示す要部の断面図。
るために示す要部の断面図。
【図３】本発明の他の構成例を示す概略平面図。
【図４】従来技術とその問題点を説明するために示す保
護回路の概略断面図。
護回路の概略断面図。
【図５】ＳＣＲ型ＥＳＤ保護回路を例に示す、従来の保
護回路の概略図。
護回路の概略図。
１１…Ｐ型基板 １２…ＳＴＩ １３…Ｐ型ウェル領域 １４…Ｎ型ウェル領域 １５…Ｐ＋型拡散層 １６…Ｎ＋型拡散層 １７…Ｐ＋型拡散層 １８…Ｎ＋型拡散層 １９…絶縁膜 ２０，２１，２２，２３…引き出し電極 ＶＳＳ…電源電圧 ＰＡＤ…入力パッド Ｑ１…ＮＰＮ型バイポーラトランジスタ Ｑ２…ＰＮＰ型バイポーラトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/06 Ｆターム(参考） 5F038 BH06 BH13 CA05 5F048 AA02 AC07 BA01 BE03 BE09 BG14 CA01 CA12 CC00 CC10 CC11 CC13 CC15 CC18 5F082 AA31 BA05 BA21 BA26 BA47 BC03 BC04 BC09 FA01 FA20
Claims (7)
- 【請求項１】 第１導電型基板と、 この第１導電型基板の表面部に形成された第１導電型ウ
ェル領域と、 この第１導電型ウェル領域の表面部に選択的に形成され
た第１の第１導電型拡散層と、 前記第１導電型ウェル領域の表面部に選択的に形成され
た第１の第２導電型拡散層と、 前記第１導電型基板の表面部に、前記第１導電型ウェル
領域の前記第１の第２導電型拡散層側と隣接し、かつ、
その一部が前記第１導電型ウェル領域の下方まで延在す
るように、前記第１導電型ウェル領域よりも深く形成さ
れた第２導電型ウェル領域と、 この第２導電型ウェル領域の表面部に選択的に形成され
た第２の第１導電型拡散層と、 前記第２導電型ウェル領域の表面部に選択的に形成され
た第２の第２導電型拡散層とを具備したことを特徴とす
る半導体保護装置。 - 【請求項２】 前記第１の第２導電型拡散層と前記第１
導電型ウェル領域と前記第２導電型ウェル領域とからな
るＮＰＮ型バイポーラトランジスタによって、第１の寄
生バイポーラトランジスタが構成されてなることを特徴
とする請求項１に記載の半導体保護装置。 - 【請求項３】 前記第２の第１導電型拡散層と前記第２
導電型ウェル領域と前記第１導電型基板とからなるＰＮ
Ｐ型バイポーラトランジスタによって、第２の寄生バイ
ポーラトランジスタが構成されてなることを特徴とする
請求項１に記載の半導体保護装置。 - 【請求項４】 前記第１導電型ウェル領域内に形成され
た前記第１の第１導電型拡散層および前記第１の第２導
電型拡散層、並びに、前記第２導電型ウェル領域内に形
成された前記第２の第１導電型拡散層および前記第２の
第２導電型拡散層の相互間は、それぞれ、素子分離領域
により絶縁されてなることを特徴とする請求項１に記載
の半導体保護装置。 - 【請求項５】 前記第１導電型ウェル領域およびこの第
１導電型ウェル領域内に形成された前記第１の第１導電
型拡散層および前記第１の第２導電型拡散層は、それぞ
れ、前記第２導電型ウェル領域を囲むように、矩形のリ
ング状に形成されてなることを特徴とする請求項１に記
載の半導体保護装置。 - 【請求項６】 前記第１導電型ウェル領域と、この第１
導電型ウェル領域内に形成された前記第１の第１導電型
拡散層および前記第１の第２導電型拡散層は、それぞ
れ、角部が斜め方向にカットされた平面パターン形状を
有することを特徴とする請求項５に記載の半導体保護装
置。 - 【請求項７】 前記第２導電型ウェル領域およびこの第
２導電型ウェル領域内に形成された前記第２の第１導電
型拡散層および前記第２の第２導電型拡散層はそれぞれ
島状に設けられ、前記第２導電型ウェル領域内に、前記
第２の第１導電型拡散層および前記第２の第２導電型拡
散層がそれぞれ対角線上に位置するように形成されてな
ることを特徴とする請求項５または６に記載の半導体保
護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000296828A JP2002110811A (ja) | 2000-09-28 | 2000-09-28 | 半導体保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000296828A JP2002110811A (ja) | 2000-09-28 | 2000-09-28 | 半導体保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002110811A true JP2002110811A (ja) | 2002-04-12 |
Family
ID=18779037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000296828A Pending JP2002110811A (ja) | 2000-09-28 | 2000-09-28 | 半導体保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002110811A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008205148A (ja) * | 2007-02-20 | 2008-09-04 | New Japan Radio Co Ltd | 縦型ｐｎｐバイポーラトランジスタ用静電破壊保護素子 |
| JP2010050328A (ja) * | 2008-08-22 | 2010-03-04 | Panasonic Corp | 静電気保護素子 |
| US20140175551A1 (en) * | 2012-12-20 | 2014-06-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus for ESD Protection |
| JP2021153130A (ja) * | 2020-03-24 | 2021-09-30 | ローム株式会社 | 半導体装置 |
-
2000
- 2000-09-28 JP JP2000296828A patent/JP2002110811A/ja active Pending
Non-Patent Citations (1)
| Title |
|---|
| JPN3010000619, 新版３訂 ＪＩＳによる 機械製図法, 19960415, 新版３訂第１刷, Ｐ１２４−１２５, JP, 株式会社山海堂 * |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008205148A (ja) * | 2007-02-20 | 2008-09-04 | New Japan Radio Co Ltd | 縦型ｐｎｐバイポーラトランジスタ用静電破壊保護素子 |
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| KR101464885B1 (ko) * | 2012-12-20 | 2014-11-25 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 정전기 방전 보호를 위한 장치 |
| US9117669B2 (en) | 2012-12-20 | 2015-08-25 | Taiwan Semiconductor Manufacturing, Ltd. | Apparatus for ESD protection |
| US20150311192A1 (en) * | 2012-12-20 | 2015-10-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus for ESD Protection |
| US10096589B2 (en) | 2012-12-20 | 2018-10-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin ESD protection diode and fabrication method thereof |
| JP2021153130A (ja) * | 2020-03-24 | 2021-09-30 | ローム株式会社 | 半導体装置 |
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