JP2009060117A - 半導体回路構造のｅｓｄ保護の効果を改良するための方法および回路構造 - Google Patents

Abstract

【課題】 電子素子のＥＳＤプロテクションを改善することである。
【解決手段】 エピタキシャル層（３）の表面に形成された少なくとも１つのＥＳＤ保護ラテラルバイポーラトランジスタ（５）を備え、エピタキシャル層（３）に覆われた半導体基板に形成された回路構造におけるＥＳＤ保護の効果を改良するための方法および回路構造であって、基板（２）から隔離されたウェル（４）を前記トランジスタ（５）の下に形成することを特徴とする方法および回路構。バイポーラ（５）は、エピタキシャル層（３）から埋め込みウェル（４）まで下方に延びてそれに接触した第１（１０）及び第２（１１）のＮ型のウェルによって、基板（２）から完全に隔離されている。
【選択図】 図４

Description

この発明は、回路構造におけるＥＳＤ(Electronic Static Discharge：静電放電)プロテクションの効果を改善する方法に関するものであり、特に、半導体基板上にエピタキシャル層が形成され、そのエピタキシャル層の表面に少なくとも１つのラテラルＥＳＤプロテクションバイポーラトランジスタが形成された構造体におけるＥＳＤプロテクションの効果を改善する方法に関するものである。
また、この発明は、半導体基板上にエピタキシャル層が形成され、そのエピタキシャル層の表面に少なくとも１つのラテラルＥＳＤプロテクションバイポーラトランジスタが形成されることにより、ＥＳＤによって保護された回路構造に関するものである。

公知のように、例えば、論理回路やメモリ素子等を製造するための低消費電力型のＢｉＣＭＯＳプロセスは、静電放電に対する保護構造を形成する工程を含んでいる。
これらの構造は、ＥＳＤプロテクタとして公知であり、スナップバック(snap-back)という寄生バイポーラの特定の状態においてのみ、活性化するようになっている。このバイポーラは、電界酸化膜（電界バイポーラ）を備えるラテラルｎｐｎトランジスタであり、ベースエミッタ接合間のバイアスが増大すると、コレクタ端子から基板に向かって絶縁破壊が生じる。

一般的に、寄生ラテラルｎｐｎバイポーラトランジスタは、０．５μｍ技術のＣＭＯＳプロセスにおいて、プロテクタとして用いられているものである。これは、寄生バイポーラが、そのプロセス固有の寄生素子であり、寄生バイポーラを備えることが、コストを増加させないことによるものである。このトランジスタでは、接地点に対して、ベース−基板間にバイアス電圧が印加されており、通常時における素子の動作には影響を与えず、さらに、通常はＥＳＤに対する定格耐圧が２ｋＶであるが、固有的に５ｋＶ以上の耐圧を有するものとなっている。

このような特性は、１０Ω／ｃｍという非常に高い抵抗率と、基板中に集積される素子よりも十分に厚い膜厚とを備えるＰ型のシリコン基板を用いることにより実現できる。例えば、半導体材料のウェハは、３００μｍの厚さで製造工程を終了してもよい。
この出願の技術分野では、上述した値よりも３桁も低い抵抗率の基板を用いることが要求されている。ＥＰＩエピタキシャル層は、上述した抵抗率の低い半導体基板の上に形成される。このＥＰＩエピタキシャル層は、この基板よりも抵抗率が高くなるように、上述したＰ型の基板と同一の約１０Ω／ｃｍとなるように形成される。

このような構造的な措置は、ＢｉＣＭＯＳプロセスにおいて作製された電子素子のラテラルディメンジョン（横方向の寸法）に比例して発生頻度が高まる公知のラッチアップ現象からの保護に対する要求に合致するものである。
エピタキシャル層に覆われる抵抗率の低い基板の使用が拡大すると、静電放電（ＥＳＤ）に対する素子の強度が低下することになる。低下した強度は、電界酸化層を備えるラテラルバイポーラトランジスタと、寄生ｎｐｎバイポーラを用いたＭＯＳトランジスタとに影響を及ぼす。

ある特定の回路構造では、ベース抵抗が大幅に低減される。このベース抵抗の低減は、実験的に確認されていることである。
例えば、出願人が行ったストレステストでは、様々な膜厚を有する複数のＥＰＩエピタキシャル層をそれぞれ備える複数の半導体ウェハ上に形成されたラテラルｎｐｎバイポーラトランジスタでは、ＥＰＩエピタキシャル層が厚い方が、ＥＳＤプロテクション機能が低下することが分かっている。

添付の図１は、これらの試験結果を示しており、エピタキシャル層の膜厚が異なる場合のＥＳＤプロテクションを電圧−電流特性に表したものである。電圧−電流特性は、ＥＰＩエピタキシャル層の膜厚が７μｍまたは４μｍになると低下し始めている。
図２は、膜厚の異なるエピタキシャル層を有する基板にそれぞれ形成された、電界酸化層を有する複数のラテラルバイポーラトランジスタの静特性を示す電圧−電流特性である。
図２の特性には、エピタキシャル層の膜厚が薄くなるに伴い、トリガ電流のレベルが増大することが示されている。この電流の増加は、抵抗率の低い基板に注入されたホールの数が増大したことにより、バイポーラのスナップバック現象が起こり難くなったためである。

実際、ベース抵抗が小さい場合において、バイポーラをオンするためには、高い電流レベルが必要となる。大電流の放電（ＥＳＤ）が発生すると、エミッタ−ベース接合から注入された電子は、コレクタ接合にまで到達し、ベースへのホールの供給に寄与することになる。この現象は平衡状態となり、その状態では、バイポーラの電圧−電流特性はほぼ線形となる。
この特性の線形領域における抵抗値は、保護ダイナミック抵抗Ｒｄとして公知であり、バイポーラ構造のスムースなパワーオンと同様に、コレクタ及びエミッタの直列抵抗値に依存するものである。

保護ダイナミック抵抗Ｒｄの抵抗値が低いことは、良好なＥＳＤ特性を得るためには重要なことである。
ストレステストは、パワーオン時の過渡状態の間には、回路構造が、エピタキシャル層の膜厚に反比例して増大する保護ダイナミック抵抗Ｒｄを有することを示している。この理由に対する最も可能性の大きな仮定は、バイポーラ構造が、スムースでないパワーオンによる影響を受け、これが主な原因となって、バイポーラ構造のＥＳＤ保護機能にストレスが掛かったときに、抵抗が低下するということである。

以上より、この技術分野における現在の傾向は、ラッチアップ現象を支配するパラメータを少しずつ減少させることである。従って、今日の傾向は、ＥＰＩエピタキシャル層の薄膜化であり、電子素子にＥＳＤが生じる危険性は増加している。

この発明の技術的な課題は、エピタキシャル層に被覆された基板内に、ＢｉＣＭＯＳプロセスにより形成した電子素子のＥＳＤプロテクションを改善することのできる方法および回路構造を提供することである。
これらの方法および回路構造は、エピタキシャル層の膜厚が４μｍ以下の場合において従来の解決方法が陥りやすかった欠点を解決するものである。

この発明の趣旨は、ラテラルバイポーラトランジスタの下にバリヤを備えることにより、トランジスタと基板を隔離することにある。
上述の趣旨に基づき、技術的な課題は、上述した方法及び請求項１の特徴部分に記載した方法によって解決される。
技術的な課題は、上述した回路構造および請求項５の特徴部分に記載した回路構造によっても解決される。

本発明の方法及び回路構造の特徴及び利点は、以下の発明の詳細な説明に図面と共に記す、非限定的な実施の形態によって明らかにされる。
実施の形態１．
図において、特に、例示的に示す図４において、１は、本発明によるＥＳＤ保護回路構造である。
ＥＳＤ保護回路構造１は、本来（未処理）の半導体基板２の内部に形成されている。基板２は、所定量の第１型の不純物としてのＰ型の不純物が注入されており、数十Ω／ｃｍという高い抵抗率を有している。
ＥＰＩエピタキシャル層３は、基板２の上に所定の膜厚を有するように形成されている。

本発明に係る方法の利点は、Ｎ⁻型に注入された埋め込みウェル４を基板２の上に形成することである。
ウェル４は、好ましくは、高いエネルギーで燐を注入（インプラント）することによって形成されるものである。
燐を注入（インプラント）するためのエネルギーは、メガエレクトロンボルト（ＭｅＶ）レンジに及ぶものである。

ＥＳＤ保護電界酸化層ラテラルｎｐｎバイポーラトランジスタは、埋め込みウェル４の上に形成される。このトランジスタは、ＥＰＩエピタキシャル層３の表面上に形成される。
これとは反対に、トランジスタ５は、ゲート端子が接地（ＧＮＤ）されたＮＭＯＳトランジスタの寄生ｎｐｎバイポーラであってもよい。しかしながら、ベース領域として機能する埋め込みウェル４は、注入度の低いＮ⁻型となっているため、このバイポーラは、垂直型であってはならない。

ラテラルトランジスタ５は、ベース領域６、コレクタ領域７、およびエミッタ領域８を備える。
ベース領域６は、Ｐ^＋型の表面ウェルである。領域７及び８は、Ｎ^＋型の表面ウェルである。
領域６、７及び８は、エピタキシャル層３の表面に形成されており、電界酸化層９によって互いに隔離されている。

図４に示すように、優位的には、Ｎ型のウェル１０は、コレクタ領域から下方に延びて埋め込みウェル４に接合していてもよい。この手法では、エミッタ側のコレクタ−ベース接合の部分のみが、バイポーラトランジスタ５のスナップバック現象に寄与するようになっている。

本発明の変形例としては、コンタクト領域１２から下方に延びて埋め込みウェル４に接合された第２のＮ型のウェル１１によって、バイポーラ５が基板２から完全に隔離されていてもよい。
このような場合には、図５に明示するように、埋め込みウェル４に接合されたＮ型のウェル１０及び１１によって、ラテラルバイポーラは、その周辺部が基板２から完全に隔離された構成となる。

ウェル１０、４及び１１の相互作用の結果として生じる構造は、ｉｐウェルが注入（インプラント）されて隔離された集積構造であり、ＣＭＯＳプロセスによって形成されるダミーのトリプルウェル構造である。
ｎｐｎ型及びｐｎｐ型の両方の寄生垂直バイポーラが誤ってパワーオンすることを防止するために、ウェル１１は、コンタクト領域１３によって基準供給電圧Ｖｄｄに接続される。

従って、本発明に係る回路構造１は、ラテラルバイポーラ５のベース抵抗を増大させることにより、本来のＰ^＋型の基板から隔離するためのバリアとして機能する埋め込みウェル４を備えている。このウェル４は、スナップバック現象のきっかけをより効果的につくるためのものでもある。
採りうる予防手段の１つは、隣接するバイポーラ５の下に存在する埋め込み層４同士の間に適当な間隔を保つことである。

本発明において、図４に示す構成を上面から表す図６のような水平方向の位置関係に変更することは可能である。
このような形態では、バイポーラ５の有効幅が縮減される。コレクタ７のＮ型のウェル１０は、バイポーラ５の両側が隔離されるように、Ｐ＋型のラテラルリング１４によって延ばされている。
これらのラテラルリング１４は、ラテラルバイポーラトランジスタのベース抵抗を大幅に低減することに寄与している。

優位的には、本発明の回路構造１を、エピタキシャル層を備えない基板に用いることもできる。この場合、２つの独立した接地基準点（ground reference)に接続されることによるノイズ減衰が得られることになる。
第１の接地基準点は、出力バッファのために設けられており、第２の接地基準点は、残りの回路のために設けられている。

以上より、本発明は、ＥＳＤ保護バイポーラトランジスタのベース抵抗を増大させる隔離バリアを用いることにより、より有効的なＥＳＤ保護を提供することができる。
上述の事項は、ＥＳＤ保護電子素子におけるラッチアップ現象を支配するパラメータと実質的に独立して達成されている。

異なる膜厚を有するエピタキシャル層上に形成されたＥＳＤ層によって保護された回路構造の電圧−電流特性を概略的に示す図である。 膜厚の異なるエピタキシャル層を有する回路構造内に形成された電界酸化層を備える各ラテラルバイポーラトランジスタにおける電圧に対する電流の静特性を示す図である。 従来のＥＳＤ保護層を備える回路構造の半導体の垂直断面を拡大して示す概略図である。 本発明によるＥＳＤ保護層を備える回路構造の半導体の垂直断面を拡大して示す概略図である。 本発明の実施の形態２に係る回路構造を示す図である。 図４に示す回路構造を上から見た水平断面を示す図である。

符号の説明

１ コンタクト領域
２ 基板
３ エピタキシャル層
４ ウェル
５ ＥＳＤ保護ラテラルバイポーラトランジスタ
７ コレクタ層
１０ Ｎ型のウェル
１１ 第２のＮ型のウェル
１２ コンタクト領域
１３ コンタクト領域

Claims (10)

1. エピタキシャル層（３）の表面に形成された少なくとも１つのＥＳＤ保護ラテラルバイポーラトランジスタ（５）を備え、エピタキシャル層（３）に覆われた半導体基板に形成された回路構造におけるＥＳＤ保護の効果を改良するための方法であって、基板（２）から隔離されたウェル（４）を前記トランジスタ（５）の下に形成することを特徴とする方法。
2. Ｎ型のウェル（１０）は、前記トランジスタ（５）のコレクタ領域から埋め込みウェル（４）まで下方に延びてそれに接触していることを特徴とする請求項１に記載の方法。
3. 第２のＮ型のウェル（１１）は、コンタクト領域（１）から埋め込みウェル（４）まで下方に延びてそれに接触していることを特徴とする請求項１に記載の方法。
4. 前記ウェル（４）は、高エネルギーで注入（インプラント）を行うことによって形成されることを特徴とする請求項１に記載の方法。
5. エピタキシャル層に覆われ、エピタキシャル層の表面に形成された少なくとも１つのＥＳＤラテラルバイポーラトランジスタ（５）を含む半導体基板に形成されるＥＳＤ保護回路構造であって、前記トランジスタ（５）の下に存在する基板（２）から隔離するための埋め込みウェル（４）を備えることを特徴とする回路構造。
6. 前記トランジスタ（５）のコレクタ領域（７）から埋め込みウェル（４）まで下方に延びてそれに接触するＮ型のウェル（１０）を備えることを特徴とする請求項５に記載の回路構造。
7. コンタクト領域（１２）から埋め込みウェル（４）まで下方に延びてそれに接触する第２のＮ型のウェル（１１）を備えることを特徴とする請求項６に記載の回路構造。
8. 前記隔離ウェル（４）は、コンタクト領域（１３）を通じて、基準電圧（Ｖｄｄ）に接続していることを特徴とする請求項５に記載の回路構造。
9. 前記ウェル（４）は、エピタキシャル層（３）に埋め込まれていることを特徴とする請求項５に記載の回路構造。
10. 前記ウェル（４）は、高エネルギーで注入（インプラント）を行うことによって形成されることを特徴とする請求項５に記載の回路構造。