JPS59159560A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59159560A JPS59159560A JP58033439A JP3343983A JPS59159560A JP S59159560 A JPS59159560 A JP S59159560A JP 58033439 A JP58033439 A JP 58033439A JP 3343983 A JP3343983 A JP 3343983A JP S59159560 A JPS59159560 A JP S59159560A
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- Japan
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- capacitor
- oxide film
- emitter
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0777—Vertical bipolar transistor in combination with capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ノ々イボーラ型半導体装置に係り、特にクロ
ストーク特性の良いリニアエＯＫ関する。
ストーク特性の良いリニアエＯＫ関する。
＋Ｊ ニアエＣは、入力信号をそのままの形で増幅して
出力する増幅器を基本としており、ＯＲ結合された増幅
器の段間には、信号成分のみを伝達し、不要な直流成分
を阻止するカップリングコンデンサが設けられるのが通
常である。
出力する増幅器を基本としており、ＯＲ結合された増幅
器の段間には、信号成分のみを伝達し、不要な直流成分
を阻止するカップリングコンデンサが設けられるのが通
常である。
トランジスタ回路、におけるカップリングコンデンサは
周波数にもよるが、一般に大きな容量が必要であり、集
積化した半導体装置ではカップリングコンデンサはＭＯ
８構造をとることが多い。
周波数にもよるが、一般に大きな容量が必要であり、集
積化した半導体装置ではカップリングコンデンサはＭＯ
８構造をとることが多い。
これは、例えば第１図の断面図に示すようなものであっ
て、図示しないｐ型基板の上部にエピタキシャル成長等
によって作られたｎ型不純物を含むＤ型頭域／の表面部
にはｎ型不純物を高濃度に含むｎ＋領域コが形成され、
このｎ＋領域λの上部にコ酸化シリコン等による絶□縁
膜３が誘電体として形成されており、ｎ 領域ａからア
ルミニウム電極ケを介して引き出された端子ａと絶縁膜
３上に形成されたアルミニウム金属層５を介して引き出
された端子す間で容量を蓄えるものである。
て、図示しないｐ型基板の上部にエピタキシャル成長等
によって作られたｎ型不純物を含むＤ型頭域／の表面部
にはｎ型不純物を高濃度に含むｎ＋領域コが形成され、
このｎ＋領域λの上部にコ酸化シリコン等による絶□縁
膜３が誘電体として形成されており、ｎ 領域ａからア
ルミニウム電極ケを介して引き出された端子ａと絶縁膜
３上に形成されたアルミニウム金属層５を介して引き出
された端子す間で容量を蓄えるものである。
このよう゛なＭｏｓ構造のコンデンサは、従来トランジ
スタとけ別個のｌｌ型領域に形成され、アルミニウム配
線により所定の接続が行われている。
スタとけ別個のｌｌ型領域に形成され、アルミニウム配
線により所定の接続が行われている。
ところが、このような構造のコンデンサにおいては電極
ケからｎ＋領域ユを経て基板／Ｗ至るもう一つの寄生容
量Ｃが等測的に生ずる。この寄日 牛容量ＯＳは第Ω図の回路図中の点線に示すように入力
端子ａから直接基板のアースへ電流を流す回路を形成す
ることになり、この寄生容ｔｃ５が数ｐＦに達する事も
珍しくない。従って寄生容量の大きさはコンデンサの容
量値そのものに比１，７で無視できないものである。そ
してこの寄生容′Ｉｉによって信列が基板に漏れ、数Ｄ
Ｂないし／（）数ＤＢのクロストークを生じさせるとい
う問題がある。
ケからｎ＋領域ユを経て基板／Ｗ至るもう一つの寄生容
量Ｃが等測的に生ずる。この寄日 牛容量ＯＳは第Ω図の回路図中の点線に示すように入力
端子ａから直接基板のアースへ電流を流す回路を形成す
ることになり、この寄生容ｔｃ５が数ｐＦに達する事も
珍しくない。従って寄生容量の大きさはコンデンサの容
量値そのものに比１，７で無視できないものである。そ
してこの寄生容′Ｉｉによって信列が基板に漏れ、数Ｄ
Ｂないし／（）数ＤＢのクロストークを生じさせるとい
う問題がある。
そこで、本発明はノζイポーラ型すニア丁Ｃにおけるカ
ップリングコンデンサの寄生容量によって生じるクロス
トークを減少させることを目的とする。
ップリングコンデンサの寄生容量によって生じるクロス
トークを減少させることを目的とする。
上記目的達成のため、本発明においては酸化膜コンデン
サの導電領域としてｐ型領域を用い、これをエミッタフ
ォロアとし、て使用されるｎｐｎトジンジスタと共に同
一の分離領域により囲まれた同一のｎ型領域内に形成し
、酸化膜コンデンサのｐ型領域をｎｐｎ トランジスタ
のエミッタ領域に電気的に接続するようにしており、酸
化膜コンデンサの絡生容量を通じて基板側に電流が流れ
ない／ζめ、クロストークの発生を抑えることができる
ものである。
サの導電領域としてｐ型領域を用い、これをエミッタフ
ォロアとし、て使用されるｎｐｎトジンジスタと共に同
一の分離領域により囲まれた同一のｎ型領域内に形成し
、酸化膜コンデンサのｐ型領域をｎｐｎ トランジスタ
のエミッタ領域に電気的に接続するようにしており、酸
化膜コンデンサの絡生容量を通じて基板側に電流が流れ
ない／ζめ、クロストークの発生を抑えることができる
ものである。
以下、第３図ないし第ｇ図を参照しながら本発明の実施
例のいくつかを説明する。１ 第３図および第を図は本発明の基本的な実施例を示して
おり、第３図の平面図におけるＡ−Ａ’線に沼った断面
図が第４図である。
例のいくつかを説明する。１ 第３図および第を図は本発明の基本的な実施例を示して
おり、第３図の平面図におけるＡ−Ａ’線に沼った断面
図が第４図である。
これによれば、ｐ型基板／／上に形成されたｎ型領域／
−ｉはｐ＋分離（アイソレージ日／）領域／３によりて
囲まれており、いわゆる島を形成している。
−ｉはｐ＋分離（アイソレージ日／）領域／３によりて
囲まれており、いわゆる島を形成している。
とのｎ ｉｉ７頭城／、Ｉ内にはｎｐｎトランジスタの
（−スとなるｐ型領域／４７、コレクタとなるＩＩ ’
−領域／Ａ、コンデンツの導電領域となるｐ型領域／７
が形成され、ベースの１）型領域／ｌの中にはさらにエ
ミッタ領域となるｎ＋領領域形成されている５、１１つ
型領域／７の土部ＷけＪ酸化シリコン等による絶縁膜！
ｇが形成さ才１．さらにその上にはアルミニウム１層／
９が形成され′（いてこれらはＭ ＯＳ型のコンデンサ
な形成している。ｎ＋領域／３、ｐ種領域／夕、ｎ＋領
域／／、、ｐ ｆｉｉ！Ｉ領域１７にはそれぞれ電極、
２／ 、 ｊ、２ 、２．３゜、２０が形成されていて
、それぞれの領域からの引出ｊ７が行われている。なお
、エミッタ電極、２／とＭＯ３コンデンザ″ｖｆ、極２
０とはアルミニウム配線で直接接続されており、他の電
極も、図示されていないが、他の分＃された領域にある
回路構成要素と接続されており、基板上には集積回路が
形成されている。
（−スとなるｐ型領域／４７、コレクタとなるＩＩ ’
−領域／Ａ、コンデンツの導電領域となるｐ型領域／７
が形成され、ベースの１）型領域／ｌの中にはさらにエ
ミッタ領域となるｎ＋領領域形成されている５、１１つ
型領域／７の土部ＷけＪ酸化シリコン等による絶縁膜！
ｇが形成さ才１．さらにその上にはアルミニウム１層／
９が形成され′（いてこれらはＭ ＯＳ型のコンデンサ
な形成している。ｎ＋領域／３、ｐ種領域／夕、ｎ＋領
域／／、、ｐ ｆｉｉ！Ｉ領域１７にはそれぞれ電極、
２／ 、 ｊ、２ 、２．３゜、２０が形成されていて
、それぞれの領域からの引出ｊ７が行われている。なお
、エミッタ電極、２／とＭＯ３コンデンザ″ｖｆ、極２
０とはアルミニウム配線で直接接続されており、他の電
極も、図示されていないが、他の分＃された領域にある
回路構成要素と接続されており、基板上には集積回路が
形成されている。
このような構造の集積回路装置（は、公知の方法を用い
て例えば次のＪ″うに作ることができる６凍ず、ｐ型シ
リコン基板／／を準備し、この表面にｎ型不純物例虹げ
リンを反応ガスの中にＰ−ブしながらエピタキシャル成
長を行いｎ型層／〕を形成する。この場合、コレクタ領
域に低抵抗の導通路を形成するためヒ素等のｎ型不純物
火高濃度に含む１１ ”層（埋込層）をエピタキシャル
成長の前に形成−することが通常行われる。次に、エピ
タキシャル成長ｎ型層・′ノの上面に酸化膜を成長させ
、これを写真食刻した後、ｐ型不純物例えばホウ素を高
濃度に拡散させｐ 分離領域／３と（〜ｎｎ型層ノー島
状に分離する。次に酸化膜形成、フォトエツチング、拡
散をくり返し７て所要のｐ型領域／４’および、／７、
ｎ 領域１５および／６を得、コンデンサ一部には更に
ＯＶ Ｄ法等により、２酸化シリコン膜７ｇ似形成する
。最後に電極とな、る部分の開［１を１ｊつだ後、表面
全体にアルミニウムを真空蒸危し、配線部を残すように
エツチングを行って配線を形成する。
て例えば次のＪ″うに作ることができる６凍ず、ｐ型シ
リコン基板／／を準備し、この表面にｎ型不純物例虹げ
リンを反応ガスの中にＰ−ブしながらエピタキシャル成
長を行いｎ型層／〕を形成する。この場合、コレクタ領
域に低抵抗の導通路を形成するためヒ素等のｎ型不純物
火高濃度に含む１１ ”層（埋込層）をエピタキシャル
成長の前に形成−することが通常行われる。次に、エピ
タキシャル成長ｎ型層・′ノの上面に酸化膜を成長させ
、これを写真食刻した後、ｐ型不純物例えばホウ素を高
濃度に拡散させｐ 分離領域／３と（〜ｎｎ型層ノー島
状に分離する。次に酸化膜形成、フォトエツチング、拡
散をくり返し７て所要のｐ型領域／４’および、／７、
ｎ 領域１５および／６を得、コンデンサ一部には更に
ＯＶ Ｄ法等により、２酸化シリコン膜７ｇ似形成する
。最後に電極とな、る部分の開［１を１ｊつだ後、表面
全体にアルミニウムを真空蒸危し、配線部を残すように
エツチングを行って配線を形成する。
このような構ｎ丁の半導体装置中のｎ ｐ ＩＩ ）ラ
ンジスタをコレクタ接地のエミッタフォロアとＬ２て使
用すれば、酸化膜コンデンサのｐ領域／７の電位はｎ領
域ｌ′、２よりも低くなり、こ才１らのｐ ｎ接合は逆
ノζイアスとなるから、酸化膜コンデン゛すにおいて対
基板間に生じていた寄生容量はｐｎ接合による容ｔｏ６
’となり、これが第５図に示すようにエミッタフォロワ
となっているトランジスタのエミッターコレクタ間に存
在し、イぎ号を矢印のようにエミッタからコレクタに戻
すため、直接基板に信号電流が漏洩せず、クロストーク
が悪化しない。
ンジスタをコレクタ接地のエミッタフォロアとＬ２て使
用すれば、酸化膜コンデンサのｐ領域／７の電位はｎ領
域ｌ′、２よりも低くなり、こ才１らのｐ ｎ接合は逆
ノζイアスとなるから、酸化膜コンデン゛すにおいて対
基板間に生じていた寄生容量はｐｎ接合による容ｔｏ６
’となり、これが第５図に示すようにエミッタフォロワ
となっているトランジスタのエミッターコレクタ間に存
在し、イぎ号を矢印のようにエミッタからコレクタに戻
すため、直接基板に信号電流が漏洩せず、クロストーク
が悪化しない。
実際の製品では本発明の適用により、数ＤＢないし／θ
数ＤＢのクロストークの改善が見られた。
数ＤＢのクロストークの改善が見られた。
第６図および第７図は本発明の仙の実施例を示すもので
、第を図の平面図におけるＢ −Ｂ′に沿った断面図が
第７図であり、第３図および第９図と同じ部分には同じ
番号を付している。異なるのは酸化膜コンデンサの導筒
、領域となっているｐ領域７７′の中にｎ＋領領域が形
成されていて、このｎ＋領領域電極２乙によって引き出
されｐ領域７７′から引き出された電極ユＯに共通接続
されている点である。
、第を図の平面図におけるＢ −Ｂ′に沿った断面図が
第７図であり、第３図および第９図と同じ部分には同じ
番号を付している。異なるのは酸化膜コンデンサの導筒
、領域となっているｐ領域７７′の中にｎ＋領領域が形
成されていて、このｎ＋領領域電極２乙によって引き出
されｐ領域７７′から引き出された電極ユＯに共通接続
されている点である。
このような構成においてはｎ領域／ノ、ｐ領域／グ、ｎ
＋領領域上ｎｐｎトランジスタとなり、エミッタ領域を
拡大する事により、エミッタ領域上の絶縁膜は、ベース
領域上の絶縁膜に比べて薄くなる為、少ない面積で所定
の容量を得ることができるという利点がある。
＋領領域上ｎｐｎトランジスタとなり、エミッタ領域を
拡大する事により、エミッタ領域上の絶縁膜は、ベース
領域上の絶縁膜に比べて薄くなる為、少ない面積で所定
の容量を得ることができるという利点がある。
第ｇ図は本発明を実際の集積回路に適用した例の一部を
示す回路図であって、ｎｐｎ）ランジスタＱ、＋ 、
Ｑｔをエミッタフォロアとして用い、インピーダンス変
換をした上カップリングコンデンサＣＩ＋０２を介して
入力が行われるλつの差動増幅器を有するビデオ用の集
積回路を示している。
示す回路図であって、ｎｐｎ）ランジスタＱ、＋ 、
Ｑｔをエミッタフォロアとして用い、インピーダンス変
換をした上カップリングコンデンサＣＩ＋０２を介して
入力が行われるλつの差動増幅器を有するビデオ用の集
積回路を示している。
この回路におけるＱ、とＣ１およびＱ、とＣ７はそれぞ
れ本発明を適用して同一のｎ型領域（島）に形成されて
いる。したがってＱｔ のコレクターエミッタ間および
Ｃ２のコレクターエミッタ間にはそれぞれ酸化膜コンデ
ンサを形成したときのｐｎ接合コンデンサＣ８，および
ＣＦ３２が加わるものの信号電流の漏洩を招く対基板間
の寄生容量はなくなる。
れ本発明を適用して同一のｎ型領域（島）に形成されて
いる。したがってＱｔ のコレクターエミッタ間および
Ｃ２のコレクターエミッタ間にはそれぞれ酸化膜コンデ
ンサを形成したときのｐｎ接合コンデンサＣ８，および
ＣＦ３２が加わるものの信号電流の漏洩を招く対基板間
の寄生容量はなくなる。
以上のように本発明によれば、同一り型領域内にコレク
タ接地されるｎｐｎ トランジスタとｎ型領域を導電領
域とする酸化膜コンデンサとを形成し、この酸化膜コン
デンサのｐ型頭域Ｑｎｐｎトランジスタのエミッタ領域
に電気的に接続しているので、通常酸化膜コンデンサの
導電領域と基板間で生ずる寄生容量がなくなり、エミッ
タフォロアのコレクタ側に信号が戻されるブζめ、クロ
ストークの発生を防止することができる。
タ接地されるｎｐｎ トランジスタとｎ型領域を導電領
域とする酸化膜コンデンサとを形成し、この酸化膜コン
デンサのｐ型頭域Ｑｎｐｎトランジスタのエミッタ領域
に電気的に接続しているので、通常酸化膜コンデンサの
導電領域と基板間で生ずる寄生容量がなくなり、エミッ
タフォロアのコレクタ側に信号が戻されるブζめ、クロ
ストークの発生を防止することができる。
第１図は従来の酸化膜コンデンサの構造ケ示す断面図、
第１図は従来の酸化膜コンデンサにおいて生ずる寄生容
ＭＬによりクロストークを生ずる現象を説明する回路図
、第３図は本発明にかかる半導体装１にの一実施例の構
成を示す平面図、第９図は第３図におげろＡＡ’線に沿
った断面を示す断面図、第５図は本発明にかかる半導体
装置における漏洩電流の流れを示す回路図、第を図およ
び第７図は本発明にかかる半導体装置の他の実施例の構
成を示７′畢１４図およびＢＢ’断面図、２； ｇ ｍ
は本発明を実際の集積回路に応用した様子を説明する回
路図である。 １ｌ−ｐ型基板、／−・・ｎ型領域、／３・・・ｐ 領
域、／４’ 、 ／’７ 、 ／７’・−・ｎ型領域、
／６．／乙、パ・・ｎ 領域１、！／ 、 、２２ 、
２３ 、ム・・電極、７ｇ・酸化膜、／夕・・・金属層
１．２亭・・・金属配線。
第１図は従来の酸化膜コンデンサにおいて生ずる寄生容
ＭＬによりクロストークを生ずる現象を説明する回路図
、第３図は本発明にかかる半導体装１にの一実施例の構
成を示す平面図、第９図は第３図におげろＡＡ’線に沿
った断面を示す断面図、第５図は本発明にかかる半導体
装置における漏洩電流の流れを示す回路図、第を図およ
び第７図は本発明にかかる半導体装置の他の実施例の構
成を示７′畢１４図およびＢＢ’断面図、２； ｇ ｍ
は本発明を実際の集積回路に応用した様子を説明する回
路図である。 １ｌ−ｐ型基板、／−・・ｎ型領域、／３・・・ｐ 領
域、／４’ 、 ／’７ 、 ／７’・−・ｎ型領域、
／６．／乙、パ・・ｎ 領域１、！／ 、 、２２ 、
２３ 、ム・・電極、７ｇ・酸化膜、／夕・・・金属層
１．２亭・・・金属配線。
Claims (1)
- 【特許請求の範囲】 分離領域により囲まれたｎ型領域内に形成されコレクタ
接地されるｎｐｎトランジスタと、前記ｎ型領域内にさ
らに形成されたｐ型頭域、その上に形成された酸化膜お
よびさらにその上に形成された金属層により構成される
酸化膜コンデンサとから成り、 前記酸化膜コンデンサの前記ｐ型頭域を前記ｎｐｎトラ
ンジスタのエミッタ領域に電気的に接続した半導体集積
回路要素、 を有する半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58033439A JPS59159560A (ja) | 1983-03-01 | 1983-03-01 | 半導体装置 |
| US06/584,506 US4633291A (en) | 1983-03-01 | 1984-02-28 | High-gain semiconductor device with capacitive coupling |
| EP84102129A EP0117566B1 (en) | 1983-03-01 | 1984-02-29 | Semiconductor device having a coupling capacitor |
| DE8484102129T DE3475144D1 (en) | 1983-03-01 | 1984-02-29 | Semiconductor device having a coupling capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58033439A JPS59159560A (ja) | 1983-03-01 | 1983-03-01 | 半導体装置 |
Publications (1)
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