KR100553015B1 - 반도체장치 - Google Patents

반도체장치

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KR100553015B1
KR100553015B1 KR1019980004170A KR19980004170A KR100553015B1 KR 100553015 B1 KR100553015 B1 KR 100553015B1 KR 1019980004170 A KR1019980004170 A KR 1019980004170A KR 19980004170 A KR19980004170 A KR 19980004170A KR 100553015 B1 KR100553015 B1 KR 100553015B1
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타카유키 시미즈
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오끼 덴끼 고오교 가부시끼가이샤
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Abstract

외부 서지전압, 예컨대 정전기 서지전압 등으로부터 바이폴라트랜지스터를 보호하는 소자로서 동작하는 빌트인 구성요소와 플레이너 바이폴라트랜지스터가 설치된 반도체 장치에는 플레이너 바이폴라트랜지스터가 형성된 반도체 기판의 도전성과 반대의 도전성을 갖는 도핑영역이 더 설치된 플레이너 바이폴라트랜지스터가 설치되고, 상기 도핑영역은 바이폴라트랜지스터에 인접한 위치에 있고 반도체 기판의 표면을 따라 형성되며, 바이폴라트랜지스터의 에미터는 도핑영역과 고정전위(VEE) 또는 접지전위에 접속되어, 트랜지스터를 포함하지 않으면 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 바이폴라트랜지스터를 보호하도록 형성된 빌트인 구성요소를 포함하는 회로의 동작속도가 전위 기생용량에 의해 감소되지 않는다.

Description

반도체 장치
본 발명은 플레이너 바이폴라트랜지스터와, 바이폴라트랜지스터를 외부 서지전압, 예컨대 정전기 서지전압으로부터 보호하는 빌트인 구성요소가 설치된 반도체 장치에 관한 것이다.
트랜지스터는 한 주기동안 트랜지스터를 사용하는 IC 등에 종종 발생되는 외부 서지전압, 예컨대 정전기 서지전압에 종종 노출되는데, 이 IC 등은 IC등이 절연체와 마찰되어 있는 환경에서 사용되므로, 정전기 전기가 IC 등의 내부에서 및/또는 IC 등의 위에서 발생된다. 또, 트랜지스터를 그러한 외부 서지전압으로부터 보호하기 위해, 트랜지스터로부터 외부 전압을 제거하거나, 외부전압이 트랜지스터를 바이패스하도록 하게 하는 소자로서 작용하는 구성요소는 트랜지스터가 내장된 반도체 장치에 내장된다.
이하, 플레이너 바이폴라트랜지스터와, 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 바이폴라트랜지스터를 보호하는 소자로서 작용하는 빌트인 구성요소가 설치된 그러한 반도체 장치의 일례를, 그것의 회로를 나타내는 도 1과 그것의 개략적인 층 구조를 나타내는 도 2를 참조하여 간략히 설명한다.
도 1을 참조하면, 입력신호(IN)는 NPN 트랜지스터(TR1)의 베이스(B)에 인가되고, 출력신호(OUT)는 트랜지스터(TR1)의 콜렉터(C)에서 획득된다. 정(+)전원(Vcc)은 정전원(Vcc)과 역방향으로 접속된 다이오드(d1)를 통해서 콜렉터(C)에 인가된다. 콜렉터(C)는 콜렉터(C)와 고정전위(VEE)를 역방향으로 브리지 하는 다이오드(d2)를 통해서 접지 되거나, 고정전위(VEE) 또는 접지전위에 접속된다. 즉, 고정전위(VEE) 또는 접지전위로부터 콜렉터(C)쪽으로 콜렉터(C)와 고정전위(VEE) 또는 접지전위를 브리지 하도록 다이오드(d2)가 접속된다. 또한, 트랜지스터(TR1)의 에미터(E)가 접지 되거나 고정전위(VEE) 또는 접지전위와 접속된다. 이 회로에서, 2개의 다이오드(d1) 및 (d2)의 결합은 트랜지스터(TR1)를 외부 서지전압으로부터 보호하는 소자로서 작용하는 빌트인 구성요소(100)이다. 도면에서, 빌트인 구성요소(100)는 점선으로 나타낸 박스로 둘러싸여 있다.
도 2를 참조하면, 콜렉터(2a), 베이스(2b) 및 에미터(2c)로 이루어진 NPN 트랜지스터(TR1)는 p형 반도체 기판(1) 내에 형성된다. 트랜지스터(TR1)의 주위에는, p형 반도체 기판(1) 내에 형성된 n형 층(101a) 내에 형성된 p형 층(101b)으로 구성된 다이오드(d1)와, p형 반도체 기판(1) 내에 형성된 n형 층(102a) 내에 형성된 p형 층(102b)으로 구성된 다이오드(d2)가 설치된다. n형 층(101a)이 정전원(Vcc)에 접속된 다이오드(d1)의 p형 층(101b)은 콜렉터(2a)에 접속된다. 또한, 다이오드(d2)의 n형 층(102a)에는 콜렉터(2a)가 접속된다. 출력신호(OUT)는 콜렉터(2a)에서 획득된다. 입력신호(IN)는 베이스(2b)에 인가된다. 에미터(2c)와 다이오드(d2)의 p형 층(102b)은 접지 되거나 고정전위(VEE)에 접속된다.
전원 전압(Vcc)보다 큰 외부 정 서지전압이 콜렉터(C)에 인가되어 다이오드(d1)가 온 되고, 결과적으로 전원(Vcc)쪽으로 이동되어 트랜지스터(TR1)에 침입할 수 없다. 고정전위(VEE)보다 낮은 외부 부(-) 서지전압이 콜렉터(C)에 인가되어 다이오드(d2)가 온 되고, 결과적으로 고정전위(VEE)쪽으로 이동되어 트랜지스터(TR1)에 침입할 수 없다. 이러한 경우에, 그것의 극성에 관계없이 트랜지스터(TR1)가 외부 서지전압으로부터 보호된다.
외부 서지전압으로부터 바이폴라트랜지스터를 보호하는 기생 바이폴라트랜지스터로서 동작하는 모놀리식 구성요소가 첨부된 플레이너 바이폴라트랜지스터가 설치된 반도체 장치는 하나의 특허 정보 JP-A-95-122715에 개시되어 있다.
그러나, 외부 서지전압으로부터 바이폴라트랜지스터를 보호하는 기생 바이폴라트랜지스터로서 동작하는 모놀리식 구성요소 또는 빌트인 구성요소가 첨부된 바이폴라트랜지스터가 설치된 상기 반도체 장치는 1개 또는 그 이상의 기생용량이 바이폴라트랜지스터와 접속되도록 반드시 형성되어 있어야 하는 결점을 수반한다. 이들 기생용량은 바이폴라트랜지스터를 포함하는 회로의 동작속도를 용이하게 감소시킨다. 예컨대, 도 1 및 도 2를 참조하면, 트랜지스터(TR1)의 동작속도는 3개의 전위 기생용량에 의해 감소되는데, 3개의 기생용량 중 하나는 트랜지스터(TR1)의 콜렉터(2a)와 다이오드(d1) 및 (d2)을 접속하는 배선, p형 반도체 기판(1)의 표면을 덮는 절연층(1a) 및 p형 반도체 기판(1)으로 구성되고, 다른 2개는 다이오드(d1) 및 (d2)의 p형 층과 n형 층을 분리하는 공핍층에 의해 발생된다.
따라서, 본 발명의 목적은 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 바이폴라트랜지스터를 보호하는 소자로서 동작하는 빌트인 구성요소와, 플레이너 바이폴라트랜지스터가 설치된 반도체 장치를 제공하는 것이고, 여기서 상기 트랜지스터를 포함하지 않으면, 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 트랜지스터를 보호하도록 형성된 빌트인 구성요소를 포함하는 회로의 동작속도는 전위 기생용량에 의해 감소되지 않는다.
상기 목적을 달성하기 위해, 본 발명의 제1실시예에 따른, 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 바이폴라트랜지스터를 보호하는 소자로서 동작하는 빌트인 구성요소와, 플레이너 바이폴라트랜지스터가 설치된 반도체 장치에는 상기의 플레이너 바이폴라트랜지스터가 형성되는 반도체 기판의 도전성과 반대의 도전성을 갖는 도핑영역이 더 설치된 플레이너 바이폴라트랜지스터가 설치되고, 상기 도핑영역은 바이폴라트랜지스터에 인접한 위치에 있으며 반도체 기판의 표면을 따라 형성되고, 상기 바이폴라트랜지스터의 에미터는 상기 도핑영역과, 고정전위(VEE) 또는 접지전위에 접속된다.
상기 반도체 장치에 있어서, 플레이너 바이폴라트랜지스터는 NPN 트랜지스터 또는 PNP 트랜지스터 중 어느 하나일 수 있다.
또, 상기 반도체 장치에 있어서, 반도체 기판은 고정전위(VEE) 또는 접지전위에 접속된다.
상기 반도체 장치에 있어서, 바이폴라트랜지스터는 상기 도핑영역으로 둘러싸일 수 있다.
상기의 반도체 장치에 있어서, 정전원(Vcc)에 접속된 다른 도핑영역은 상기 도핑영역과 인접한 위치에 설치될 수 있다.
2개의 독립적인 도핑영역이 설치된 상기 반도체 장치에 있어서, 플레이너 바이폴라트랜지스터는 NPN 트랜지스터 또는 PNP 트랜지스터 중 어느 하나일 수 있다.
또, 2개의 독립적인 도핑영역이 설치된 상기 반도체 장치에 있어서, 반도체 기판은 고정전위(VEE) 또는 접지전위에 접속될 수 있다.
2개의 독립적인 도핑영역이 설치된 상기 반도체 장치에 있어서, 바이폴라트랜지스터는 상기 도핑영역과 상기의 다른 도핑영역으로 둘러싸일 수 있다.
2개의 독립적인 도핑영역이 설치된 상기의 반도체 장치에 있어서, 바이폴라트랜지스터의 1/2부분은 상기의 도핑영역으로 둘러싸일 수 있고, 바이폴라트랜지스터의 나머지 1/2부분은 상기의 다른 도핑영역으로 둘러싸일 수 있다.
2개의 독립적인 도핑영역이 설치된 상기의 반도체 장치에 있어서, 바이폴라트랜지스터의 대부분은 상기의 도핑영역으로 둘러싸일 수 있고, 바이폴라트랜지스터의 나머지 한정된 부분은 다른 도핑영역으로 둘러싸여 있다.
본 발명의 다양한 특징 및 이점은 첨부도면에 의거하여 제공된 이하의 보다 상세한 설명으로부터 용이하게 이해할 수 있다.
이하, 도면을 참조하여, 본 발명의 4개의 독립적인 실시예에 따른, 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 바이폴라트랜지스터를 보호하는 소자로서 동작하는 빌트인 구성요소와, 플레이너 바이폴라트랜지스터가 설치된 반도체 장치에 대해서 상세히 설명한다.
제1실시예
반도체 기판의 도전성과 반대의 도전성을 갖는 도핑영역을 갖고, 상기 도핑영역은 반도체 기판의 표면을 따라 형성되고 바이폴라트랜지스터와 인접한 위치에 있으며, 바이폴라트랜지스터의 에미터는 도핑영역과 고정전위(VEE) 또는 접지전위에 접속되도록 구성된 플레이너 바이폴라트랜지스터.
도 3 및 도 4를 참조하면, p형 Si기판(1)의 표면은 그 위에 SiO2막(1a)을 형성하도록 산화된다. 콜렉터가 그 위에 형성될 영역으로부터 SiO2막(1a)을 제거한 후에, n형 불순물이 Si기판(1)의 표면영역 내부로 주입되어 콜렉터(2a)를 형성한다. 어닐링 공정을 수행하여 n형 불순물을 확산한 후에, 어닐링 공정 중에 형성된 또 다른 SiO2막은 베이스가 그 위에 형성될 영역으로부터 제거된다. p형 불순물을 Si기판(1)의 표면영역으로 주입하여 베이스(2b)를 형성한다. 어닐링 공정을 수행하여 p형 불순물을 확산한 후에, 어닐링 공정 중에 형성된 또 다른 SiO2막과 원래의 SiO2막(1a)은 에미터 및 n형영역이 형성될 영역으로부터 제거된다. n형 불순물을 Si기판(1)의 표면영역 내부로 주입하여 에미터(2c)와 n형영역(3)을 형성한다. 어닐링 공정을 수행하여 n형 불순물을 확산한다. 에칭 고정을 수행하여 콜렉터(2a), 베이스(2b), 에미터(2c) 및 n형영역(3) 상에 콘택홀을 형성한다. Al이 Si기판(1) 상에 적층된 후에, Al 막이 콜렉터(2a), 베이스(2b) 및 에미터(2c)의 전극 형상과, 출력회로(OUT)와 콜렉터(2a)를 접속하고, 입력회로(IN)와 베이스(2b)를 접속하며, 고정전위(VEE) 또는 접지전위와 에미터(2c) 및 n형영역(3)을 접속하는 배선의 형상으로 패턴된다.
도 3, 도 4 및 도 5를 참조하면, n형 층(2a) 및 p-Si기판(1)으로 구성된 p-n 접합과, p-Si기판(1) 및 n형영역(3)으로 구성된 p-n 접합은 기생 다이오드(d1) 및 (d2)이기 때문에, 바이폴라트랜지스터(TR1)의 콜렉터(C)는 역방향으로 서로 접속되는 다이오드(d3) 및 (d4)의 직렬 회로(10)를 통해서 고정전위(VEE) 또는 접지전위에 접속된다. 다이오드(d4)는 순방향으로 트랜지스터(TR1)의 콜렉터(C)에 접속되지만, 다이오드(d3)는 역방향으로 트랜지스터(TR1)의 콜렉터(C)에 접속된다.
만약 정전원 전압(Vcc)보다 큰 외부 정 서지전압이 콜렉터(C)에 인가되면, 역방향으로 접속된 다이오드(d3)는 브레이크 다운되고, 외부 서지전압은 순방향으로 접속된 다이오드(d4)를 통해서 고정전위(VEE) 또는 접지전위로 방전된다. 따라서, 외부 서지전압은 바이폴라트랜지스터(TR1)를 바이패스하고, 바이폴라트랜지스터(TR1)는 외부 정 서지전압으로부터 보호된다.
만약 고정전위(VEE)외부 부 서지전압보다 작은 외부 부 서지전압이 콜렉터(C)에 인가되면, 순방향으로 접속된 다이오드(d4)는 브레이크 다운되고, 외부 부 서지전압은 역방향으로 접속된 다이오드(d3)를 통해서 고정전위(VEE) 또는 접지로 방전된다. 따라서, 외부 부 서지전압은 바이폴라트랜지스터(TR1)를 바이패스하고, 바이폴라트랜지스터(TR1)는 외부 부 서지전압으로부터 보호된다.
도 6을 참조하면, Si기판(1)은 고정전위(VEE) 또는 접지전위에 접속될 수 있다. 이 경우에, 정전원 전압(Vcc)보다 큰 외부 정 서지전압에 의해 콜렉터(2a)와 p형 Si기판(1)의 n-p 접합 또는 다이오드(d3)가 브레이크 다운되어, 전류가 콜렉터(2a)와 p형 Si기판(1)의 n-p 접합을 통해서 고정전위(VEE)로 흐른다. 이 전류에 의해 p형기판(1)의 전위가 증가하게 되고, 결과적으로, p형 Si기판(1)과 n형영역(3)의 p-n 접합 또는 다이오드(d4)를 통해서 흐르는 전류가 용이하게 증가하게 된다. 그 결과, p형기판(1)의 온도가 증가되는 것을 효율적으로 방지할 수 있다.
도 3, 도 4 및 도 5에는 에미터 접지 시스템 내에 접속된 바이폴라트랜지스터(TR1)가 나타나 있지만, 도 7에 나타낸 베이스 접지 시스템과 도 8에 나타낸 콜렉터 접지 시스템(또는 에미터 추종 시스템)도 사용할 수 있다.
상기의 설명은 NPN 트랜지스터에 한정되었지만, PNP 트랜지스터와 p형영역의 결합도 사용할 수 있다.
어느 한쪽의 경우에 있어서, 본 발명의 실시예에 따른, 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 바이폴라트랜지스터를 보호하는 소자로서 동작하는 빌트인 구성요소와 플레이너 바이폴라트랜지스터가 설치된 반도체 장치에 새롭게 삽입된 구성요소는 플레이너 바이폴라트랜지스터의 콜렉터에는 접속되지 않는다. 따라서, 플레이너 바이폴라트랜지스터의 콜렉터에 접속된 어떠한 기생용량도 본 실시예에 따른 반도체 장치에 대해서 형성되지 않는다. 그 결과, 본 실시예는 본 실시예에 의해 새롭게 삽입된 구성요소에 의해 보호되는 플레이너 바이폴라트랜지스터의 동작속도에 어떤 반대의 결과를 일으킬 가능성은 전혀 없다.
제2실시예
반도체 기판의 도전성과 반대의 도전성을 갖는 도핑영역으로 둘러싸인 플레이너 바이폴라트랜지스터.
도 9 및 도 10을 참조하면, 콜렉터(2a), 베이스(2b) 및 에미터(2c)로 구성된 플레이너 바이폴라트랜지스터(TR1)는 n형영역(4)으로 둘러싸여 있다. 도 3에 도시한 바와 같이, 입력신호(IN)는 베이스(2b)에 인가되고, 출력신호(OUT)는 콜렉터(2a)에 접속된 출력단자(OUT)에서 획득된다. 에미터(2c)는 고정전위(VEE)에 접속되거나 접지 된다. 부수적으로, 본 실시예에서 그것은 트랜지스터(TR1)를 둘러싸는 n형영역(4)에 접속된다.
본 발명의 제2실시예에 따른, 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 바이폴라트랜지스터를 보호하는 소자로서 동작하는 빌트인 구성요소와 플레이너 바이폴라트랜지스터가 설치된 반도체 장치의 동작은 본 발명의 제1실시예에 따른, 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 바이폴라트랜지스터를 보호하는 소자로서 동작하는 빌트인 구성요소와 플레이너 바이폴라트랜지스터가 설치된 반도체 장치의 동작과 완전히 동일하다.
만약 정전원 전압(Vcc)보다 큰 외부 정 서지전압이 콜렉터(C)에 인가되면, 콜렉터(2a)와 p형 Si기판(1)의 n-p접합은 브레이크 다운되고, 외부 정 서지전압은 p형 Si기판(1)과 n형영역(4)의 p-n 접합을 통해서 고정전위(VEE)로 방전된다. 따라서, 외부 정 서지전압은 바이폴라트랜지스터(TR1)를 바이패스하고, 바이폴라트랜지스터(TR1)는 외부 정 서지전압으로부터 보호된다.
만약 고정전위(VEE)보다 작은 외부 부 서지전압이 콜렉터(C)에 인가되면, p형 Si기판(1)과 n형영역(4)의 p-n 접합이 브레이크 다운되고, 외부 부 서지전압은 콜렉터(2a)와 p형 Si기판(1)의 n-p 접합을 통해서 고정전위(VEE)로 방전된다. 따라서, 외부 부 서지전압은 바이폴라트랜지스터(TR1)를 바이패스한다.
본 실시예에 있어서, 외부 서지전압에 의해 야기된 전류가 방사상의 방향으로 흐르게 된다. 그 결과, 한정된 영역 또는 일부분의 영역에서 온도가 증가되는 것을 효율적으로 방지할 수 있다.
상기의 설명은 NPN 트랜지스터에 한정되었지만, PNP 트랜지스터와 p형영역의 결합도 사용할 수 있다.
어느 한쪽의 경우에 있어서, 본 실시예에 따른, 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 바이폴라트랜지스터를 보호하는 소자로서 동작하는 빌트인 구성요소와 플레이너 바이폴라트랜지스터가 설치된 반도체 장치에 새롭게 삽입된 구성요소는 플레이너 바이폴라트랜지스터의 콜렉터에는 접속되지 않는다. 따라서, 플레이너 바이폴라트랜지스터의 콜렉터에 접속된 어떠한 기생용량도 본 실시예에 따른 반도체 장치에 대해서 형성되지 않는다. 그 결과, 본 실시예는 본 실시예에 의해 새롭게 삽입된 구성요소에 의해 보호되는 플레이너 바이폴라트랜지스터의 동작속도에 어떤 반대의 결과를 일으킬 가능성은 전혀 없다.
제3실시예
반도체 기판의 도전성과 반대의 도전성을 갖는 불순물로 각각이 도핑된 2개의 도핑영역이 첨부되고, 바이폴라트랜지스터의 에미터가 바이폴라트랜지스터(TR1)에 인접하게 위치된 도핑영역 중 하나와, 고정전위(VEE) 또는 접속전위에 접속되며, 바이폴라트랜지스터(TR1)로부터 멀리 떨어져서 위치된 도핑영역 중 다른 하나는 정전원(Vcc)에 접속되도록 구성된 플레이너 바이폴라트랜지스터.
도 11, 도 12 및 도 13을 참조하면, 콜렉터(2a), 베이스(2b) 및 에미터(2c)로 구성된 플레이너 바이폴라트랜지스터에는 p형 Si기판(1)의 도전성과 반대의 도전성을 갖는 불순물 또는 n 불순물로 각각이 도핑된 2개의 도핑영역(3) 및 (5)이 첨부된다. 에미터(2c)는 바이폴라트랜지스터(TR1)에 인접하게 위치된 n형영역의 제1영역(3)과, 고정전위(VEE) 또는 접지전위에 접속된다. 바이폴라트랜지스터(TR1)로부터 멀리 떨어져서 위치된 n형영역의 제2영역(5)은 정전원(Vcc)에 접속된다.
도 13에는 반도체 장치의 등가 회로가 도시되어 있다.
n형영역의 제1영역(3)의 동작은 본 발명의 제1실시예의 도핑영역(3)의 동작과 동일하다.
만약 정전원 전압(VCC)보다 큰 외부 정 서지전압이 콜렉터(C)에 인가되면, 콜렉터(2a)와 p형기판(1)의 n-p 접합 또는 역방향으로 접속된 다이오드(d3)는 브레이크 다운되고, 외부 서지전압은 고정전위(VEE)로 방전되거나, p형기판(1)과 n형영역(3)의 p-n 접합 또는 순방향으로 접속된 다이오드(d4)를 통해서 접지로 방전된다. 따라서, 외부 서지전압은 바이폴라트랜지스터(TR1)를 바이패스하고, 바이폴라트랜지스터(TR1)는 외부 정 서지전압으로부터 보호된다.
만약 고정전위(VEE)보다 작은 외부 부 서지전압이 콜렉터(C)에 인가되면, p형기판(1)과 n형영역(3)의 n-p 접합 또는 순방향으로 접속된 다이오드(d4)는 브레이크 다운되고, 외부 부 서지전압은 고정전위(VEE)로 방전되거나, 콜렉터(2a)와 p형기판(1)의 n-p 접합 또는 역방향으로 접속된 다이오드(d3)를 통해서 접지로 방전된다. 따라서, 외부 부 서지전압은 바이폴라트랜지스터(TR1)를 바이패스하고, 바이폴라트랜지스터(TR1)는 외부 부 서지전압으로부터 보호된다.
이하, n형영역의 제2영역(5)의 동작에 대해서 설명할 것이다.
만약 정전원 전압(Vcc)보다 큰 외부 부 서지전압이 콜렉터(C)에 인가되고, 다이오드(d3) 및 (d4)이 온 되면, n형영역(3)과 p형기판(1)의 n-p 접합 또는 다이오드(d5)와, p형기판(1)과 n형영역(5)의 p-n 접합 또는 다이오드(d6)도 온 되어 콜렉터(C)와 정전원(Vcc)을 접속한다.
만약 고정전위(VEE)보다 작은 외부 부 서지전압이 콜렉터(C)에 인가되고, 콜렉터(2a)와 p형기판(1)의 n-p 접합 또는 다이오드(d3)와, p형기판(1)과 n형영역(3)의 p-n 접합 또는 다이오드(d4)가 온 되면, n형영역(3)과 p형기판(1)의 n-p 접합 또는 다이오드(d5)와, p형기판(1)과 n형영역(5)의 p-n 접합 또는 다이오드(d6)도 온 되어 에미터(E)와 전원(Vcc)을 접속한다.
또한, 에미터(E)가 고정전위(Vcc)에 비접속되어 있는 경우에, 본 실시예에 따른, 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 바이폴라트랜지스터를 보호하는 소자로서 동작하는 빌트인 구성요소와 플레이너 바이폴라트랜지스터가 설치된 반도체 장치는 상술한 것과 비슷하게 동작한다.
따라서, 바이폴라트랜지스터(TR1)의 콜렉터(C)에 인가된 외부 서지전압은 트랜지스터(TR1)로부터 제거된다.
비록 상기의 설명은 NPN 트랜지스터에 한정되었지만, PNP 트랜지스터와 p형영역의 결합도 사용할 수 있다.
어느 한쪽의 경우에 있어서, 본 실시예에 따른, 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 바이폴라트랜지스터를 보호하는 소자로서 동작하는 빌트인 구성요소와 플레이너 바이폴라트랜지스터가 설치된 반도체 장치에 새롭게 삽입된 구성요소는 플레이너 바이폴라트랜지스터의 콜렉터에는 접속되지 않는다. 따라서, 플레이너 바이폴라트랜지스터의 콜렉터에 접속된 어떠한 기생용량도 본 실시예에 따른 반도체 장치에 대해서 형성되지 않는다. 그 결과, 본 실시예는 본 실시예에 의해 새롭게 삽입된 구성요소에 의해 보호되는 플레이너 바이폴라트랜지스터의 동작속도에 어떤 반대의 결과를 일으킬 가능성은 전혀 없다.
도 14를 참조하면, 제1실시예에서 실현된 동일 결과를 얻기 위해, 제1실시예의 경우에서와 같이, Si기판(1)은 고정전위(VEE) 또는 접지전위에 접속될 수 있다. 즉, p형 Si기판(1)의 온도가 증가되는 것을 효율적으로 방지한다.
제4실시예
반도체 기판의 도전성과 반대의 도전성을 갖는 2개의 도핑영역으로 둘러싸인 플레이너 바이폴라트랜지스터.
도 15 및 도 16을 참조하면, 콜렉터(2a), 베이스(2b) 및 에미터(2c)로 구성된 플레이너 바이폴라트랜지스터(TR1)는 p형 Si기판의 도전성과 반대의 도전성을 갖는 2개의 n형영역(3) 및 (5)으로 둘러싸여 있다. 입력신호(IN)는 베이스(2b)에 인가되고, 출력신호(OUT)는 출력단자(OUT)로부터 획득된다. 에미터(2c)는 바이폴라트랜지스터(TR1)에 인접하게 위치된 도핑영역의 제1n형영역(3)과, 고정전위(VEE) 또는 접지전위에 접속된다. 바이폴라트랜지스터(TR1)로부터 멀리 떨어져서 위치된 도핑영역(5)의 제2영역은 정전원(Vcc)에 접속된다.
본 발명의 제4실시예에 따른 반도체 장치의 동작은 본 발명의 제3실시예에 따른 반도체 장치의 동작과 완전히 동일하다.
비록 상기의 설명은 NPN 트랜지스터에 한정되었지만, PNP 트랜지스터와 p형영역의 결합도 사용할 수 있다.
어느 한쪽의 경우에 있어서, 본 실시예에 따른, 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 바이폴라트랜지스터를 보호하는 소자로서 동작하는 빌트인 구성요소와 플레이너 바이폴라트랜지스터가 설치된 반도체 장치에 새롭게 삽입된 구성요소는 플레이너 바이폴라트랜지스터(TR1)의 콜렉터에는 접속되지 않는다. 따라서, 플레이너 바이폴라트랜지스터(TR1)의 콜렉터에 접속된 어떠한 기생용량도 본 실시예에 따른 반도체 장치에 대해서 형성되지 않는다. 그 결과, 본 실시예는 본 실시예에 의해 새롭게 삽입된 구성요소에 의해 보호되는 플레이너 바이폴라트랜지스터의 동작속도에 어떤 반대의 결과를 일으킬 가능성은 전혀 없다.
도 17을 참조하면, 제1실시예에서 실현된 동일 결과를 얻기 위해(도 6을 참조), 제1실시예의 경우에서와 같이, p형 Si기판(1)은 고정전위(VEE) 또는 접지전위에 접속될 수 있다. 즉, p형 Si기판(1)의 온도가 증가되는 것을 효율적으로 방지한다.
도 18을 참조하면, 플레이너 바이폴라트랜지스터의 왼쪽 반은 제1도핑영역(3)으로 둘러싸여 있고, 플레이너 바이폴라트랜지스터(TR1)의 오른쪽 반은 제2도핑영역(5)으로 둘러싸여 있다. 다이오드(d3) 및 (d4)는 제1도핑영역(3)과 제2도핑영역(5)의 대향하는 가장자리 사이에 존재한다.
도 19를 참조하면, 플레이너 바이폴라트랜지스터(TR1)의 대부분은 제1도핑영역(3)으로 둘러싸여 있고, 플레이너 바이폴라트랜지스터(TR1)의 나머지 한정된 부분은 제2도핑영역(4)으로 둘러싸여 있다.
본 발명은 특정한 실시예를 참조하여 설명했지만, 이 설명은 제한된 의미로 해석된다는 것을 의미하지 않는다. 본 발명의 따른 실시예 뿐만 아니라 개시된 실시예의 다양한 변형은 본 발명의 설명을 참조하여 본 발명이 속하는 기술분야의 당업자에게서 분명해질 것이다. 따라서, 따라서, 이와 같은 모든 변형 또는 실시예는 본 발명의 진정한 범주에 속하므로, 첨부된 청구범위는 이들 모든 변형 또는 실시예를 포괄하는 것으로 이해되어야 할 것이다.
상술한 바와 같이, 본 발명이 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 바이폴라트랜지스터를 보호하는 소자로서 동작하는 빌트인 구성요소와 플레이너 바이폴라트랜지스터가 설치된 반도체 장치를 성공적으로 제공하고, 플레이너 바이폴라트랜지스터의 콜렉터에 접속되도록 어떠한 기생용량도 형성되지 않기 때문에, 상기 트랜지스터를 포함하지 않으면, 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 트랜지스터를 보호하도록 형성된 빌트인 구성요소를 포함하는 회로의 동작속도가 전위 기생용량에 의해 감소되지 않는다는 것을 상기 설명으로부터 분명히 알 수 있었다.
도 1은 종래기술에 따른, 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 바이폴라트랜지스터를 보호하는 소자로서 동작하는 빌트인 구성요소와 플레이너 바이폴라트랜지스터가 설치된 대표적인 반도체 장치의 회로도,
도 2는 종래기술에 따른, 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 바이폴라트랜지스터를 보호하는 소자로서 동작하는 빌트인 구성요소와 플레이너 바이폴라트랜지스터가 설치된 대표적인 반도체 장치의 개략 단면도,
도 3은 본 발명의 제1실시예에 따른, 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 바이폴라트랜지스터를 보호하는 소자로서 동작하는 빌트인 구성요소와 플레이너 바이폴라트랜지스터가 설치된 반도체 장치의 개략 단면도,
도 4는 본 발명의 제1실시예에 따른, 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 바이폴라트랜지스터를 보호하는 소자로서 동작하는 빌트인 구성요소와 플레이너 바이폴라트랜지스터가 설치된 반도체 장치의 개략 평면도,
도 5는 본 발명의 제1실시예에 따른, 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 바이폴라트랜지스터를 보호하는 소자로서 동작하는 빌트인 구성요소와 플레이너 바이폴라트랜지스터가 설치된 반도체 장치의 등가 회로도,
도 6은 본 발명의 제1실시예의 변형예에 따른, 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 바이폴라트랜지스터를 보호하는 소자로서 동작하는 빌트인 구성요소와 플레이너 바이폴라트랜지스터가 설치된 반도체 장치의 개략 단면도,
도 7은 본 발명의 제1실시예에 따른, 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 바이폴라트랜지스터를 보호하는 소자로서 동작하는 빌트인 구성요소와 플레이너 바이폴라트랜지스터가 설치된 반도체 장치의 회로도,
도 8은 본 발명의 제1실시예에 따른, 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 바이폴라트랜지스터를 보호하는 소자로서 동작하는 빌트인 구성요소와 플레이너 바이폴라트랜지스터가 설치되고, 상기 바이폴라트랜지스터가 콜렉터 접지 시스템 또는 에미터 추종 시스템 내에 접속되어 있는 반도체 장치의 회로도,
도 9는 본 발명의 제2실시예에 따른, 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 바이폴라트랜지스터를 보호하는 소자로서 동작하는 빌트인 구성요소와 플레이너 바이폴라트랜지스터가 설치된 반도체 장치의 개략 단면도,
도 10은 본 발명의 제2실시예에 따른, 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 바이폴라트랜지스터를 보호하는 소자로서 동작하는 빌트인 구성요소와 플레이너 바이폴라트랜지스터가 설치된 반도체 장치의 개략 평면도,
도 11은 본 발명의 제3실시예에 따른, 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 바이폴라트랜지스터를 보호하는 소자로서 동작하는 빌트인 구성요소와 플레이너 바이폴라트랜지스터가 설치된 반도체 장치의 개략 단면도,
도 12는 본 발명의 제3실시예에 따른, 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 바이폴라트랜지스터를 보호하는 소자로서 동작하는 빌트인 구성요소와 플레이너 바이폴라트랜지스터가 설치된 반도체 장치의 개략 평면도,
도 13은 본 발명의 제3실시예에 따른, 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 바이폴라트랜지스터를 보호하는 소자로서 동작하는 빌트인 구성요소와 플레이너 바이폴라트랜지스터가 설치된 반도체 장치의 등가 회로도,
도 14는 본 발명의 제3실시예의 변형예에 따른, 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 바이폴라트랜지스터를 보호하는 소자로서 동작하는 빌트인 구성요소와 플레이너 바이폴라트랜지스터가 설치된 반도체 장치의 개략 단면도,
도 15는 본 발명의 제4실시예에 따른, 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 바이폴라트랜지스터를 보호하는 소자로서 동작하는 빌트인 구성요소와 플레이너 바이폴라트랜지스터가 설치된 반도체 장치의 개략 단면도,
도 16은 본 발명의 제4실시예에 따른, 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 바이폴라트랜지스터를 보호하는 소자로서 동작하는 빌트인 구성요소와 플레이너 바이폴라트랜지스터가 설치된 반도체 장치의 개략 평면도,
도 17은 본 발명의 제4실시예의 변형예에 따른, 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 바이폴라트랜지스터를 보호하는 소자로서 동작하는 빌트인 구성요소와 플레이너 바이폴라트랜지스터가 설치된 반도체 장치의 개략 단면도,
도 18은 본 발명의 제4실시예의 변형예에 따른, 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 바이폴라트랜지스터를 보호하는 소자로서 동작하는 빌트인 구성요소와 플레이너 바이폴라트랜지스터가 설치된 반도체 장치의 개략 평면도,
도 19는 본 발명의 제4실시예의 다른 변형예에 따른, 외부 서지전압, 예컨대 정전기 서지전압 등으로부터 바이폴라트랜지스터를 보호하는 소자로서 동작하는 빌트인 구성요소와 플레이너 바이폴라트랜지스터가 설치된 반도체 장치의 개략 평면도.
<도면의 주요부분에 대한 부호의 설명>
1 : p형 Si 반도체 기판 1a : SiO2막
2a : 콜렉터 2b : 베이스
2c : 에미터 3,5 : n형영역

Claims (17)

  1. p형영역을 구비하는 반도체 기판과,
    상기 반도체 기판의 표면을 따라 상기 p형영역 내에 배열되고, 콜렉터, 베이스 및 에미터로 구성된 NPN 바이폴라트랜지스터와,
    상기 바이폴라트랜지스터의 외주에 인접하고 떨어진 위치에 상기 반도체 기판의 표면을 따라 p형영역에 배열되는 n형영역을 구비하고,
    상기 바이폴라트랜지스터의 에미터는 상기 n형영역과 고정전위 또는 접지전위에 접속되며,
    상기 바이폴라트랜지스터의 콜렉터에 인가된 외부 서지전압이 상기 반도체 기판과 n형영역을 경유하여 접지전위 또는 고정전위로 흘러서 상기 바이폴라트랜지스터가 상기 외부 서지전압으로부터 보호되도록 구성된 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 기판은 고정전위에 접속되는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 바이폴라트랜지스터는 상기 n형영역으로 둘러싸인 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 n형영역에 인접한 위치에 상기 반도체 기판의 표면을 따라 형성된 제2의 n형영역을 더 구비하고,
    상기 제2의 n형영역은 정전위에 접속된 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 바이폴라트랜지스터의 1/2 부분은 상기 n형영역으로 둘러싸이고, 상기 바이폴라트랜지스터의 나머지 1/2 부분은 상기 제2의 n형영역으로 둘러싸인 것을 특징으로 하는 반도체 장치.
  6. 제 4 항에 있어서,
    상기 바이폴라트랜지스터는 상기 n형영역과 제2의 n형영역으로 실질적으로 둘러싸이고,
    상기 n형영역은 상기 제2의 n형영역 보다 넓은 범위로 형성된 것을 특징으로 하는 반도체 장치.
  7. 제 4 항에 있어서,
    상기 제2의 n형영역은 상기 n형영역으로 둘러싸인 것을 특징으로 하는 반도체 장치.
  8. n형영역을 구비하는 반도체 기판과,
    상기 반도체 기판의 표면을 따라 상기 n형영역 내에 배열되고, 콜렉터, 베이스 및 에미터로 구성된 PNP 바이폴라트랜지스터와,
    상기 바이폴라트랜지스터의 외주에 인접하고 떨어진 위치에 상기 반도체 기판의 표면을 따라 상기 n형영역에 배열되는 p형영역을 구비하고,
    상기 바이폴라트랜지스터의 에미터는 상기 p형영역과 고정전위 또는 접지전위에 접속되고,
    상기 바이폴라트랜지스터의 콜렉터에 인가된 외부 서지전압이 상기 반도체 기판과 p형영역을 경유하여 접지전위 또는 고정전위로 흘러서 상기 바이폴라트랜지스터가 상기 외부 서지전압으로부터 보호되도록 구성된 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 반도체 기판은 고정전위 또는 접지전위에 접속된 것을 특징으로 하는 반도체 장치.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 바이폴라트랜지스터는 상기 p형영역으로 둘러싸인 것을 특징으로 하는 반도체 장치.
  11. 제 8 항 또는 제 9 항에 있어서,
    상기 p형영역에 인접한 위치에 상기 반도체 기판의 표면을 따라 배열된 제2의 p형영역을 더 구비하고,
    상기 제2의 p형영역은 정전위에 접속된 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 바이폴라트랜지스터의 1/2 부분은 상기 p형영역으로 둘러싸이고, 상기 바이폴라트랜지스터의 나머지 1/2 부분은 상기 제2의 p형영역으로 둘러싸인 것을 특징으로 하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제2의 p형영역은 상기 p형영역으로 둘러싸인 것을 특징으로 하는 반도체 장치.
  14. 제 11 항에 있어서,
    상기 바이폴라트랜지스터는 상기 p형영역과 제2의 p형영역으로 실질적으로 둘러싸이고,
    상기 p형영역은 상기 제2의 p형영역 보다 넓은 범위로 형성된 것을 특징으로 하는 반도체 장치.
  15. 제1도전형의 반도체 기판과,
    상기 반도체 기판 표면을 따라 배치되고, 직사각형의 외주를 갖는 바이폴라트랜지스터와,
    상기 반도체 기판 표면을 따라 배치되고, 상기 트랜지스터의 상기 외주로부터 이격되며, 내측이 적어도 상기 직사각형의 3개의 변 각각의 일부를 향하도록 상기 트랜지스터의 상기 외주 주위에 일부가 연장되고, 상기 바이폴라트랜지스터의 에미터와 고정전위 또는 접지전위와 전기접속되는 제2도전형의 제1영역 및,
    상기 반도체 기판표면을 따라 배치되고, 상기 트랜지스터의 상기 외주로부터 이격되며, 내측이 적어도 상기 직사각형의 3개의 변 각각의 일부를 향하도록 상기 트랜지스터의 상기 외주 주위에 일부가 연장되고, 양전위로 전기접속되는 제2도전형의 제2영역을 구비한 것을 특징으로 하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제1도전성은 n형, 상기 제2도전성은 p형, 상기 바이폴라트랜지스터는 PNP 바이폴라트랜지스터인 것을 특징으로 하는 반도체 장치.
  17. 제 15 항에 있어서,
    상기 제1도전성은 p형, 상기 제2도전성은 n형, 상기 바이폴라트랜지스터는 NPN 바이폴라트랜지스터인 것을 특징으로 하는 반도체 장치.
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