JP5072282B2 - 半導体装置 - Google Patents
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Description
本発明は、半導体装置に関し、特に薄膜キャパシタに静電破壊の保護素子が設けられている半導体装置に関する。
静電気を帯電した物体が他の導電性の物体と接触、あるいは近接すると放電が発生する。この放電現象はＥＳＤと呼ばれ、半導体素子の誤動作や破壊などの問題を引き起こす。このような静電破壊に対する静電耐圧は、半導体集積回路に要求される特性の一つである。
例えば高周波用の化合物半導体集積回路では、静電破壊から回路素子を保護するために保護素子としてｐｎダイオードがよく用いられている。特に高周波用集積回路では、入力端子にＤＣカットキャパシタが直接接続されている場合や、図５に示すようにＦＥＴのソース（Ｓ）と接地間にＤＣカットキャパシタ（Ｃ）が用いられており、このキャパシタの静電耐圧が弱いときには、キャパシタにアンチシリーズに接続した二つのｐｎダイオードを並列に接続して静電破壊から保護している（例えば特許文献１、特許文献２）。キャパシタにｐｎダイオードを並列に接続した半導体装置の構造に関しては、特許文献２、特許文献３に具体例が開示されている。
一方ＤＣカットキャパシタはその動作周波数において、十分低インピーダンスとなり、高周波信号を損失なく通過させる必要があるため、良好な伝送特性と大きな容量値が必要である。このような大容量のキャパシタを集積回路内に形成すると、キャパシタの占有面積が大きくなる。占有面積を小さくする方法としては、キャパシタの電極を櫛形電極にするなどの対策を施した例も報告されている。
また入力端子に保護素子を接地または電源間に接続する場合、保護素子に内在するキャパシタは高周波特性を劣化させる原因となることが知られている。
特開２００３−６００４６号公報
特開２００３−１９７７５４号公報
特開２００２−５４１６８１号公報
高周波集積回路に使用されるキャパシタに静電保護素子を付加することは、静電耐圧を高めるうえで効果的である一方、保護素子が加わることによってチップ面積が増大することになる。
本発明は、高周波集積回路に使用されるキャパシタに、静電保護素子を付加することによるチップ面積の増大を抑えることができる半導体装置を提供することを目的とする。
上記目的を達成するために本願請求項１に係る発明は、薄膜キャパシタと、アンチシリーズに接続した二つのダイオードとを並列に接続した半導体装置であって、半導体基板上にアノード電極を備えた二つのダイオードと、該ダイオードのアノード電極上に、誘電体薄膜と金属薄膜を積層した薄膜キャパシタ部と、前記二つのダイオードの前記アノード電極に接続する二つの端子間に、並列に前記薄膜キャパシタが接続するように、一方の前記ダイオードのアノード電極と他方の前記ダイオードのアノード電極上に積層した前記金属薄膜とを接続する接続手段とを具備し、前記薄膜キャパシタ部は、前記アノード電極上に積層した前記誘電体薄膜及び金属薄膜上に、更に誘電体薄膜及び金属薄膜が積層しており、前記二つのダイオードの前記アノード電極が接続する二つの端子間に、並列に複数の前記薄膜キャパシタが接続するように、一方の前記ダイオード上に積層した前記金属薄膜と他方の前記ダイオード上に積層した前記金属薄膜とを接続する接続手段を備えていることを特徴とする。
本願請求項２に係る発明は、請求項１記載の半導体装置において、前記ダイオードは化合物半導体のｐｎ接合構造またはｐｉｎ接合からなることを特徴とする。
本発明の半導体装置は、薄膜キャパシタが半導体基板上に形成された二つダイオード上に積層する構造とすることにより、保護素子を付加することによるチップ面積の増大は抑えるとともに、薄膜キャパシタを多層化して形成することにより、通常のキャパシタより占有面積を小さくすることができる。
またダイオードが、高誘電率の化合物半導体のｐｎ接合構造である場合には、ｐｎ接合の接合容量もキャパシタ容量として用いることができ、キャパシタの占有面積を小さくすることができる。
本発明は、半導体基板上に二つのダイオードがアンチシリーズに接続するように形成し、このダイオード上に薄膜キャパシタを積層形成する構造となっている。以下、本発明の実施例について詳細に説明する。
図１に本発明の実施例を示す。図１において（ａ）は本発明の半導体装置の断面図、（ｂ）はその模式図、（ｃ）は等価回路図である。本実施例では、薄膜キャパシタは、金属−誘電体−金属（ＭＩＭ）構造キャパシタであり、ダイオードはｐｉｎ接合ダイオードとしている。
図１に示すように本発明の半導体装置は、ＧａＡｓ基板１上に、ｎ型半導体層２、ノンドープ半導体層３、ｐ型半導体層４が積層形成されており、ｐ型半導体層４及びノンドープ半導体層３の一部が除去され、２つのｐｉｎダイオードが形成されている。
ｐ型半導体層４上には、ｐ型半導体層４とオーミック接触する第１の電極５（Ｍ１）が形成されている。この第１の電極５は、ｐｉｎダイオードのアノード電極であると同時に、薄膜キャパシタの下層電極となる。第１の電極５上に窒化膜（ＳｉＮ膜）からなる第１の誘電体膜６が積層形成され、さらに第２の電極７（Ｍ２、金属薄膜）、窒化膜からなる第２の誘電体膜８、第３の電極９（Ｍ３、金属薄膜）が積層形成されている。
第１、第２、第３の電極５、７、９は、それぞれ図２に示す接続が形成されるように、通常の半導体装置の製造方法によりパターニングされている。なお図１では、図２のダイオードＤ１の第２の電極Ｍ２とダイオードＤ２の第１の電極Ｍ１との間を接続する配線は図示されていない。また第１の誘電体膜６と第２の誘電体膜８との間に別の誘電体膜が積層形成されているが、これは第１、第２、第３の電極５、７、９を接続するために形成している。
その結果、図３に模式的な回路図を示すように、二つの端子Ｔ１、Ｔ２間に、二つのｐｉｎダイオード（Ｄ１、Ｄ２）がアンチシリーズに接続すると共に、並列に複数のキャパシタが接続する構造となる。図３に図示したキャパシタは、図１及び図２に示す複数の電極間に形成されるキャパシタを模式的に示している。
このように形成された半導体装置は、ダイオードの接合容量もキャパシタ容量として用いることができる。図１に示す構造の半導体装置では、ダイオードの単位面積当たりの容量はノンドープの半導体層３の厚さと比誘電率で決まる。ＧａＡｓの比誘電率（１３．１）は、薄膜キャパシタを構成する窒化膜の誘電率（７．５）の約２倍であるので、薄膜キャパシタの単位面積当たりの容量が約２倍となる。アンチシリーズに接続するため、最終的な容量はその半分になるが、ダイオード上に薄膜キャパシタを単層で形成する場合は、薄膜キャパシタのみ形成する場合と比較して、単位面積当たり約１．３倍の容量を持つ半導体装置を実現できる。
次に第２の実施例について説明する。本発明の半導体装置は、ダイオード上に複数の薄膜キャパシタを積層形成することができる。具体的には、図１に示す第３の電極９上に更に誘電体膜、別の電極を複数層形成することも可能である。この場合、薄膜キャパシタの各電極は、図４に示すように接続すればよい。図４には、ｎ個の金属電極で構成する薄膜キャパシタを模式的に示している。このように構成することで、単位面積当たりの容量を更に増すことができる。
例えば、図１、図２に示した薄膜キャパシタを、接合幅１８０μｍ、接合長２２μｍのダイオード上に２個積層形成した場合、全容量は約５ｐＦとなり、ＭＭ法のＥＳＤ耐圧は２００Ｖ、ＨＢＭ法のＥＳＤ耐圧は３０００Ｖ以上となる。一方、同面積のＭＩＭキャパシタ単体では、約全容量が３．６ｐＦ、ＭＭ法のＥＳＤ耐圧は約６０Ｖ、ＨＢ法のＥＳＤ耐圧は約１５０Ｖとなり、本発明によって、単位面積当たりの容量を約３６％向上でき、７４％の面積で、高いＥＳＤ耐圧を有する半導体装置を実現できることが確認された。
以上本発明の実施例について説明したが、本発明はこれらに限定されるものでないことは言うまでもない。例えば上記ｐｉｎダイオードの代わりに、ｐｎダイオードでも良いし、薄膜キャパシタの電極を接続する接続手段は、半導体集積回路上のレイアウトを考慮し、接続する電極を適宜選択し、配線を形成すればよい。
１：ＧａＡｓ基板、２：ｎ型半導体層、３：ノンドープ半導体層、４：ｐ型半導体層、５：第１の電極、６：第１の誘電体層、７：第２の電極、８：第２の誘電体層、９：第３の電極
Claims (2)
- 薄膜キャパシタと、アンチシリーズに接続した二つのダイオードとを並列に接続した半導体装置であって、
半導体基板上にアノード電極を備えた二つのダイオードと、
該ダイオードのアノード電極上に、誘電体薄膜と金属薄膜を積層した薄膜キャパシタ部と、
前記二つのダイオードの前記アノード電極に接続する二つの端子間に、並列に前記薄膜キャパシタが接続するように、一方の前記ダイオードのアノード電極と他方の前記ダイオードのアノード電極上に積層した前記金属薄膜とを接続する接続手段とを具備し、
前記薄膜キャパシタ部は、前記アノード電極上に積層した前記誘電体薄膜及び金属薄膜上に、更に誘電体薄膜及び金属薄膜が積層しており、前記二つのダイオードの前記アノード電極が接続する二つの端子間に、並列に複数の前記薄膜キャパシタが接続するように、一方の前記ダイオード上に積層した前記金属薄膜と他方の前記ダイオード上に積層した前記金属薄膜とを接続する接続手段を備えていることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、前記ダイオードは化合物半導体のｐｎ接合構造またはｐｉｎ接合からなることを特徴とする半導体装置。
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