KR20220040518A - 감소된 고조파 왜곡을 갖는 esd 보호 디바이스 - Google Patents

감소된 고조파 왜곡을 갖는 esd 보호 디바이스 Download PDF

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KR20220040518A
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에글레 틸라이테
유스트 아드리안 빌레멘
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인피니온 테크놀로지스 아게
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Abstract

과전압 보호 디바이스는, 역직렬 구성으로 배열된 제1 및 제2 반도체 디바이스들 ―상기 과전압 보호 디바이스의 중앙 노드에서 상기 제1 및 상기 제2 반도체 디바이스들 사이에는 전도성 링크가 접속되고, 상기 제1 및 상기 제2 반도체 디바이스들 각각은 단방향 전도 특성들을 갖는 2단자 반도체 디바이스들임―, 중앙 노드와 반대측인 제1 반도체 디바이스의 단자로의 제1 단자 접속, 및 중앙 노드와 반대측인 제2 반도체 디바이스의 단자로의 제2 단자 접속을 포함한다. 제1 단자 접속과 중앙 노드 사이에 있는 제1 전송 경로 내의 요소들의 총 커패시턴스는 제2 단자 접속과 중앙 노드 사이에 있는 제2 전송 경로 내의 요소들의 총 커패시턴스와 실질적으로 일치한다. 제2 전송 경로 내의 요소들의 총 커패시턴스는 전도성 링크의 자기-커패시턴스를 포함한다.

Description

감소된 고조파 왜곡을 갖는 ESD 보호 디바이스{ESD PROTECTION DEVICE WITH REDUCED HARMONIC DISTORTION}
ESD(정전기 방전) 보호 디바이스는 다양한 유형의 응용에서 갑작스러운 전압 스파이크로부터 민감한 회로를 보호하는데 이용된다. 이들 응용의 예들은, 마이크로전자기기, RF 전자기기, 전력 전자기기, 및 자동차 응용들을 포함한다. 많은 응용에서 인기있는 ESD 보호 디바이스의 한 유형은, 잠재적으로 손상을 줄 수 있는 전압을 억제하는 클램핑 디바이스로서 동작하는 과도 전압 억제(TVS; transient voltage suppression) 디바이스이다. 일반적으로 말하면, TVS 디바이스는, 바이어스될 때 비선형 용량성 거동을 갖는 임의의 2단자 디바이스, 예를 들어, 다이오드, 커패시터 등에 의해 구현될 수 있다. 반면, TVS 디바이스들은, 다른 유형들의 보호 디바이스들에 비해, 최소 오버슈트 및 저비용 등의 이점들을 제공하지만, 이들은 소정의 단점들을 갖는다. 예를 들어, 전자기 호환성이 중요한 설계 고려사항인 RF 응용들에서, TVS 디바이스의 비선형 전기 디바이스 특성들은 고조파 신호들 및 상호변조 왜곡의 생성으로 인해 불요 신호(spurious signal)들의 방출을 야기할 수 있다.
개선된 선형성과 그에 따른 감소된 고조파 발생을 갖는 저비용의 반도체-기반 ESD 보호 디바이스를 제공하는 것이 바람직할 것이다.
과전압 보호 디바이스가 개시된다. 한 실시예에 따르면, 과전압 보호 디바이스는, 역직렬 구성(anti-serial configuration)으로 배열된 제1 및 제2 반도체 디바이스들 ―과전압 보호 디바이스의 중앙 노드에서 제1 및 제2 반도체 디바이스들 사이에는 전도성 링크가 접속됨―, 중앙 노드와 반대측인 제1 디바이스의 단자로의 제1 단자 접속, 및 중앙 노드와 반대측인 제2 디바이스의 단자로의 제2 단자 접속을 포함하고, 제1 단자 접속과 중앙 노드 사이에 있는 제1 전송 경로 내의 요소들의 총 커패시턴스는 제2 단자 접속과 중앙 노드 사이에 있는 제2 전송 경로 내의 요소들의 총 커패시턴스와 실질적으로 일치하고, 제2 전송 경로 내의 요소들의 총 커패시턴스는 전도성 링크의 자기-커패시턴스(self-capacitance)의 적어도 일부를 포함한다.
별개로 또는 조합하여, 제2 전송 경로 내의 요소들의 총 커패시턴스는 제2 반도체 디바이스의 고유 커패시턴스를 더 포함하고, 제1 전송 경로 내의 요소들의 총 커패시턴스는 제1 다이오드의 고유 커패시턴스를 포함한다.
별개로 또는 조합하여, 제1 다이오드의 고유 커패시턴스는 제2 반도체 디바이스의 고유 커패시턴스와 실질적으로 일치하고, 과전압 보호 디바이스는 제1 전송 경로에서 추가 커패시턴스를 더 포함하고, 추가 커패시턴스는 전도성 링크의 자기-커패시턴스와 실질적으로 일치한다.
별개로 또는 조합하여, 제1 및 제2 반도체 디바이스들 및 추가 커패시턴스 각각은 반도체 다이에 모놀리식으로 집적된다.
별개로 또는 조합하여, 제1 전송 경로는 전도성 재료의 하나 이상의 섹션을 포함하고, 제2 전송 경로는 전도성 재료의 하나 이상의 섹션을 포함하고, 추가 커패시턴스는, 제1 단자와 제1 전송 경로의 중앙 노드 사이에 커패시턴스를 형성하는 전도성 재료의 하나 이상의 섹션과, 제1 단자와 제2 전송 경로의 중앙 노드 사이에 커패시턴스를 형성하는 전도성 재료의 하나 이상의 섹션 사이의 지오메트리 차이에 의해 제공된다.
별개로 또는 조합하여, 제1 전송 경로로부터의 하나 이상의 금속화 섹션은 반도체 다이의 표면 상에 배치된 제1 금속 전극을 포함하고, 제2 전송 경로로부터의 하나 이상의 금속화 섹션은 반도체 다이의 표면 상에 배치된 제2 금속 전극을 포함하며, 지오메트리 차이는 제1 및 제2 금속 전극들 사이의 크기 차이를 포함한다.
별개로 또는 조합하여, 제1 및 제2 금속 전극들 사이의 크기 차이는, 제1 전극과 중앙 노드 사이의 제1 금속 전극의 패드 커패시턴스가 제2 전극과 중앙 노드 사이의 제2 금속 전극의 패드 커패시턴스보다 추가 커패시턴스와 동일한 양만큼 크도록 하는 것이다.
별개로 또는 조합하여, 제1 전송 경로로부터의 하나 이상의 금속화 섹션은 반도체 다이 내에 형성된 제1 상호접속 라인을 포함하고, 제2 전송 경로로부터의 하나 이상의 금속화 섹션은 반도체 다이 내에 형성된 제2 상호접속 라인을 포함하며, 지오메트리 차이는 제1 및 제2 상호접속 라인들 사이의 지오메트리 차이를 포함한다.
별개로 또는 조합하여, 추가 커패시턴스는, 제1 다이오드로부터 분리되고 제1 단자와 중앙 노드 사이에 접속된 유전체-기반의 또는 반도체-기반의 커패시터 구조물이다.
별개로 또는 조합하여, 제1 다이오드의 고유 커패시턴스는 전도성 링크의 자기-커패시턴스와 동일한 양만큼 제2 반도체 디바이스의 고유 커패시턴스보다 크다.
또 다른 실시예에 따르면, 과전압 보호 디바이스는, 반도체 다이, 반도체 다이에 모놀리식으로 집적되고 역직렬 구성으로 배열된 제1 및 제2 반도체 디바이스들 ―과전압 보호 디바이스의 중앙 노드에서 제1 및 제2 반도체 디바이스들 사이에는 전도성 링크가 접속됨―, 중앙 노드와 반대측인 제1 다이오드의 단자에 접속된 제1 전도성 전극, 중앙 노드와 반대측인 제2 반도체 디바이스의 단자에 접속된 제2 전도성 전극, 및 동작 중인 제1 금속 전극과 제2 접합 패드 사이의 과전압 보호 디바이스의 커패시턴스들이 중앙 노드에 관해 실질적으로 대칭적이도록, 과전압 보호 디바이스의 기생 커패시턴스를 보상하는 반도체 다이의 모놀리식으로 집적된 피처를 포함한다.
별개로 또는 조합하여, 기생 커패시턴스는 전도성 링크의 자기-커패시턴스의 적어도 일부를 포함한다.
별개로 또는 조합하여, 모놀리식으로 집적된 피처는, 제1 전송 경로에서 중앙 노드와 제2 단자 사이에, 전도성 링크의 자기-커패시턴스와 실질적으로 일치하는 커패시턴스를 형성한다.
별개로 또는 조합하여, 모놀리식으로 집적된 피처는 제1 전도성 전극 및 제2 전도성 전극을 포함하고, 여기서 제1 금속 전극은 제2 금속 전극보다 크다.
별개로 또는 조합하여, 모놀리식으로 집적된 피처는 반도체 다이의 반도체 몸체에 일체로 형성된다.
반도체 어셈블리가 개시된다. 한 실시예에 따르면, 반도체 어셈블리는, 제1 및 제2 평면형 다이 장착 패드들을 포함하는 회로 캐리어, 및 회로 캐리어 상에 장착되고 역직렬 구성으로 배열된 제1 및 제2 반도체 디바이스들을 포함하는 과전압 보호 디바이스 ―과전압 보호 디바이스의 중앙 노드에서 제1 및 제2 반도체 디바이스들 사이에는 전도성 링크가 접속되고, 제1 및 제2 반도체 디바이스들 각각은 단방향 전도 특성들을 갖는 2단자 반도체 디바이스들임―을 포함하고, 과전압 보호 디바이스의 제1 단자는 제1 다이 장착 패드에 부착되고 전기적으로 접속되며, 과전압 보호 디바이스의 제2 단자는 제2 다이 장착 패드에 부착되고 전기적으로 접속되며, 제2 평면형 다이 장착 패드와 중앙 노드 사이에는 제1 전송 경로가 존재하고, 제2 평면형 다이 장착 패드와 중앙 노드 사이에는 제2 전송 경로가 존재하며, 전도성 링크의 자기-커패시턴스는 과전압 보호 디바이스의 동작 동안 제2 전송 경로의 총 커패시턴스에 기여하고, 과전압 보호 디바이스는 제1 전송 경로에 추가 커패시턴스를 더 포함하고, 추가 커패시턴스는 전도성 링크의 자기-커패시턴스보다 크다.
별개로 또는 조합하여, 제1 금속 전극 및 제2 금속 전극에 대한 회로 캐리어의 전도성 접속들은 비대칭이다.
별개로 또는 조합하여, 추가 커패시턴스는 전도성 링크의 자기-커패시턴스와 제4 순 커패시턴스의 합과 실질적으로 일치하며, 여기서 제4 순 커패시턴스는 과전압 보호 디바이스의 동작 동안 회로 캐리어의 비대칭 전도성 접속들로부터 발생하는 제2 전송 경로에서의 커패시턴스이다.
별개로 또는 조합하여, 과전압 보호 디바이스는 내부에 모놀리식으로 집적된 제1 및 제2 반도체 디바이스들을 포함하는 단일 반도체 다이이고, 추가 커패시턴스는 단일 반도체 다이의 모놀리식으로 집적된 피처이다.
별개로 또는 조합하여, 과전압 보호 디바이스는 내부에 모놀리식으로 집적된 제1 반도체 디바이스를 포함하는 제1 반도체 다이 및 내부에 모놀리식으로 집적된 반도체 디바이스를 포함하는 제2 반도체 다이를 포함하고, 여기서 추가 커패시턴스는 제1 또는 제2 반도체 다이의 모놀리식으로 집적된 피처이다.
본 기술분야의 통상의 기술자라면, 이하의 상세한 설명을 읽고 첨부된 도면들을 볼 때, 추가적인 피처들과 이점들을 인식할 것이다.
도면들의 요소들은 반드시 서로에 관해 축적비율대로 그려진 것은 아니다. 유사한 참조 번호들은 대응하는 유사한 부분들을 나타낸다. 다양한 예시된 실시예들의 피처들은 서로를 배제되지 않는 한 결합될 수 있다. 실시예들이 도면들에 도시되어 있으며 이하의 설명에서 상세하게 설명된다.
도 1은 한 실시예에 따른 과전압 보호 디바이스의 개략도를 나타낸다.
도 2는 한 실시예에 따른 반도체 다이에 일체로 형성된 과전압 보호 디바이스의 개략도를 나타낸다.
도 3은 한 실시예에 따른 접속해제된 상태의 과전압 보호 디바이스의 등가 커패시턴스 개략도를 나타낸다.
도 4는 한 실시예에 따른 과전압 보호 디바이스가 과전압 보호 배열에서 AC 신호에 접속될 때 과전압 보호 디바이스의 등가 커패시턴스 개략도를 나타낸다.
도 5는 한 실시예에 따른 과전압 보호 디바이스가 과전압 보호 배열에서 AC 신호에 접속되고 보상 커패시턴스를 포함할 때 과전압 보호 디바이스의 등가 커패시턴스 개략도를 나타낸다.
도 6a, 도 6b 및 도 6c를 포함하는 도 6은, 한 실시예에 따른 보상 커패시턴스를 생성하는 전극들에 대한 지오메트리 변경들의 여러 상이한 실시예들을 나타낸다.
도 7은 한 실시예에 따른 반도체 다이에 형성된 상호접속 라인 내에 보상 커패시턴스가 도입되는 반도체 다이의 개략도를 나타낸다.
도 8은 한 실시예에 따른 반도체 다이에 모놀리식으로 집적된 추가 커패시터 구조에 의해 보상 커패시턴스가 제공되는 반도체 다이의 개략도를 나타낸다.
도 9는 한 실시예에 따른 회로 캐리어 상에 장착된 과전압 보호 디바이스를 갖는 어셈블리를 나타낸다.
도 10은 회로 캐리어에 장착된 과전압 보호 디바이스를 갖는 어셈블리의 등가 커패시턴스 개략도를 나타낸다.
여기서는 과전압 보호 디바이스가 설명된다. 과전압 보호 디바이스는 역직렬 구성으로 배열된 2개의 실질적으로 동일한 반도체 디바이스 구조물을 포함한다. 이 구성에서, 전도성 링크(예를 들어, 금속 또는 반도체)는 중앙 노드에서 2개의 디바이스의 유사한 단자들 사이에 필요한 접속을 제공한다. 피할 수 없는, 어셈블리 내의 전도성 링크의 기생 커패시턴스의 존재는, 전형적인 전압 보호 배열에서 회로의 커패시턴스에 비대칭성을 도입함으로써 과전압 보호 디바이스에서 고조파 왜곡을 야기할 수 있다. 여기서 설명된 실시예들은, 회로의 중앙 노드에 관해 기생 커패시턴스와 반대되는 추가 커패시턴스를 제공함으로써 전도성 링크의 기생 커패시턴스를 유리하게 보상한다. 이 추가 커패시턴스는 디바이스가 응용 시스템에 장착된 경우 중앙 노드에 관해 회로의 대칭성을 복원하도록 조정될 수 있다. 반도체 다이 또는 다이들의 모놀리식으로 형성된 피처로서 추가 커패시턴스를 제공하기 위한 여러 기술이 여기서 설명된다. 이것은 저비용으로 짝수 고조파 왜곡의 발생을 최소화하는 TVS 디바이스를 생성한다.
도 1을 참조하면, 과전압 보호 디바이스(100)가 개략적으로 도시되어 있다. 도시된 실시예에서, 과전압 보호 디바이스(100)는 역직렬 구성으로 배열된 제1 및 제2 다이오드들(102, 104)을 포함한다. 이 구성에서, 제1 및 제2 다이오드들(102, 104)의 유사한 단자들은 회로의 중앙 노드(106)에서 서로 접속된다. 도시된 실시예에서, 제1 및 제2 다이오드들(102, 104)은 각각의 디바이스의 캐소드 단자들이 중앙 노드(106)에서 서로 접속되도록 배열된다. 역직렬 구성의 또 다른 버전에서, 각각의 디바이스의 극성은 애노드들이 서로 접속되도록 반전된다. 중앙 노드(106)(도시된 배열에서의 애노드)와 반대측인 제1 다이오드(102)의 단자는 제1 단자 접속(108)을 형성하고 중앙 노드(106)(도시된 배열에서의 애노드)와 반대측인 제2 다이오드(104)의 단자는 제2 단자 접속(110)을 형성한다.
과전압 보호 디바이스(100)의 동작 원리는 다음과 같다. 과전압 보호 디바이스(100)는 제1 및 제2 단자 접속들(108, 110) 사이에 인가된 전압이 안전한 동작의 전압 한계들을 나타내는 미리정의된 양과 음의 전압 값들의 정상 동작 전압 윈도우 내에서 변하는 것을 허용하도록 설계된다. 예를 들어, 정전 방전 이벤트로부터, 정상 동작 전압 윈도우를 벗어나는 전압에서의 갑작스런 변화의 경우, 과전압 보호 디바이스(100)는 전압을 클램핑하여 안전한 레벨들에 머물게 한다. 달리 말하면, 과전압 보호 디바이스(100)는 정상 동작 전압 윈도우를 벗어난 과전압의 경우에 전도성이 되어 잠재적으로 유해한 전압들 또는 전류들이 보호중인 민감한 디바이스에 인가되는 것으로부터 방향전환시킨다. 도시된 실시예에서, 정상 동작 전압 윈도우의 경계들은, 하나의 다이오드의 순방향 전압 강하 및 다른 다이오드의 역방향 항복 전압에 의해 결정된다. 예를 들어, 도시된 예에서, 제1 다이오드(102)의 순방향 전도 전압과 제2 다이오드(104)의 역방향 항복 전압을 초과하는 양의 전압이 제1 및 제2 단자 접속들(108, 110) 사이에 인가된다면, 제2 다이오드(104)는 이 값을 초과하는 임의의 과전압이 클램핑되도록 역전도 영역에서 동작하기 시작한다. 이것은, 2개의 디바이스의 동작 상태가 반대가 된다는 점을 제외하고는, 제1 및 제2 단자 접속들(108, 110) 사이의 음의 전압의 경우에도 발생한다. 제1 및 제2 다이오드들(102, 104)이 동일한 파라미터들을 갖고 결과적으로 동일한 순방향 및 역방향 전도 특성들을 갖는다면, 정상 동작 전압 윈도우의 경계들은 크기가 동일하고 극성이 반대이다.
제1 및 제2 다이오드들(102, 104)은 과전압 보호 디바이스(100)에 포함될 수 있는 반도체 디바이스의 한 유형을 나타낸다. 더 일반적으로, 과전압 보호 디바이스(100)는 역직렬 구성으로 배열된 단방향 전도 특성들을 갖는 임의의 쌍의 2단자 반도체 디바이스들에 의해 구현될 수 있다. 정상 동작 전압 윈도우의 경계들은, 한 반도체 디바이스의 음의 전압들과 다른 반도체 디바이스의 양의 전압들에 대한 전도의 시작에 의해 결정된다. 제1 및 제2 다이오드들(102, 104)을 대체할 수 있는 다른 유형들의 반도체 디바이스들의 예들은, 플로팅 또는 단락된 베이스 영역들을 갖는 바이폴라 트랜지스터, 실리콘 제어형 정류기 디바이스(SCR; silicon-controlled rectifier device)들 등의 직렬로 된 복수의 p-n 접합들을 갖는 디바이스들, 및 병렬로 접속된 복수의 상이한 디바이스를 갖는 디바이스들(예를 들어, 결합된 다이오드 및 사이리스터 디바이스들)을 포함한다. 이들 반도체 디바이스 유형들 중 임의의 것을 포함하는 과전압 보호 디바이스(100)는, 아래에서 더 설명될 개념들에 따라 전도성 링크(126)의 자기-커패시턴스(125)를 보상하도록 구성된 추가 커패시턴스(130)를 포함할 수 있다.
도 2를 참조하면, 한 실시예에 따른 과전압 보호 디바이스(100)를 포함하는 이산 반도체 다이(112)의 한 예가 도시되어 있다. 반도체 다이(112)는 주 표면(116)을 갖는 반도체 몸체(114)를 포함한다. 일반적으로 말하면, 반도체 몸체(114)는 반도체 디바이스를 형성하기 위해 흔히 이용되는 매우 다양한 반도체들 중 임의의 것을 포함할 수 있다. 이들 재료들의 예들은, 유형 IV 반도체 재료들, 예를 들어, 실리콘(Si), 사파이어, 카바이드(SiC), 실리콘 게르마늄(SiGe) 등, 및 유형 III-V 반도체 재료들, 예를 들어 갈륨 질화물(GaN), 갈륨 비소(GaAs), 알루미늄 갈륨 질화물(AlGaN), 인듐 갈륨 질화물(InGaN), 알루미늄 갈륨 비소(AlGaAs) 등을 포함한다.
과전압 보호 디바이스(100)의 제1 및 제2 다이오드들(102, 104)은 반도체 다이(112)의 반도체 몸체(114)에 모놀리식으로 집적된다. 제1 및 제2 다이오드들(102, 104)의 특성들, 예를 들어 커패시턴스, 역방향 항복 전압, 순방향 전도 전압, 최대 전압 정격 등은, 이들 다이오드들의 애노드 및 캐소드 영역들의 물리적 파라미터들(예를 들어, 도펀트 농도, 재료 유형, 크기 등)의 조정을 통해 조절될 수 있다. 한 실시예에서, 제1 및 제2 다이오드들(102, 104)은, 주로 애벌랜치 효과에 의해 결정되는 정의된 역방향 항복 전압을 갖는 특정한 유형의 다이오드를 지칭하는 애벌랜치 다이오드로서 구성된다. 또 다른 실시예에서, 제1 및 제2 다이오드들(102, 104)은 주로 터널 효과에 의해 결정되는 정의된 역방향 항복 전압을 갖는 특정한 유형의 다이오드를 지칭하는 Zener 다이오드로서 구성된다. 이들 다이오드들의 역방향 항복 전압은, 예를 들어, -2V, -5V, -10V, -20V 등의 정도일 수 있다.
반도체 다이(112)는, 반도체 몸체(114)의 주 표면(116) 상에 배치된 제1 및 제2 금속 전극들(118, 120)을 포함한다. 제1 및 제2 금속 전극들(118, 120)은, 구리, 알루미늄, 은, 니켈, 주석, 금 등, 및 이들의 합금들을 포함하거나 이들로 도금될 수 있는 전도성 금속화로부터 형성된 전기 전도성 구조물들이다. 도시된 실시예에서, 제1 및 제2 금속 전극들(118, 120)은, 상호접속 구조물 또는 다른 접합 표면과 인터페이스하도록 설계된 평면형 접합 패드로서 구성된 제1 및 제2 단자 접속들(108, 110)을 제공하는 외부적으로 액세스가능한 접촉 패드들이다. 대안으로서, 제1 및 제2 금속 전극들(118, 120)은 또 다른 구조물에 접합되거나 납땜될 수 있는 전극 또는 핀 구조물일 수 있다. 제1 금속 전극(118)은 중앙 노드(106)(도시된 실시예에서의 애노드)와는 반대측의 제1 다이오드(102)의 단자에 전도성으로 접속되고, 제2 금속 전극(120)은 중앙 노드(106)(도시된 실시예에서의 애노드)와는 반대측의 제2 다이오드(104)의 단자에 전도성으로 접속된다. 이들 전도성 접속은, 반도체 몸체(114)에 일체로 형성된 상호접속 라인들, 예를 들어 금속 또는 폴리실리콘 상호접속 라인들에 의해 제공될 수 있다. 대안으로서, 이들 전도성 접속들은, 제1 금속 전극(118)과, 중앙 노드(106)와는 반대측의 제1 다이오드(102)의 단자 사이의 직접 접속, 및 제2 금속 전극(120)과, 중앙 노드(106)와는 반대측의 제2 다이오드(104)의 단자 사이의 직접 접속에 의해 제공될 수 있다.
서로 접속된 제1 및 제2 다이오드들(102, 104)의 유사한 단자들(도시된 실시예에서의 캐소드)은 전도성 링크(126)에 의해 접속된다. 이 전도성 링크(126)는, 반도체 몸체(114)에 일체로 형성된 상호접속 라인들, 예를 들어 금속 또는 폴리실리콘 상호접속 라인들에 의해 제공될 수 있다. 대안으로서, 이 전도성 링크(126)는, 예를 들어, 제1 및 제2 다이오드들(102, 104)이 공통의 도핑된 영역(예를 들어, 다이오드의 경우 캐소드 또는 애노드)을 단자들 중 하나로서 공유하는 경우에 도핑된 반도체 영역일 수 있다.
도 3을 참조하면, 과전압 보호 디바이스(100)의 소정의 기생 커패시턴스들의 개략도가 도시되어 있다. 이들 기생 커패시턴스는 제1 다이오드(102)의 고유 커패시턴스(122) 및 제2 다이오드(104)의 고유 커패시턴스(124)를 포함한다. 제1 및 제2 다이오드들의 고유 커패시턴스들(122, 124)은, 전압 의존 특성들인 이들 다이오드의 접합 커패시턴스 및 확산 커패시턴스와, 패드 대 기판 커패시턴스들, 금속 상호접속 대 기판과 상호접속 대 상호접속 커패시턴스들 등의, 상호접속 관련 커패시턴스들을 포함한다. 추가적으로, 과전압 보호 디바이스(100)의 기생 커패시턴스들은 전도성 링크(126)의 자기-커패시턴스(125)를 포함한다. 전도성 링크(126)는 전기 전도체이기 때문에, 기준 전위에 대한 소정의 전하 저장 능력을 갖는다. 자기-커패시턴스는, 예를 들어, 전도성 링크(126)의 지오메트리 및 전도성 링크를 둘러싸는 재료의 유전률의 함수이다. 전도성 링크가 수백 μm 범위의 치수를 갖는 실리콘 몸체로 구성된 한 예시적인 웨이퍼 레벨 팩키지 디바이스 실시예에서, 전도성 링크(126)의 자기-커패시턴스(125)는 5-50 fF(펨토패럿)의 범위에 있다.
도 4를 참조하면, 과전압 보호 디바이스(100)의 소정의 기생 커패시턴스들의 개략도가 회로 보호 배열로 접속된 과전압 보호 디바이스(100)와 함께 도시되어 있다. 이 예시적인 배열에서, AC 신호(128)는 제1 단자 접속(108)에 인가되고 제2 단자 접속(110)은 접지된다. 일반적으로 말하면, AC 신호(128)의 주파수는 전자기기 응용에서 이용되는 임의의 값일 수 있다. 하나의 특정한 예에서, 과전압 보호 디바이스(100)는, RF 통신 응용, 예를 들어, 4G, 5G 등에서 구현될 수 있다. 이 경우에, 제1 단자 접속(108)에서의 신호의 주파수는 이들 응용과 연관된 전형적인 RF 스펙트럼들, 예를 들어, 4G의 경우 800 MHz - 2700 MHz, 5G의 경우 450 MHz - 6+ GHz에 있을 수 있다. AC 신호(128)를 수신하거나 공급하는 민감한 디바이스는, 안테나, 증폭기, 트랜시버, 안테나 스위치 등과 같은 전기적 요소이거나 이를 포함할 수 있다.
AC 신호(128)가 제1 단자 접속(108)에 인가되고 제2 단자 접속(110)이 접지에 접속된 회로 보호 배열에서, 중앙 노드(106)에 관해 대칭성이 있을 때, TVS 디바이스는 어떠한 짝수 차수 고조파(즉, 2차, 4차 등)도 생성하지 않을 것이다. 이러한 정황에서, 대칭성이란, 제1 단자 접속(108)과 중앙 노드(106) 사이의 제1 전송 경로 내의 요소들의 용량 효과가 제2 단자 접속(110)과 중앙 노드(106) 사이의 제2 전송 경로 내의 요소들의 용량 효과와 일치한다는 것을 의미한다. 제1 전송 경로는 제1 다이오드(102)의 고유 커패시턴스(122)를 포함한다. 제2 전송 경로는 제2 다이오드(104)의 고유 커패시턴스(124)를 포함한다. 이들 2개의 커패시턴스(122, 124)는 전압 의존적이지만, 이들은, 역직렬 구성의 2개의 동일한 디바이스의 경우에는 항상 서로 실질적으로 일치한다. 따라서, 제1 및 제2 다이오드들(102, 104)과 연관된 기생 커패시턴스들은 중앙 노드(106)에 관해 대칭이고, 이상적인 경우에, 짝수 차수 고조파 왜곡 결과물들(또는 불요 신호들)을 생성하지 않는다. 그러나, 전도성 링크(126)의 자기-커패시턴스(125)는 제2 다이오드(104)의 고유 커패시턴스(124)와 사실상 병렬이기 때문에 회로에서 비대칭성을 야기한다. 따라서, 제2 단자 접속(110)과 중앙 노드(106) 사이에 있는 제2 전송 경로 내의 요소들의 총 커패시턴스는, 제1 단자 접속(108)과 중앙 노드(106) 사이에 있는 제1 전송 경로 내의 요소들의 총 커패시턴스보다 크다.
도 5를 참조하면, 과전압 보호 디바이스(100)는, 제1 전송 경로에 추가 커패시턴스(130)를 추가로 포함한다는 점을 제외하고는 전술된 바와 동일한 구성을 갖는다. 추가 커패시턴스(130)의 크기는 전도성 링크(126)의 자기-커패시턴스(125)의 크기와 실질적으로 일치한다. 따라서, 중앙 노드(106)에 관한 회로의 대칭성이 복원되었다. 즉, 제1 단자 접속(108)과 중앙 노드(106) 사이에 있는 제1 전송 경로 내의 요소들의 총 커패시턴스는, 제2 단자 접속(110)과 중앙 노드(106) 사이에 있는 제2 전송 경로 내의 요소들의 총 커패시턴스와 실질적으로 동일하다. 그 결과, 회로의 짝수 차수 고조파 왜곡이 상당히 완화된다. 실제로, 2차 고조파의 레벨은, 추가 커패시턴스가 구현되지 않은 동등한 기준 TVS 디바이스에 비해, 20dB보다 많이, 12dB보다 많이, 또는 6dB보다 많이 감소될 수 있다. 추가 커패시턴스(130)가 제1 전송 경로 내의 한 요소인 것으로 도시되어 있지만, 여기서 설명된 보상 개념은, 추가 커패시턴스(130)로서 균등하게 표현될 수 있는, 커패시턴스에서의 순 차이(net difference)가 있도록, 제1 전송 경로와 제2 전송 경로를 형성하는 피처들 사이에 비대칭성을 도입함으로써 획득될 수 있다. 커패시턴스에서의 이러한 순 차이는, 전도성 링크(126)의 자기-커패시턴스(125) 등의, 기생 효과에 기인할 수 있는 제1 전송 경로와 제2 전송 경로 사이의 대칭성에서의 불일치를 보상하는데 이용될 수 있다.
한 실시예에 따르면, 추가 커패시턴스(130)는 반도체 다이에서 모놀리식으로 형성된 피처에 의해 제공된다. 일반적으로 말해, 이 모놀리식으로 집적된 피처는 알려진 관계들을 이용하여 정의되고 예측가능한 커패시턴스를 생성하도록 기하학적으로 구조화될 수 있는, 금속, 반도체 또는 절연 구조물의 임의의 조합을 포함할 수 있다. 이들 피처는, 원하는 지오메트리를 달성하기 위해, 표준 반도체 처리 기술들, 예를 들어, 퇴적, 산화, 에칭, 포토리소그래피 등에 의해 형성될 수 있다. 추가 커패시턴스(130)는 제1 및 제2 다이오드들(102, 104)과 동일한 반도체 다이(112) 내에 모놀리식으로 집적될 수 있다. 대안으로서, 제1 및 제2 다이오드들(102, 104)은 별개의 다이들에 배치되고 공통 팩키지(예를 들어, 리드 프레임, 라미네이트 등)에 제공될 수 있으며, 추가 커패시턴스(130)는 이들 별개의 다이들 중 하나에 모놀리식으로 집적된다. 대안으로서, 추가 커패시턴스(130)는, 제1 및 제2 다이오드들(102, 104) 중 하나 또는 양쪽 모두와 동일한 다이에 모놀리식으로 형성되지 않은 별개의 반도체 다이에 의해 제공될 수 있다.
도 6을 참조하면, 제1 및 제2 전송 경로의 일부인 하나 이상의 금속 섹션의 지오메트리 차이로부터 추가 커패시턴스(130)가 제공되는 실시예가 도시되어 있다. 이 예에서, 지오메트리 차이는 제1 및 제2 금속 전극들(118, 120) 사이의 크기 차이를 포함한다. 제1 및 제2 금속 전극들(118, 120) 각각은, 전극들(118, 120)과, 중앙 노드(106)에 접속된 전도체 사이의 정의된 커패시턴스에 기여하며, 이것은 접합 패드의 면적, 및 패드와 중앙 노드의 몸체 사이의 재료의 유전 상수에 의존한다. 2개의 동일한 크기의 접합 패드의 전형적인 경우에, 이들 커패시턴스는 크기가 동일하므로 중앙 노드(106)에 관한 회로의 비대칭성에 기여하지 않는다. 그러나, 제1 금속 전극(118)을 제2 금속 전극(120)보다 크게 하면, 도 4를 참조하여 설명된 추가 커패시턴스(130)로서 표현될 수 있는 패드 커패시턴스에서의 비대칭성이 있게 된다.
도 6a의 예에서, 제1 및 제2 금속 전극들(118, 120) 각각은 동일한 크기의 대체로 직사각형의 섹션을 포함하지만, 제1 금속 전극(118)은 커패시턴스를 추가하는 추가 섹션에 의해 확대된다. 도 6b의 예에서, 제1 금속 전극(118)은 대체로 직사각형 형상을 갖는 반면, 제2 금속 전극(120)은 그 면적을 감소시키기 위해 이러한 대체로 직사각형 형상으로부터 제거된 섹션들을 갖는다. 도 6c의 예에서, 양쪽 개념들이 결합된다. 어쨌든, 제1 금속 전극(118) 및 중앙 노드(106)의 커패시턴스는 제2 금속 전극(120) 및 중앙 노드(106)의 커패시턴스보다 크다. 더 일반적으로, 원하는 크기 차이를 생성하기 위해 다양한 상이한 지오메트리들 중 임의의 것이 선택될 수 있다.
한 실시예에 따르면, 제1 및 제2 금속 전극들(118, 120) 사이의 크기 차이는, 제1 금속 전극(118)의 패드 커패시턴스가 추가 커패시턴스(130)와 동일한 양만큼 제2 금속 전극(120)의 패드 커패시턴스보다 크도록 하는 것이다. 이러한 방식으로, 전도성 링크(126)의 기생 영향은 접합 패드들의 구조화에 의해 완전히 보상될 수 있다. 한 예로서 5 ㎛ 두께의 실리콘 이산화물 패시베이션 층 위에 형성된 한 예시적인 구리 접합 패드 금속화를 이용하여, 각각의 접합 패드의 패드 커패시턴스는 약 7-8 aF(attofarad)/㎛2와 같다. 예를 들어, 전도성 링크(126)의 자기-커패시턴스(125)가 5 - 50 fF 범위에 있다면, 이것은, 약 1,000 ㎛2 - 7,000 ㎛2의 면적 차이가 전도성 링크(126)의 자기-커패시턴스(125)와 일치시키는데 이용될 수 있다는 것을 의미한다. 제1 및 제2 금속 전극들(118, 120)의 크기를 조정하는 것 대신에, 유사한 개념이 아래에 있는 유전체 재료의 속성들을 조정하는데 이용될 수 있다. 예를 들어, 제1 및 제2 금속 전극들(118, 120) 아래의 유전체 재료는, 패드 커패시턴스에서의 차이를 획득하기 위해 두께 또는 재료 유형에서 차이를 가질 수 있다.
도 7을 참조하면, 제1 및 제2 전송 경로의 일부를 형성하는 금속 섹션들에서의 지오메트리 차이로부터 추가 커패시턴스(130)가 제공되는 또 다른 실시예가 도시되어 있다. 이 실시예에서, 지오메트리에서의 차이는, 제1 및 제2 금속 전극들(118, 120)을 제1 및 제2 다이오드들(102, 104)에 각각 접속하는 제1 및 제2 상호접속 라인(132, 134)(예를 들어, 구조화된 금속 또는 폴리실리콘 트랙들)에 통합된다. 제1 및 제2 상호접속 라인(132, 134)의 지오메트리는, 제1 상호접속 라인(132)과 중앙 노드(106) 사이의 커패시턴스가 제2 상호접속 라인(134)과 중앙 노드(106) 사이의 커패시턴스보다 크도록 전술된 바와 유사한 방식으로 변경될 수 있다. 예를 들어, 제1 상호접속 라인(132)은 커패시턴스에서의 차이를 생성하기 위해 제2 상호접속 라인(134)보다 더 큰 폭 및/또는 길이를 가질 수 있다. 대안으로서, 상호접속 라인들의 커패시턴스는, 상호접속 라인들(132, 134)과 전도성 링크(126)/중앙 노드(106) 사이의 절연층들의 두께를 변경함으로써 변경될 수 있다. 또한, 이 기술은 전술된 접합 패드 크기조정 기술과 결합될 수 있다.
도 8을 참조하면, 전도성 링크(126) 이외의 반도체 몸체(114)의 모놀리식으로 집적된 피처로부터 추가 커패시턴스(130)가 제공되는 과전압 보호 디바이스(100)의 또 다른 예가 도시되어 있다. 이 실시예에서, 모놀리식으로 집적된 피처는, 제1 다이오드(102)와 분리되고 제1 단자와 중앙 노드(106) 사이에 접속된 유전체-기반의 또는 반도체-기반의 커패시터 구조물(136)에 의해 제공된다. 유전체-기반의 커패시터 구조물들의 예들은, 금속-절연체-금속(MIM; metal-insulator-metal) 커패시터들 및 금속-산화물-반도체(MOS; metal-oxide-semiconductor) 커패시터들을 포함한다. 이들 예에서, 커패시터 구조물(136)은, 금속 패드 및 유전 매체를 제공하는 유전체 재료(예를 들어, 실리콘 이산화물, 실리콘 질화물 등)를 갖는 평행판 구성을 포함할 수 있다. 유전체-기반의 커패시터 구조물(136)의 또 다른 예는 트렌치 커패시터이다. 이 예에서, 전기 전도성 재료(예를 들어, 폴리실리콘, 텅스텐 등) 및 유전체 재료(예를 들어, 실리콘 이산화물, 실리콘 질화물 등)가 트렌치에 배치된다. 반도체-기반의 커패시터 구조물의 예들은, 정의된 접합 커패시턴스를 제공하는 (제1 다이오드(102)와 별개의) p-n 접합 구조물을 포함한다.
역시 또 다른 실시예에서, 추가 커패시턴스(130)를 제공하는 반도체 다이(112)의 모놀리식으로 집적된 피처는 제1 다이오드(102) 자체이다. 이전에 설명된 바와 같이, 다이오드의 고유 커패시턴스는, 도펀트 농도, 크기, 재료 등과 같은 지오메트리 파라미터들에 의존한다. 디바이스 면적 등의, 조정가능한 파라미터들에서 의도적인 차이를 생성함으로써, 제1 다이오드(102)의 고유 커패시턴스(122)는 제2 다이오드(104)의 고유 커패시턴스(124)보다 크게 될 수 있다. 따라서, 전도성 링크(126)의 자기-커패시턴스(125)를 보상하는 추가 커패시턴스(130)는 제1 다이오드(102)의 크기조정을 통해 직접 제공되고, TVS 디바이스 구조 자체의 비대칭적 지오메트리 수정 이외의 어떠한 추가적인 피처도 필요하지 않다. 이 기술의 한 가지 단점은, 제1 및 제2 다이오드들(102, 104)의 커패시턴스가 전압 의존적이고 실질적으로 선형인 자기-커패시턴스(125)가 전압 의존적인 다이오드(102)의 증가된 부분에 의해 밸런싱되기 때문에 홀수 차수 고조파 왜곡을 증가시킬 수 있다는 것이다. 그러나, 짝수 고조파에 관한 긍정적인 영향과 홀수 고조파에 대한 부정적인 영향 사이의 절충이 유리하거나 수락가능하다면, 이 개념은 추가 커패시턴스(130)를 형성하기 위한 실행가능한 기술을 나타낼 수 있다.
상기 논의에서, 과전압 보호 디바이스(100)는 단일 반도체 다이(112)에서 개별 디바이스로서 구현된다. 다른 실시예들에서, 과전압 보호 디바이스(100)는 제1 및 제2 다이오드들(102, 104)을 제공하는 2개의 별개의 다이에서 구현될 수 있다. 그 경우에, 전도성 링크(126)는 접합 와이어 또는 클립 등의 금속 상호접속 구조에 의해 제공될 수 있다. 여기서 설명된 개념들 중 임의의 하나 이상은 회로에서 대칭성을 복원하기 위해 전도성 링크(126)와 부분적으로 또는 완전히 일치하는 추가 커패시턴스(130)를 회로에 도입하기 위해 적용될 수 있다. 추가로 또는 대안으로, 대응하는 개념들은 서로 병렬인 복수의 역직렬 접속된 다이오드를 포함하는 반도체 다이에 채용될 수 있다. 또 다른 예에서, 대응하는 개념들은, 역직렬 배열로 각각 접속된 복수의 병렬 다이오드 배열들, 즉, 복수의 병렬 다이오드 경로들을 포함하는 역직렬 접속된 배열을 갖는 배열들에서 채용될 수 있다.
도 9를 참조하면, 한 실시예에 따른 반도체 어셈블리(200)가 도시되어 있다. 반도체 어셈블리(200)는 회로 캐리어(202)를 포함한다. 회로 캐리어(202)는 그 위에 하나 이상의 반도체 다이의 장착을 수용하는 임의의 구조물일 수 있다. 이들 구조물들의 예는, PCB(인쇄 회로 기판)들과, 절연 금속 기판(IMS; isolated metal substrate) 기판들, 직접 구리 접합(DCB; direct copper bonding) 기판들 및 활성 금속 납땜(AMB; active metal brazed) 기판들 등의 전력 모듈 기판들을 포함한다.
회로 캐리어는, 금속, 예를 들어 Cu, Al 등 및 이들의 합금들의 구조화된 층으로부터 형성될 수 있는 제1 및 제2 평면형 다이 장착 패드들(204, 206)을 포함한다.
반도체 어셈블리(200)는 회로 캐리어(202) 상에 장착된 과전압 보호 디바이스(100)를 더 포함한다. 도시된 바와 같이, 과전압 보호 디바이스(100)는 단일 반도체 다이(112)에서 구현된다. 반도체 다이(112)는, 제1 금속 전극(118)이 제1 평면형 다이 장착 패드(204)에 부착되고 전기적으로 접속되도록 및 제2 금속 전극(120)이 제2 평면형 다이 장착 패드(206)에 부착되고 전기적으로 접속되도록 장착된다. 이들 접속은, 예를 들어, 땜납, 소결(sinter), 전도성 아교 등의 전도성 접착 재료에 의해 수행될 수 있다.
한 실시예에 따르면, 제1 금속 전극(118) 및 제2 금속 전극(120)에 대한 회로 캐리어(202)의 전도성 접속은 비대칭이다. 이것은 제1 평면형 다이 장착 패드(204)의 노드와 연관된 회로 캐리어(202)의 전도성 부분들이 제2 평면형 다이 장착 패드(206)의 노드와 연관된 회로 캐리어(202)의 전도성 부분들과는 상이하다는 것을 의미한다. 즉, 제1 평면형 다이 장착 패드(204)와 연관된 금속 영역들(예를 들어, 장착 패드들에 부착된 금속 상호접속 라인들, 또는 접지 평면들 또는 공급 라인들)은 제2 평면형 다이 장착 패드(206)와 연관된 금속 영역들과는 상이하다. 이것은 과전압 보호 디바이스(100)의 접속점들 주변의 전기장 라인들(208)에서 비대칭을 생성한다. 도 9는 또한, 전도성 링크(126)의 자기-커패시턴스(125)와 연관된 추가적인 전기장 라인들(209)을 도시한다.
도 10을 참조하면, 회로 캐리어 상에 장착될 때 과전압 보호 디바이스(100)의 커패시턴스들의 개략도가 도시되어 있다. 이 구성에서, 제1 단자 접속(108)은 제1 평면형 다이 장착 패드(204) 및 연관된 전도성 접속들을 포함하도록 바깥쪽으로 확장되고, 제2 단자 접속(110)은 제2 평면형 다이 장착 패드(206) 및 연관된 전도성 접속들을 포함하도록 바깥쪽으로 확장된다. 따라서, 회로는, 제1 및 제2 전송 경로들 각각에서 회로 캐리어(202)의 용량 효과를 추가로 감안한다는 점을 제외하고는 도 5와 관련하여 설명된 것과 유사하다.
제1 금속 전극(118) 및 제2 금속 전극(120)에 대한 회로 캐리어(202)의 비대칭 전도성 접속들은, 과전압 보호 디바이스(100)의 동작 동안 제2 전송 경로의 총 커패시턴스에 기여하는 제4 순 커패시턴스(127)를 야기한다. 제4 순 커패시턴스(127)는, 전술된 바와 같이, 장착된 디바이스와 회로 캐리어 사이의 전기장 라인들의 비대칭 분포의 누적 효과를 나타낸다.
한 실시예에 따르면, 추가 커패시턴스(130)는 전도성 링크의 자기-커패시턴스보다 크다. 그 결과, 추가 커패시턴스(130)는, 전도성 링크(126)의 자기-커패시턴스(125)와 회로 캐리어(202)의 비대칭 전도성 접속 양쪽 모두의 기여를 보상한다. 하나의 특정한 실시예에서, 추가 커패시턴스(130)는, 전도성 링크(126)의 자기-커패시턴스(125)와 제4 순 커패시턴스(127)의 합과 실질적으로 일치한다. 이러한 방식으로, 제1 및 제2 전송 경로들 사이의 대칭성이 완전히 복원될 수 있다.
도 9의 도시된 실시예에서, 과전압 보호 디바이스는, 그 안에 모놀리식으로 집적된 제1 및 제2 반도체 디바이스들을 포함하는 단일 반도체 다이(112)로서 구성된다. 그 경우에, 추가 커패시턴스(130)는, 이전에 설명된 실시예들 중 임의의 것에 따라 형성된 이 반도체 다이(112)의 모놀리식으로 집적된 피처일 수 있다. 또 다른 실시예에서, 과전압 보호 디바이스(100)는, 그 안에 모놀리식으로 집적된 제1 반도체 디바이스를 포함하는 제1 반도체 다이, 및 그 안에 모놀리식으로 집적된 반도체 디바이스를 포함하는 제2 반도체 다이를 포함한다. 즉, 과전압 보호 디바이스(100)는, 제1 및 제2 평면형 다이 장착 패드들(204, 206)에 각각 장착되고 부착된 2개의 별개의 다이에 의해 제공될 수 있다. 그 경우에, 전도성 링크(126)는, 보드 레벨 상호접속, 예를 들어 전도성 트레이스, 와이어 접합, 클립 등에 의해 제공될 수 있다. 그 경우에, 추가 커패시턴스(130)는, 이전에 설명된 기술들 중 임의의 것에 따라 획득되는 제1 또는 제2 반도체 다이의 모놀리식으로 집적된 피처일 수 있다. 대안으로서, 추가 커패시턴스(130)는, 회로 캐리어(202) 상에 장착되고 제1 전송 경로에 통합되는 별개의 이산 커패시터에 의해, 또는 회로 캐리어의 상이한 금속 구조물들 또는 금속 라인들 사이에 형성된 커패시터에 의해 제공될 수 있다.
본 명세서에 사용된 용어 "실질적으로"는, 명시된 요건에 대한 절대적 순응뿐만 아니라 제조 공정 허용공차 윈도우로 인한 요건에 대한 절대적 순응으로부터의 약간의 편차를 포괄한다. 예를 들어, 2개의 커패시터 구조물의 커패시턴스들은, 커패시턴스에 기여하는 이들 커패시터 구조물들의 기하학적 피처들이 동일한 타겟들로 설계되고, 허용가능한 프로세스 윈도우보다 많지 않게 서로로부터 이탈할 때(예를 들어, +/- 3% 총 면적, 도핑 등) "실질적으로" 일치한다.
"제1", "제2" 등과 같은 용어들은, 다양한 요소, 영역, 섹션 등을 설명하는데 사용되며 또한 제한하려는 의도가 아니다. 유사한 용어들은 설명 전체를 통해 유사한 요소들을 지칭한다.
여기서 사용될 때, 용어들 "갖는(having)", "담고 있는(containing)", "포함하는(including, comprising)" 등은 언급된 요소들 또는 피처들의 존재를 나타내지만, 추가의 요소나 피처를 배제하지 않는 개방적 용어이다. 관사("a", "an", "the")는, 문맥상 명확하게 달리 표시하지 않는 한, 단수 뿐만 아니라 복수도 역시 포함하는 것을 의도한다.
달리 구체적으로 언급되지 않는 한, 본 명세서에 설명된 다양한 실시예의 피처들은 서로 결합될 수 있다는 것을 이해해야 한다.
본 명세서에서 특정한 실시예들이 예시되고 설명되었지만, 본 기술분야의 통상의 기술자라면, 본 발명의 범위로부터 벗어나지 않고 도시되고 설명된 특정한 실시예들에 대해 다양한 대안적 및/또는 균등한 구현으로 대체할 수 있다는 것을 이해할 것이다. 본 출원은 본 명세서에서 논의된 특정한 실시예들의 임의의 개조 또는 변형을 포괄하고자 한다. 따라서, 본 발명은 청구항들과 그 균등물들에 의해서만 제한되는 것으로 의도된다.

Claims (20)

  1. 과전압 보호 디바이스로서,
    역직렬 구성으로 배열된 제1 및 제2 반도체 디바이스들 ―상기 과전압 보호 디바이스의 중앙 노드에서 상기 제1 및 상기 제2 반도체 디바이스들 사이에는 전도성 링크가 접속되고, 상기 제1 및 상기 제2 반도체 디바이스들 각각은 단방향 전도 특성들을 갖는 2단자 반도체 디바이스들임―;
    상기 중앙 노드와 반대측인 상기 제1 반도체 디바이스의 단자로의 제1 단자 접속;
    상기 중앙 노드와 반대측인 상기 제2 반도체 디바이스의 단자로의 제2 단자 접속을 포함하고,
    상기 제1 단자 접속과 상기 중앙 노드 사이에 있는 제1 전송 경로 내의 요소들의 총 커패시턴스는 상기 제2 단자 접속과 상기 중앙 노드 사이에 있는 제2 전송 경로 내의 요소들의 총 커패시턴스와 실질적으로 일치하고,
    상기 제2 전송 경로 내의 요소들의 총 커패시턴스는 상기 전도성 링크의 자기-커패시턴스(self-capacitance)의 적어도 일부를 포함하는, 과전압 보호 디바이스.
  2. 제1항에 있어서, 상기 제2 전송 경로 내의 요소들의 총 커패시턴스는 상기 제2 반도체 디바이스의 고유 커패시턴스를 더 포함하고, 상기 제1 전송 경로 내의 요소들의 총 커패시턴스는 상기 제1 반도체 디바이스의 고유 커패시턴스를 포함하는, 과전압 보호 디바이스.
  3. 제2항에 있어서, 상기 제1 반도체 디바이스의 고유 커패시턴스는 상기 제2 반도체 디바이스의 고유 커패시턴스와 실질적으로 일치하고, 상기 과전압 보호 디바이스는 상기 제1 전송 경로에서 추가 커패시턴스를 더 포함하며, 상기 추가 커패시턴스는 상기 전도성 링크의 자기-커패시턴스와 실질적으로 일치하는, 과전압 보호 디바이스.
  4. 제3항에 있어서, 상기 제1 및 제2 반도체 디바이스들 및 추가 커패시턴스 각각은 반도체 다이에서 모놀리식으로 집적되는, 과전압 보호 디바이스.
  5. 제4항에 있어서, 상기 제1 전송 경로는 전도성 재료의 하나 이상의 섹션을 포함하고, 상기 제2 전송 경로는 전도성 재료의 하나 이상의 섹션을 포함하고, 상기 추가 커패시턴스는, 상기 제1 전송 경로로부터의 전도성 재료의 하나 이상의 섹션과 상기 제2 전송 경로로부터의 전도성 재료의 하나 이상의 섹션 사이의 지오메트리 차이에 의해 제공되는, 과전압 보호 디바이스.
  6. 제5항에 있어서, 상기 제1 전송 경로로부터의 하나 이상의 금속화 섹션은 상기 반도체 다이의 표면 상에 배치된 제1 금속 전극을 포함하고, 상기 제2 전송 경로로부터의 하나 이상의 금속화 섹션은 상기 반도체 다이의 표면 상에 배치된 제2 금속 전극을 포함하며, 상기 지오메트리 차이는 상기 제1 및 제2 금속 전극들 사이의 크기 차이를 포함하는, 과전압 보호 디바이스.
  7. 제6항에 있어서, 상기 제1 및 제2 금속 전극들 사이의 크기 차이는, 상기 제1 전극과 상기 중앙 노드 사이의 상기 제1 금속 전극의 패드 커패시턴스가 상기 제2 전극과 상기 중앙 노드 사이의 상기 제2 금속 전극의 패드 커패시턴스보다 추가 커패시턴스와 동일한 양만큼 크도록 하는 것인, 과전압 보호 디바이스.
  8. 제6항에 있어서, 상기 제1 전송 경로로부터의 하나 이상의 금속화 섹션은 상기 반도체 다이 내에 형성된 제1 상호접속 라인을 포함하고, 상기 제2 전송 경로로부터의 하나 이상의 금속화 섹션은 상기 반도체 다이 내에 형성된 제2 상호접속 라인을 포함하며, 상기 지오메트리 차이는 상기 제1 및 제2 상호접속 라인들 사이의 지오메트리에서의 차이를 포함하는, 과전압 보호 디바이스.
  9. 제3항에 있어서, 상기 추가 커패시턴스는, 상기 제1 반도체 디바이스로부터 분리되고 상기 제1 단자와 상기 중앙 노드 사이에 접속된 유전체-기반의 또는 반도체-기반의 커패시터 구조물인, 과전압 보호 디바이스.
  10. 제2항에 있어서, 상기 제1 반도체 디바이스의 고유 커패시턴스는 상기 제2 반도체 디바이스의 고유 커패시턴스보다 상기 전도성 링크의 자기-커패시턴스와 동일한 양만큼 더 큰, 과전압 보호 디바이스.
  11. 과전압 보호 디바이스로서,
    반도체 다이;
    상기 반도체 다이에 모놀리식으로 집적되고 역직렬 구성으로 배열된 제1 및 제2 반도체 디바이스들 ―상기 과전압 보호 디바이스의 중앙 노드에서 상기 제1 및 상기 제2 반도체 디바이스들 사이에는 전도성 링크가 접속되고, 상기 제1 및 상기 제2 반도체 디바이스들 각각은 단방향 전도 특성들을 갖는 2단자 반도체 디바이스들임―;
    상기 중앙 노드와 반대측인 상기 제1 반도체 디바이스의 단자에 접속된 제1 전도성 전극;
    상기 중앙 노드와 반대측인 상기 제2 반도체 디바이스의 단자에 접속된 제2 전도성 전극; 및
    동작 중인 상기 과전압 보호 디바이스의 커패시턴스들이 상기 중앙 노드에 관해 실질적으로 대칭적이도록, 상기 과전압 보호 디바이스의 기생 커패시턴스를 보상하는 상기 반도체 다이의 모놀리식으로 집적된 피처
    를 포함하는, 과전압 보호 디바이스.
  12. 제11항에 있어서, 상기 기생 커패시턴스는 상기 전도성 링크의 자기-커패시턴스의 적어도 일부를 포함하는, 과전압 보호 디바이스.
  13. 제12항에 있어서, 상기 모놀리식으로 집적된 피처는 상기 전도성 링크의 자기-커패시턴스와 실질적으로 일치하는 상기 중앙 노드 반대측의 커패시턴스를 형성하는, 과전압 보호 디바이스.
  14. 제11항에 있어서, 상기 모놀리식으로 집적된 피처는 상기 제1 전도성 전극 및 상기 제2 전도성 전극을 포함하고, 상기 제1 금속 전극은 상기 제2 금속 전극보다 큰, 과전압 보호 디바이스.
  15. 제11항에 있어서, 상기 모놀리식으로 집적된 피처는 상기 반도체 다이의 반도체 몸체에 일체로 형성되는, 과전압 보호 디바이스.
  16. 반도체 어셈블리로서,
    제1 및 제2 평면형 다이 장착 패드들을 포함하는 회로 캐리어; 및
    상기 회로 캐리어 상에 장착되고 역직렬 구성으로 배열된 제1 및 제2 반도체 디바이스들을 포함하는 과전압 보호 디바이스 ―상기 과전압 보호 디바이스의 중앙 노드에서 상기 제1 및 상기 제2 반도체 디바이스들 사이에는 전도성 링크가 접속되고, 상기 제1 및 상기 제2 반도체 디바이스들 각각은 단방향 전도 특성들을 갖는 2단자 반도체 디바이스들임―
    을 포함하고,
    상기 과전압 보호 디바이스의 제1 단자는 상기 제1 다이 장착 패드에 부착되고 전기적으로 접속되며,
    상기 과전압 보호 디바이스의 제2 단자는 상기 제2 다이 장착 패드에 부착되고 전기적으로 접속되며,
    상기 제2 평면형 다이 장착 패드와 상기 중앙 노드 사이에는 제1 전송 경로가 존재하고, 상기 제2 평면형 다이 장착 패드와 상기 중앙 노드 사이에는 제2 전송 경로가 존재하며,
    상기 전도성 링크의 자기-커패시턴스는 상기 과전압 보호 디바이스의 동작 동안 상기 제2 전송 경로의 총 커패시턴스에 기여하고,
    상기 과전압 보호 디바이스는 상기 제1 전송 경로에 추가 커패시턴스를 더 포함하고,
    상기 추가 커패시턴스는 상기 전도성 링크의 자기-커패시턴스보다 큰, 반도체 어셈블리.
  17. 제16항에 있어서, 상기 제1 금속 전극 및 상기 제2 금속 전극에 대한 상기 회로 캐리어의 전도성 접속은 비대칭인, 반도체 어셈블리.
  18. 제17항에 있어서, 상기 추가 커패시턴스는 상기 전도성 링크의 자기-커패시턴스와 제4 순 커패시턴스의 합과 실질적으로 일치하며, 상기 제4 순 커패시턴스는 상기 과전압 보호 디바이스의 동작 동안 상기 회로 캐리어의 비대칭 전도성 접속들로부터 발생하는 제2 전송 경로에서의 커패시턴스인, 반도체 어셈블리.
  19. 제16항에 있어서, 상기 과전압 보호 디바이스는 내부에 모놀리식으로 집적된 제1 및 제2 반도체 디바이스들을 포함하는 단일 반도체 다이이고, 상기 추가 커패시턴스는 상기 단일 반도체 다이의 모놀리식으로 집적된 피처인, 반도체 어셈블리.
  20. 제16항에 있어서, 상기 과전압 보호 디바이스는 내부에 모놀리식으로 집적된 제1 반도체 디바이스를 포함하는 제1 반도체 다이 및 내부에서 모놀리식으로 집적된 제2 반도체 디바이스를 포함하는 제2 반도체 다이를 포함하고, 상기 추가 커패시턴스는 상기 제1 또는 제2 반도체 다이의 모놀리식으로 집적된 피처인, 반도체 어셈블리.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102614451B1 (ko) * 2023-06-07 2023-12-15 주식회사 이지코리아 다기능 비선형 저항 어레이 및 이를 이용한 교류-직류 전원 시스템

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8338854B2 (en) * 2009-03-31 2012-12-25 Alpha And Omega Semiconductor Incorporated TVS with low capacitance and forward voltage drop with depleted SCR as steering diode
EP2741330A1 (en) 2012-12-06 2014-06-11 Nxp B.V. ESD protection
US8835977B2 (en) * 2012-12-19 2014-09-16 Alpha And Omega Semiconductor Incorporated TVS with low capacitance and forward voltage drop with depleted SCR as steering diode
JP6493631B2 (ja) * 2016-10-07 2019-04-03 株式会社村田製作所 フィルタ
CN209249442U (zh) * 2017-08-10 2019-08-13 株式会社村田制作所 Esd保护器件以及信号传输线路
KR20200135330A (ko) * 2018-03-23 2020-12-02 소니 세미컨덕터 솔루션즈 가부시키가이샤 회로 기판, 반도체 장치, 및, 전자 기기
JP6536768B1 (ja) * 2018-04-16 2019-07-03 株式会社村田製作所 Ｅｓｄ保護素子
DE102018213633A1 (de) 2018-08-13 2020-02-13 Infineon Technologies Ag Halbleitervorrichtung
CN109326592B (zh) 2018-10-26 2020-08-28 南京溧水高新创业投资管理有限公司 瞬态电压抑制器及其制造方法
CN111668211A (zh) 2020-07-13 2020-09-15 北京时代华诺科技有限公司 一种半导体结构、浪涌保护器件和制作方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102614451B1 (ko) * 2023-06-07 2023-12-15 주식회사 이지코리아 다기능 비선형 저항 어레이 및 이를 이용한 교류-직류 전원 시스템

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