KR102249569B1 - 반도체 장치 - Google Patents

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요시노부 사사키
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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명은, 게이트 단자와 드레인 단자와 접지용 단자에 접속된 소스 단자를 갖는 전계 효과 트랜지스터를 형성한 제 1 반도체 칩과, 직류적으로 접속된 입력 단자와 출력 단자를 갖고, 입력 단자와 접지용 단자에 접속된 제 1 용량을 갖는 제 2 반도체 칩과, 출력 단자와 게이트 단자의 사이에 접속된 제 1 인덕터와, 입력 단자와 제 1 단자가 접속된 제 2 인덕터와, 제 2 인덕터의 제 2 단자와 접지용 단자의 사이에 접속된 제 2 용량과, 캐소드와 접지용 단자에 애노드가 접속된 적어도 2개 이상이 순방향으로 직렬 접속된 보호 다이오드와, 캐소드와 제 2 단자의 사이에 접속된 제 3 인덕터를 구비하고 적은 보호 다이오드의 직렬 단수로 ESD 파괴 보호 기능을 실현하고, 또한 전력 이득의 저하를 억제할 수 있다.

Description

반도체 장치
본 발명은, 주로 GaN계 HEMT를 이용한 증폭용 트랜지스터와 그 프리매치 회로를 GaAs계 반도체 상에 형성한 반도체 장치에 관한 것이다.
최근, 와이드 밴드 갭의 특장을 살려, 종래의 GaAs계 트랜지스터나 Si계 LDMOS 트랜지스터보다 높은 전원 전압으로 동작 가능한 GaN계 HEMT(고 전자 이동도 트랜지스터)를 이용한 전력 증폭기가 민생 분야에 있어서도 보급되고 있다. 그 주요 분야의 하나가 휴대전화용 기지국에 이용되는 전력 증폭기이다. 동작 주파수 1~4㎓ 정도가 주류이고, 약 50V 전후의 높은 전원 전압으로 동작 가능하기 때문에, 종래의 GaAs계나 Si계 트랜지스터에 비하여 동일한 출력 전력을 작은 게이트 폭의 트랜지스터를 이용하여 실현할 수 있다. 그 결과, 고이득 고효율 동작 가능한 것이 GaN계 HEMT의 특장이다(예컨대 특허문헌 1 혹은 비특허문헌 1 참조).
특허문헌 1 : 일본 특허 공개 2008-311527호 특허문헌 2 : WO 2011/152256호
비특허문헌 1 : 2016 Proceedings of the 46th European Microwave Conference, pp. 572-575, "A 83-W, 51% GaN HEMT Doherty Power Amplifier for 3.5-GHz-Band LTE Base Stations"
특허문헌 1 및 비특허문헌 1에는, 휴대전화 기지국용 전력 증폭기에 이용되는 GaN계 HEMT의 패키지 제품의 전형적인 예가 나타나 있다. 도 10에 비특허문헌에 기재된 GaN계 HEMT를 이용한 1단 증폭기의 등가 회로도의 일례를, 도 11에 패키지(103)에 프리매치 회로(102)와 GaN계 HEMT(101)의 실장 상태의 일례를 나타낸다.
도 10에 있어서, 101은 GaN계 HEMT 칩, 102는 프리매치용 GaAs 칩, 103은 도 11에 나타내는 패키지부를 나타낸다. GaN계 HEMT 칩(101)에는, GaN계 HEMT(10)가, 프리매치용 칩에는 안정화용 저항(31)과 용량(41)이 병렬 접속되어 있고, 용량(42)이 안정화용 저항과 용량의 일단과 GND 사이에 접속되어 있다. GaN계 HEMT 칩(101)과 패키지(103)의 드레인 단자(6)는 와이어(인덕턴스)(63)로 접속되고, GaN계 HEMT 칩(101)과 프리매치 칩(102)은 와이어(인덕턴스)(62)로 접속되고, 프리매치 칩(101)의 타단은 패키지(103)의 게이트 단자(5)와 와이어(인덕턴스)로 접속되어 있다. 프리매치용 칩(102)의 역할은, 통상, GaN계 HEMT(10)의 게이트 단자(7)로부터 트랜지스터 쪽을 본 낮은 임피던스(수 Ω)를, 인덕터(62)와 용량(42)에 의해 5~10Ω 이상 정도까지 임피던스 변환하는 것이다. 증폭기에서는, 입력 정합을 실현하기 위해, 패키지(103) 외부의 프린트 기판 상에 형성하는 전송 선로(21)와 용량(52)에 의해, 소망하는 기본파 주파수에 대하여 50Ω 전후로 더욱 임피던스 변환된다.
입력 단자(1)와 게이트 단자(5)의 사이에는 입력 정합 회로와 게이트 바이어스 회로가 마련되어 있다. 입력 정합 회로는 DC 저지 용량(51), 병렬 용량(52), 전송 선로(21)로 구성되고, 게이트 바이어스 회로는 전송 선로(22)와 병렬 용량(53)으로 구성된다. 게이트 바이어스 전압은 게이트 바이어스 단자(3)로부터 게이트 단자(5)를 경유하여, GaN계 HEMT의 게이트 단자(7)에 인가된다. 그 때문에, 프리매치용 GaAs 칩(102)은, 게이트 단자(5)와 게이트 단자(7)의 사이를 직류적으로도 전기적으로 접속한다(DC 전위를 전달한다)고 하는 역할을 담당한다.
한편, 출력 단자(2)와 드레인 단자(6)의 사이에는 출력 정합 회로와 드레인 바이어스 회로가 마련되어 있다. 출력 정합 회로는 전송 선로(24), 전송 선로(25), DC 저지 용량(55)으로 구성되고, 드레인 바이어스 회로는 전송 선로(23)와 병렬 용량(54)으로 구성된다. 드레인 바이어스 전압은, 드레인 바이어스 단자(4)로부터 드레인 단자(6)를 경유하여, GaN계 HEMT의 드레인 단자에 인가된다.
GaN계 HEMT 칩(101)과 프리매치용 칩(102)의 실장은, 도 11에 나타내는 바와 같이, 베이스 플레이트(104)로 불리는 도전성 금속 상에 땜납 등으로 접착한 후, 게이트 단자(5), 프리매치용 칩(102), GaN계 HEMT 칩(101), 드레인 단자(6)가 통상 복수의 와이어로 접속된다. 도 11의 와이어(61a~61d)는 도 10의 인덕턴스(61)에, 와이어(62a~62d)는 인덕턴스(62)에, 그리고 와이어(63a~63d)는 인덕턴스(63)에 대응하고 있다.
도 10, 도 11에 나타내는 바와 같은 GaN계 HEMT(101)는, 실제로 제품화되어, 휴대전화용 기지국에 사용되고 있지만, 실용상의 과제로서 정전기 방전(ESD) 파괴 내성이 결코 충분하지 않은 것이 있다. 예컨대, 민생 반도체 집적 회로 제품의 상당수는, 1㎸~2㎸의 인체 모델(HBM)의 ESD 파괴 내성을 갖는 것에 비하여, GaN계 HEMT 제품의 ESD 파괴 내성은 1㎸ 미만의 것이 적지 않다. 이것은 GaN계 HEMT 제품의 상당수에 ESD 파괴 보호 소자가 실장되어 있지 않은 것에 기인한다.
도 12는 GaN계 HEMT 칩(101)에 ESD 파괴 보호용의 다이오드(81~84)를 마련한 예이다. 휴대전화 기지국용의 GaN계 HEMT의 게이트-소스 간의 쇼트키 접합의 역내압(reverse breakdown voltage)은 약 200V 정도이기 때문에, 1㎸의 서지로부터 보면 꽤 낮기 때문에, 어떠한 보호 기능을 마련하지 않으면 1㎸ 이상 ESD 파괴 내성을 만족하는 것이 어렵다. 도 11의 게이트-소스 간에 병렬로 마련한 보호 다이오드(81~84)는 음의 게이트 서지를 바이패스하여 놓아 주는 것에 의해, 게이트-소스 간의 접합을 보호한다. 그러나, 현재 주류인 SiC 기판 상에 제작한 GaN계 HEMT는 고가이고, 보호 다이오드의 실장은 비용의 상승을 수반한다.
특허문헌 1에는, 비용 상승의 억제를 위해 증폭용 트랜지스터 칩과는 별도의 칩에 보호 다이오드(81~84)를 마련하는 예가 개시되어 있다. 증폭용 트랜지스터 칩보다 저가의 반도체 칩 상에 보호 다이오드를 형성함으로써, ESD 파괴 보호 기능의 추가와 비용 상승의 억제를 실현할 수 있다. 그러나, 도 12나 특허문헌 1에 기재된 보호 다이오드의 실장 수단에서는, 보호 다이오드의 기생 저항(32)에 의한 고주파 손실이 발생하고, 도 10에 나타내는 증폭기를 구성한 경우에 전력 이득의 저하를 수반한다고 하는 문제점이 있었다.
본 발명과 관련되는 반도체 장치는, 게이트 단자와 드레인 단자와 접지용 단자에 접속된 소스 단자를 갖는 전계 효과 트랜지스터를 형성한 제 1 반도체 칩과, 직류적으로 접속된 입력 단자와 출력 단자를 갖고, 입력 단자와 접지용 단자에 접속된 제 1 용량을 갖는 제 2 반도체 칩과, 출력 단자와 게이트 단자의 사이에 접속된 제 1 인덕터와, 입력 단자와 제 1 단자가 접속된 제 2 인덕터와, 제 2 인덕터의 제 2 단자와 접지용 단자의 사이에 접속된 제 2 용량과, 캐소드와 접지용 단자에 애노드가 접속된 적어도 2개 이상이 순방향으로 직렬 접속된 보호 다이오드와, 캐소드와 제 2 단자의 사이에 접속된 제 3 인덕터를 구비한다.
본 발명과 관련되는 반도체 장치는, GaN계 HEMT 칩과 프리매치용 칩을 실장했을 때에, 소수의 직렬 보호 다이오드로 ESD 파괴 보호 기능을 실현할 수 있고, 또한 전력 이득의 저하를 억제할 수 있다.
도 1은 실시의 형태 1과 관련되는 증폭기의 회로 구성이다.
도 2는 비교를 위한 증폭기의 회로 구성이다.
도 3은 보호 다이오드에 인가되는 전압 파형이고, (a)는 실시의 형태 1, (b)는 비교예이다.
도 4는 비교를 위한 증폭기의 다른 회로 구성이다.
도 5는 실시의 형태 1과 관련되는 프리매치 회로 내장 GaN계 HEMT의 패키지 내 실장도이다.
도 6은 실시의 형태 2와 관련되는 프리매치 회로 내장 GaN계 HEMT의 패키지 내 실장도이다.
도 7은 실시의 형태 3과 관련되는 증폭기의 회로 구성이다.
도 8은 실시의 형태 3과 관련되는 프리매치 회로 내장 GaN계 HEMT의 패키지 내 실장도이다.
도 9는 실시의 형태 3과 관련되는 증폭기의 회로 구성의 변형예이다.
도 10은 비교를 위한 증폭기의 회로 구성이다.
도 11은 비교와 관련되는 프리매치 회로 내장 GaN계 HEMT의 패키지 내 실장도이다.
도 12는 비교와 관련되는 보호 다이오드를 내장한 GaN계 HEMT 칩의 등가 회로이다.
본 발명의 실시의 형태와 관련되는 GaN계 HEMT 칩과 프리매치용 칩을 이용한 반도체 장치에 대하여 도면을 참조하여 설명한다. 이미 말한 도면도 포함시켜, 동일한 또는 대응하는 구성 요소에는 동일한 부호를 부여하고, 설명의 반복을 생략하는 경우가 있다.
[실시의 형태 1]
도 1에, 본 발명의 실시의 형태 1과 관련되는 GaN계 HEMT 칩과 프리매치용 GaAs 칩을 이용한 반도체 장치의 회로 구성을 나타낸다. 도 1에 기재된 범위는, 도 10의 패키지(103)의 안쪽의 회로에 상당한다. 도 10과의 차이는, 프리매치용 칩(102)에, 인덕터(71, 72), 병렬 용량(43), ESD 파괴 보호용 다이오드(81~84)(이후 보호 다이오드라고 칭한다)로 이루어지는 보호 회로를 마련하고 있는 것이다. 이 보호 회로는, 패키지의 게이트 단자(5)와 GND 사이에 접속되어 있다. 그 보호 회로에 있어서, 게이트 단자(5)로부터 GND로 향해 차례로 직렬로 인덕터(71), 병렬로 용량(43), 직렬로 인덕터(72), 그리고 다이오드(81~84)가 각각 순방향으로 직렬로 접속되어 있다. 게이트 단자(5)와 게이트 단자(7)의 사이는, DC 바이어스 전압을 전달하는 목적을 위해, 직류적으로도 배선 등으로 전기적으로 접속되어 있는 점은, 도 10과 동일하다.
GaN계 HEMT(10)의 게이트-소스 간에 있어서, 게이트 단자(7)의 전위가 소스, 즉 GND 전위보다 낮아지는 음의 서지가 인가되고, 게이트-소스 간에 큰 역 바이어스가 인가되었을 때에, 보호 다이오드(81~84)가 ON 하도록 보호 다이오드의 애노드가 GND 측, 캐소드가 게이트 단자(5) 혹은 게이트 단자(7) 측이 되도록 접속한다. 또, 양의 서지가 인가된 경우에는, 게이트-소스 간의 쇼트키 접합에 대하여 순방향으로 서지 전류가 흐르므로, 전력 증폭기용의 GaN계 HEMT(10)와 같이 비교적 큰 게이트 폭을 갖는 트랜지스터에서는, 통상 요구되는 HBM 1㎸ 정도의 ESD에 의해 파괴에 이르는 경우는 적으므로, 도 1에서는 양의 서지에 대한 보호 다이오드는 기재하고 있지 않다.
GaN계 HEMT(10) 대신에 Si계 MOSFET를 이용하는 경우에는, 양의 서지에 있어서도 게이트-소스 간에 전류가 흐르는 경로가 없어 게이트 산화막이 파괴되어 버린다. 따라서, Si계 MOSFET(금속 산화막 반도체 게이트 구조 전계 효과 트랜지스터)나 GaN계 HEMT에서도 MIS 구조의 게이트를 이용하는 경우에는, 보호 다이오드(81~84)와 병렬로 역극성의 직렬 보호 다이오드를 추가로 마련하면 된다.
인덕터(71)와 병렬 용량(43)과 인덕터(72)는 저역 통과 필터를 구성하고, 증폭기로서 동작시킬 때의 기본파 주파수 이상의 신호가 어느 정도(예컨대 6㏈) 감쇠하도록 설정한다. 그 결과, 도 2에 나타내는 비교예의 회로 구성에 비하여, 게이트 단자(5)로부터 GaN계 HEMT의 게이트 단자(7)에 전달되는 기본파 주파수 신호는, 저역 필터의 효과로 보호 다이오드의 기생 저항의 영향을 받기 어렵다. 도 2의 회로는, 특허문헌 1에 상당하는 비교를 위한 회로 구성이고, 보호 다이오드(81~86)가 노드(302)에 직접 접속되어 있다. 그 결과, 게이트 단자(5)로부터 게이트 단자(7)에 전달되는 신호가 보호 다이오드(81~86)의 기생 저항의 영향을 받아, 증폭 동작 때의 전력 이득의 저하를 초래한다. 이것에 비하여, 도 1의 구성에서는, 저역 통과 필터에 의해 기생 저항의 영향은 받기 어렵고, 전력 이득의 저하를 억제할 수 있다.
또, 보호 다이오드(81~84)와 게이트 단자(5)의 사이에는 인덕터(71, 72)가 접속되어 있지만, 기본파 주파수를 0.8㎓ 이상을 상정하면 그들의 인덕턴스 값은 고작 수 nH로부터 수십 nH이고, HBM의 서지가 ㎒ 오더인 것을 고려하면, 보호 다이오드의 과도 응답 특성에 인덕터(71, 72)는 영향을 주지 않는 것을 부기하여 둔다.
도 1의 구성은, 도 2의 비교 회로에 비하여 직렬 다이오드의 단수를 억제할 수 있는 효과도 갖는다. 도 3(a), (b)는 각각 실시의 형태 1 및 비교 회로에 있어서의 보호 다이오드에 인가되는 전압 파형을 도시하고 있다. 도 3(a)에 나타내는 바와 같이, 도 1의 노드(302)의 전압 파형에 비하여, 보호 다이오드(81~84)에 인가되는 노드(301)의 전압 파형은 저역 통과 필터에 의해 감쇠하고 있다. 보호 다이오드의 단수는, 통상, 도 3(a)의 음의 피크 전압 Vpn1에 있어서도 보호 다이오드가 ON 하지 않는 가장 적은 단수로 설정된다. 다시 말해, 전압 Vpn1에 있어서도 전류 Idio가 흐르지 않는다. 예컨대, 도 3(a)에 있어서, 음의 바이어스 전압 Vbias=-1.0V, 쇼트키 장벽 전위 0.8V, 음의 피크 전압 Vpn1=-2.4V, Vpn2=-3.8V의 경우, 노드(301)에 있어서 다이오드가 ON 하지 않는 단수는, 0.7V×4단=2.8V>｜-2.4V｜>0.7V×3단=2.1V에서, 4단이 선택된다.
한편, 도 2의 비교 회로에서는, 저역 필터에 의한 신호의 감쇠가 없으므로, 노드(301)의 음의 피크 전압 Vpn2=-3.8V로 크다. 그 결과, 도 3(b)에 나타내는 바와 같이, 보호 다이오드의 단수는, 0.7V×6단=4.2V>｜-3.8V｜>0.7V×5단=3.5V가 되어, 6단 필요하게 된다.
따라서, 실시의 형태 1의 회로 구성에서는 보호 다이오드의 단수를 적게 할 수 있다. 또한, 직렬 보호 다이오드의 단수의 증가는 기생 저항의 증가를 수반하고, 이 기생 저항의 증가는, 동일한 접합 면적을 갖는 보호 다이오드의 ESD 파괴 내성을 저하시킨다. 바꾸어 말하면, 6단의 직렬 보호 다이오드에 있어서, 4단의 직렬 보호 다이오드와 동등한 ESD 파괴 내성을 갖게 하려면, 다이오드 1개당 1.5배의 접합 면적이 필요하게 되어, 보호 다이오드의 점유 면적 증가로도 이어진다.
도 4에, 전력 이득 저하를 억제하기 위한, 다른 비교 회로의 구성을 나타낸다. 이 구성은 특허문헌 2의 기재와 마찬가지의 생각에 근거하고 있다. 도 4에 있어서, 직렬 접속된 인덕터(91)와 용량(44)이 노드(302)와 GND 사이에 보호 다이오드(81~86)에 병렬로 접속되어 있다. 용량(44)은 DC 저지 용량이고, 증폭기의 기본파 주파수 이상에 대해서는 단락된 것으로 간주하더라도 좋다. 파선으로 나타내는 저항(32)과 용량(45)은, 보호 다이오드(81~86)의 등가 기생 저항과 등가 용량을 나타낸다. 인덕터(91)의 인덕턴스를 기본파 주파수에 대하여 용량(45)과 병렬 공진하도록 설정하면, 노드(302)로부터 보호 다이오드 방향을 본 경로의 임피던스가 노드(302)로부터 게이트 단자(7) 방향을 본 임피던스에 비하여 충분히 높아진다. 그 때문에, 패키지의 게이트 단자(5)로부터 GaN계 HEMT(10)의 게이트 단자(7)로 향하는 RF 전력의 통과 손실은 작아져, 전력 이득의 저하를 억제할 수 있다. 그러나, 실제의 보호 다이오드에는 기생 저항(32)이 존재하고, 그것에 의한 전력 손실이 생기기 때문에, 저역 필터에 의해 기생 저항이 미치는 손실을 억제할 수 있는 실시의 형태 1의 구성에 비하여, 그 손실은 크다.
도 5는 실시의 형태 1과 관련되는 프리매치 회로 내장 GaN계 HEMT의 패키지 내 실장도의 일례이다. 도 1의 인덕터(61)는 61a~61d의 와이어에, 인덕터(62)는 62a~62d의 와이어에, 인덕터(63)는 63a~63d의 와이어에 상당한다. 프리매치용 칩(102) 상의 소자의 GND는 비아 홀(201)이고, 칩 이면의 GND에 접속된다. GaN계 HEMT(10)의 소스 전극도 마찬가지로 비아 홀을 통해서 칩 이면에 접속된다. 도 1에 나타내는 큰 게이트 폭의 GaN계 HEMT(10)는 복수의 단위 게이트 폭을 병렬 접속함으로써 실현되므로, 도 5에 나타내는 바와 같이, 종종 복수의 게이트 단자용 패드(7a~7d)와 드레인 단자용 패드(8a~8d)를 갖는다. 그들 복수의 패드에 대하여 각각 와이어를 접속하여 도 1의 회로가 실현된다.
또한 인덕터(71, 72)는 반도체 프로세스로 형성 가능한 스파이럴 인덕터이고, 용량(41, 42)은 MIM(Metal-Insulator-Metal) 커패시터이고, 저항(31)은 반도체 채널 저항 혹은 박막 저항으로 형성되어 있다.
프리매치용 칩에는, 고저항 특성을 갖는 기판을 이용하는 것이, RF 손실을 억제하는데 있어서 바람직하다. 또한, 기판 상에 보호 다이오드, 인덕터, 용량, 저항 등을 형성할 수 있고, 그것들을 소형으로 제조하는데 있어서는, 반도체 프로세스를 이용하여 형성 가능한 것이 바람직하다. 또한 기판에는 외부의 GND와의 접속을 행할 필요가 있다. 그 접속 때에 일어나는 기생 인덕턴스의 저감에는 본딩 와이어보다 비아 홀이 바람직하므로, 비아 홀을 형성할 수 있는 프로세스가 바람직하다. 물론, 저비용인 점도 중요한 지표이다. 따라서, 프리매치용 칩에는, 예컨대 GaAs 기판, InP 기판, SiC 기판, 고저항 Si 기판이 바람직하다. GaAs 기판은 많은 화합물 메이커에서 제작이 용이하고 비교적 저가인 점, SiC 기판은 고가이지만 열저항이 낮고, GaN계 HEMT(10)의 발열의 영향을 보호 다이오드가 받기 어려운 점, 고저항 Si 기판은 대량 생산 때에 가장 저가인 점에서 우수하다. InP 기판의 경우는, 프리매치용 칩에 고속의 신호 처리 회로 등도 집적할 때에 유리하게 된다.
보호 다이오드의 예로서, GaAs계의 쇼트키 접합 다이오드를 예로 말했지만, GaAs계 칩 중에서 가장 대중적인 다이오드이기 때문이고, pn 접합 다이오드이더라도 좋다. GaAs계 칩의 pn 접합의 경우, 접합 장벽 전위가 약 1.2V 정도로 쇼트키 접합 장벽 약 0.7V에 비하여 높다. 그 때문에, 다이오드의 직렬 단수를 삭감할 수 있는 효과를 갖는다.
증폭용의 트랜지스터 칩의 예로서, GaN계 HEMT를 예로 하고 있지만, 본 발명에서는 GaN계 HEMT 칩과 프리매치용 GaAs계 칩의 조합이 가장 적합하기 때문이고, GaAs계 FET이더라도, Si계나 SiC계 MOSFET이더라도 마찬가지의 효과를 얻을 수 있는 것은 말할 필요도 없다.
이상 말한 바와 같이 실시의 형태 1과 관련되는 반도체 장치는, 프리매치용의 저가의 칩에 보호 다이오드를 통합하기 위해, 증폭용의 GaN계 HEMT 칩에 프리매치 회로 및 보호 다이오드를 통합하는 것에 의한 비용의 증대를 억제한 구성을 제공하고, 또한 저역 필터를 거쳐서 보호 다이오드를 접속함으로써, 적은 다이오드의 직렬 단수로 ESD 파괴 보호 기능을 갖고 전력 이득의 저하를 억제할 수 있다고 하는 효과를 갖는다. 그 때문에, 비용의 억제와 성능 요구가 엄격한 휴대전화 기지국용 전력 증폭기에 적합하다.
[실시의 형태 2]
도 6은 본 발명의 실시의 형태 2와 관련되는 프리매치 회로 내장 GaN계 HEMT의 패키지 내 실장도의 일례이다. 도 5의 실시의 형태 1의 실장도와의 차이는, 프리매치용 칩의 인덕터(71, 72)를 스파이럴 인덕터가 아닌 본딩 와이어(71a, 72a)로 실현하고 있는 것이다. 본딩 와이어는 통상, 스파이럴 인덕터보다 도체부의 단면적이 크기 때문에, 기생 저항이 작다고 하는 이점이 있다. 그 때문에, 인덕터(71, 72), 용량(43)으로 구성하는 저역 필터에 의한 전력 손실이 작기 때문에, 실시의 형태 1에 있어서의 전력 이득의 저하를 더욱 억제할 수 있다. 또한 프리매치용 칩의 표면을 점유하는 스파이럴 인덕터를 이용하는 경우에 비하여, 칩 면적 삭감에도 유효하다. 그 외의 효과에 관해서는, 실시의 형태 1과 동일하다.
[실시의 형태 3]
도 7에, 본 발명의 실시의 형태 3과 관련되는 GaN계 HEMT 칩과 프리매치용 GaAs 칩을 이용한 반도체 장치의 회로 구성을, 도 8에, 실시의 형태 3과 관련되는 프리매치 회로 내장 GaN계 HEMT의 패키지 내 실장도의 일례를 나타낸다. 도 3에 기재된 범위는, 실시의 형태 1의 도 1과 마찬가지로, 도 9의 패키지(103)의 안쪽의 회로에 상당한다. 실시의 형태 1과의 차이는, GaN계 HEMT(10)의 게이트 단자(7)로부터 프리매치용 칩(102)으로 향해 인덕터(62)와는 별도로 인덕터(64)가 마련되고, 그 앞에 저역 필터(71, 72, 43)와 보호 다이오드(81~84)가 순방향으로 직렬로 접속되어 있는 것이다. 안정화 저항(31)과 용량(41)은 본 발명의 본질과는 관계없으므로, 특별히 도시하고 있지 않다. 도 8에 나타내는 실장도에서는, 인덕터(64)를 본딩 와이어(64a~64d)로 실현하고 있다. 도 8의 다른 부분은 도 5와 마찬가지이다.
전력 증폭기를 고효율 동작시킬 때에, 증폭 소자의 입출력 임피던스를 기본파 주파수 외에 고조파에 대해서도 어느 특정한 임피던스로 설정하는 것이 종종 행하여진다. 이것은 고조파 처리 혹은 고조파 종단으로 불리고 있다. 도 7에서는, 인덕터(64)와 인덕터(71)와 용량(43)의 값을 조정하여, GaN계 HEMT(10)의 게이트단자(7)로부터 프리매치용 칩(102) 쪽을 본 제 2 고조파 임피던스를, 동일한 방향을 본 기본파 임피던스에 비하여 충분히 낮게 설정한다. 이것에 의해, 증폭 동작 때의 효율을 고조파 종단을 행하지 않는 경우에 비하여 높게 할 수 있다.
이때, 기본파 주파수 및 제 2 고조파에 대한 보호 다이오드(81~84)의 기생 저항의 영향은 인덕터(72)의 장하(裝荷)에 의해 저감되므로, 보호 다이오드의 부가에 의한 전력 이득의 저하는, 실시의 형태 1과 마찬가지로 억제할 수 있다. 또한 실시의 형태 3의 회로 구성은, 저역 필터(71, 72, 43)가 고조파 종단의 역할과 보호 다이오드의 부가에 의한 전력 이득 저하의 억제를 겸비하므로, 실시의 형태 1의 회로 구성에 고조파 종단 회로를 부가하는 경우에 비하여, 프리매치용 칩(102)의 면적 삭감에도 효과를 갖는다. 또, 그 외의 보호 다이오드의 효과에 관해서는, 실시의 형태 1과 동일한 효과를 갖는다.
도 9는 실시의 형태 3과 관련되는 도 7과는 다른 회로 구성의 일례이다. 도 7과 달리, GaN계 HEMT(10)를 10a와 10b의 2개의 트랜지스터로 분할하고, 그 각각에 대하여, 기본파에 대한 프리매치용의 인덕터(62a, 62b)와 용량(42a, 42b)이 마련되어 있다. 고조파 측의 경로도 마찬가지로 2개로 분할되어 있다. 구체적으로는, 인덕터(64a), 인덕터(71a), 용량(43a), 인덕터(72a), 보호 다이오드(81a~84a)의 경로와, 인덕터(64b), 인덕터(71b), 용량(43b), 인덕터(72b), 보호 다이오드(81b~84b)의 경로이다.
도 8의 실장도에서는, 고조파 처리용의 경로가 본딩 와이어(64a~64d)에 의해 1개로 합쳐지고 나서 인덕터(71)에 접속되어 있지만, 이 경우, 와이어(64a)로부터 인덕터(71)까지의 경로 길이와 와이어(64d)로부터 인덕터(71)까지의 경로 길이에 차이가 생긴다. 동작 주파수가 높은 경우, 이 경로 길이 차이가 고조파 임피던스의 차이를 확대시켜, 효율 개선의 효과를 방해하는 경우가 있다. 그와 같은 경우에, 도 9와 같이 경로를 분할 배치하면 경로 길이에 의한 고조파 임피던스의 차이가 억제되므로, 효율 개선 효과를 높일 수 있다. 도 9에서는 2개로 경로를 분할하고 있지만, 더 분할하더라도 마찬가지의 효과를 얻을 수 있다.
1 : 입력 단자
2 : 출력 단자
3 : 게이트 바이어스 단자
4 : 드레인 바이어스 단자
5 : 패키지의 게이트 단자
6 : 패키지의 드레인 단자
7 : GaN계 HEMT 칩의 게이트 단자
8 : GaN계 HEMT 칩의 드레인 단자
10 : GaN계 HEMT
21~25 : 전송 선로
31~32 : 저항
41~45 : 용량
51~55 : 패키지 외부의 용량
61~64 : 본딩 와이어에 의한 인덕터
71~72 : 프리매치용 칩 상의 인덕터
81~86 : 보호 다이오드
101 : GaN계 HEMT 칩
102 : 프리매치용 칩
103 : 패키지의 외부 프레임
104 : 칩을 실장하기 위한 패키지의 베이스 플레이트
301, 302 : 프리매치 회로의 내부 노드

Claims (9)

  1. 게이트 단자와 드레인 단자와 접지용 단자에 접속된 소스 단자를 갖는 전계 효과 트랜지스터를 포함하는 제 1 반도체 칩과,
    서로 직류적으로 배선으로 접속된 입력 단자와 출력 단자를 갖고, 일단이 상기 배선에, 타단이 상기 접지용 단자에 접속된 제 1 용량성 소자를 포함하는 제 2 반도체 칩과,
    상기 출력 단자와 상기 게이트 단자의 사이에 접속된 제 1 인덕터와,
    상기 배선과 접속된 제 1 단자를 갖는 제 2 인덕터와,
    상기 제 2 반도체 칩에 형성되고, 상기 제 2 인덕터의 상기 제 1 단자와는 반대쪽의 단자인 제 2 단자와 상기 접지용 단자의 사이에 접속된 제 2 용량성 소자와,
    상기 제 2 반도체 칩에 형성되고, 상기 접지용 단자와 애노드가 접속된 보호 다이오드와,
    상기 보호 다이오드의 캐소드와 상기 제 2 단자의 사이에 접속된 제 3 인덕터
    를 구비한 반도체 장치.
  2. 제 1 항에 있어서,
    상기 전계 효과 트랜지스터가 GaN계 HEMT이고,
    상기 제 2 반도체 칩이 GaAs 기판, InP 기판, SiC 기판, 고저항 Si 기판 중 어느 하나의 기판으로 제작되어 있는
    것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 보호 다이오드가 쇼트키 접합 다이오드 또는 pn 접합 다이오드인 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 인덕터 또는 상기 제 3 인덕터가 본딩 와이어인 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 반도체 칩과 상기 제 2 반도체 칩을 동일한 패키지에 실장하는 것을 특징으로 하는 반도체 장치.
  6. 게이트 단자와 드레인 단자와 접지용 단자에 접속된 소스 단자를 갖는 전계 효과 트랜지스터를 포함하는 제 1 반도체 칩과,
    서로 직류적으로 배선으로 접속된 입력 단자와 출력 단자를 갖고, 일단이 상기 배선에, 타단이 상기 접지용 단자에 접속된 제 1 용량성 소자를 포함하는 제 2 반도체 칩과,
    상기 출력 단자와 상기 게이트 단자의 사이에 접속된 제 1 인덕터와,
    상기 게이트 단자에 접속된 제 1 단자를 갖는 제 2 인덕터와,
    상기 제 2 반도체 칩에 형성되고, 상기 제 2 인덕터의 상기 제 1 단자와는 반대쪽의 단자인 제 2 단자와 상기 접지용 단자의 사이에 접속된 제 2 용량성 소자와,
    상기 제 2 반도체 칩에 형성되고, 순방향으로 복수 개 직렬로 접속되고, 상기 접지용 단자와 애노드가 접속된 보호 다이오드와,
    상기 보호 다이오드의 캐소드와 상기 제 2 단자의 사이에 접속된 제 3 인덕터
    를 구비한 반도체 장치.
  7. 제 6 항에 있어서,
    상기 전계 효과 트랜지스터가 GaN계 HEMT이고,
    상기 제 2 반도체 칩이 GaAs 기판, InP 기판, SiC 기판, 고저항 Si 기판 중 어느 하나의 기판으로 제작되어 있는
    것을 특징으로 하는 반도체 장치.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 보호 다이오드가 쇼트키 접합 다이오드 또는 pn 접합 다이오드인 것을 특징으로 하는 반도체 장치.
  9. 제 6 항 또는 제 7 항에 있어서,
    상기 제 1 반도체 칩과 상기 제 2 반도체 칩을 동일한 패키지에 실장하는 것을 특징으로 하는 반도체 장치.
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