JP2011082825A - フィルタ回路 - Google Patents
フィルタ回路 Download PDFInfo
- Publication number
- JP2011082825A JP2011082825A JP2009233780A JP2009233780A JP2011082825A JP 2011082825 A JP2011082825 A JP 2011082825A JP 2009233780 A JP2009233780 A JP 2009233780A JP 2009233780 A JP2009233780 A JP 2009233780A JP 2011082825 A JP2011082825 A JP 2011082825A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- filter
- circuit
- amplifier
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Networks Using Active Elements (AREA)
- Amplifiers (AREA)
Abstract
【解決手段】反転入力端子104、非反転入力端子103、出力端子106を備えた演算増幅器101を含むフィルタ100と、フィルタを制御するためのフィルタ制御信号を生成するフィルタ制御信号生成回路102と、を備えたフィルタ回路において、フィルタ制御信号生成回路102は、演算増幅器101のGB積と、第2ポール周波数とを制御するためのフィルタ制御信号を生成し、このフィルタ制御信号を演算増幅器101に供給し、フィルタ100のカットオフ周波数とクオリティファクタとを制御する。
【選択図】 図1
Description
また、演算増幅器のGB積と第2ポール周波数とが同じ、あるいは近い位置にある場合、ボルテージフォロワ回路は2次のLPF特性を示す。ボルテージフォロワ回路によって実現されるフィルタは、演算増幅器を負帰還で使用しているので、RCアクティブフィルタと同様に、信号の入力範囲や線形性能についてGm−Cフィルタの性能を遥かに上回る。
2次以上のフィルタは、2次のフィルタを1つあるいは複数直列接続することで実現できる。すなわち、GB積と第2ポールをほぼ同じ値にしたボルテージフォロワ回路を単体または複数直列接続することで2次フィルタあるいは2次を超える高次フィルタを実現できる。これらフィルタをGm−Cフィルタ並の精度で実現するためには、それぞれの2次フィルタのカットオフ周波数だけでなく、フィルタのクオリティファクタ(quality factor:Q値)の両方のパラメータを高い精度で実現する必要がある。
図30は、演算増幅器を用いた一般的なボルテージフォロワ回路を示した図である。図示したボルテージフォロワ回路は、演算増幅器1を使って構成されていて、演算増幅器は反転入力端子4、非反転入力端子3、出力端子6、バイアス端子7を備えている。出力端子6から出力された信号は、反転入力端子4から演算増幅器1に帰還されている。
H(s)=A(s)/{A(s)+1} …式(1)
式(1)の伝達関数A(s)は、近似的に(2)で表される。
A(s)=Ao・ω1・ω2/((s+ω1)(s+ω2)) …式(2)
式(2)において、AoはDCゲイン、ω1は角周波数で表される第1ポール周波数、ω2は角周波数で表される第2ポール周波数を示している。
GB=Ao・ω1 …式(3)
上記した式(1)に式(2)を代入して整理すると、以下の式(4)が得られる。
H(s)=Ao・ω1・ω2/{s2+s(ω1+ω2)+ω1・ω2+Ao・ω1・ω2}
…式 (4)
式(4)は、分子が定数、分母がsの2次の多項式である。このことから、図30に示したボルテージフォロワ回路は2次LPF特性を有することが分かる。ここで式(4)が具体的にどのような特性を示すかについて一般的な2次LPFの伝達関数を用いて説明する。
H(s)=ωo2/{s2+s(ωo/Q)+ωo2} …式(5)
式(5)に示したωoは角周波数で表されるカットオフ周波数(カットオフ周波数を2π倍した値)、Qはクオリティファクタである。クオリティファクタQを、以降Q値と記す。
ωo=(Ao・ω1・ω2)1/2=(GB・ω2)1/2 …式(6)
Q=(Ao・ω1/ω2)1/2=(GB/ω2)1/2 …式(7)
ただし、式(6)、式(7)は、DCゲインAoが1に比べて十分大きく、また第2ポール周波数ω2が第1ポール周波数ω1よりも充分大きいとした場合の近似式である。これら2つの近似条件は、通常の演算増幅器の場合、十分満足できる。
図31に示した周波数特性で中央のtypはほぼ狙いどおりのカットオフ周波数が実現できている。しかし、MOSトランジスタの性能値が変動すると、最大A(max)からC(min)の範囲でMOSトランジスタ特性が大きく変動することが分かる。この特性の変動の原因は、製造プロセスに起因する特性のばらつき(以降、製造変動とも記す)および温度に依存する特性変動(以降、温度変動とも記す)である。MOSトランジスタのトランスコンダクタンス値が変動を受けると、その結果、式(4)で与えられる伝達関数も影響を受けるからである。
i GB積と第2ポール周波数をそれぞれ正確に所望の値に設定すること。
ii ゼロ点の影響を排除すること。
iii 高次ポールの影響を排除すること。
本発明は、このような点に鑑みてなされたものであり、Gm−Cフィルタと同じくらいに高速に動作することが可能で、アクティブフィルタと同様に入力電圧の範囲が広く、線形性能が優れており、さらに特性のばらつきをGm−Cフィルタと同等、あるいはそれ以上に抑えることが可能なフィルタ回路を提供することを目的とする。
請求項9に記載のフィルタ回路は、請求項6において、前記受動素子群に含まれる前記抵抗回路が、前記第4MOSトランジスタのトランスコンダクタンス値の逆数に比例する抵抗値を有することを特徴とする。
請求項11に記載のフィルタ回路は、請求項6から10のいずれか1項において、前記受動素子に含まれる前記抵抗回路は、抵抗制御信号が供給されるゲート端子を有する抵抗用MOSトランジスタを含むスレーブ回路(例えば図5に示したスレーブ回路602)と、前記抵抗用MOSトランジスタに対し、前記抵抗用MOSトランジスタのソース、ドレイン間の抵抗値を所定の値にするための前記抵抗制御信号を供給するマスタ回路(例えば図5に示したマスタ回路601)と、を備えることを特徴とする。
請求項20に記載のフィルタ回路は、請求項1から17のいずれか1項において、前記フィルタ制御信号生成回路が、PLL回路(図17に示したPLL回路)であることを特徴とする。
請求項3に記載の発明によれば、反転増幅器を用いているので利得Gのフィルタ回路を構成することができる。
請求項4の発明によれば、非反転増幅器を用いているので利得Gのフィルタ回路を構成することができる。さらに入力インピーダンスが無限大とすることができる。
請求項6の発明によれば、一般的な演算増幅器を使って、入力電圧範囲が広く、線形性能が優れたフィルタ回路を提供することができる。
請求項7の発明によれば、出力増幅回路を備えた折り返しカスコード演算増幅器を使って入力電圧範囲が広く、線形性能が優れたフィルタ回路を提供することができる。さらにGB積と第2ポールを決定するMOSトランジスタの極性が同じであるので、フィルタ制御信号生成回路が1つだけでも精度の高いフィルタを提供できる。
請求項9および10の発明によれば、抵抗素子を使ってゼロ点周波数を第2ポール周波数に比べ遠方に配置できる。
請求項11の発明によれば、抵抗素子をマスタ回路とスレーブ回路とによって構成し、スレーブ回路において抵抗素子として機能するMOSトランジスタをマスタ回路で高精度に制御することができる。このため、プロセス変動によらず常に抵抗値が変わらない抵抗素子を提供することができる。
請求項13の発明によれば、スレーブ回路において抵抗素子として機能するMOSトランジスタを、基準抵抗素子、MOSトランジスタ、差動増幅器を使って制御することができる。
請求項14の発明によれば、組み合わせ抵抗を用いているので小規模な回路でスレーブ回路の抵抗値の設計の自由度を高めることができる。
請求項16の発明によれば、マスタ回路を複数用いているのでスレーブ回路の抵抗値の設計の自由度を非常に高めることができる。
請求項17に記載のフィルタ回路は、折り返しカスコード演算増幅器を使っているのでゼロ点周波数の影響がないフィルタ回路を提供することができる。
請求項19に記載のフィルタ回路は、フィルタ制御信号生成回路にカスコードMOSトランジスタを用いているので、より高精度なフィルタ回路を提供することができる。
請求項21に記載のフィルタ回路は、複数のフィルタを直列接続しているので、任意の次数の任意のタイプのフィルタを実現することができる。
請求項22に記載のフィルタ回路は、各々のフィルタに用いている演算増幅器のGB積と第2ポール周波数が制御信号で制御されることで、任意の次数の任意のタイプのフィルタ周波数特性を実現することができる。
(実施形態1)
1 回路構成
図1は、本発明の実施形態1のフィルタ回路を説明するための回路図である。実施形態1のフィルタ回路は、フィルタ100と、フィルタ100を制御するためのフィルタ制御信号を生成するフィルタ制御信号生成回路102と、を備えたフィルタ回路である。フィルタ100は、入力信号が入力されるフィルタ入力端子108と、フィルタリングされた信号が出力されるフィルタ出力端子109と、演算増幅器101とを備えている。演算増幅器101は、増幅器反転入力端子104、増幅器非反転入力端子103、増幅器出力端子106を備えている。
図1中の102はフィルタ制御信号を生成するためのフィルタ制御信号生成回路である。演算増幅器101は、フィルタ制御信号を入力するためのバイアス端子107を備えている。なお、後述するように、フィルタ制御信号生成回路は2つあって、バイアス端子107には2つのフィルタ制御信号が入力される。2つのフィルタ制御信号を、第1フィルタ制御信号、第2フィルタ制御信号とも記す。
増幅器非反転入力端子103はフィルタの入力端子の機能を担っており、入力信号電圧Vinが供給されている。増幅器反転入力端子104、増幅器出力端子106は互いに接続されている。増幅器反転入力端子104、増幅器出力端子106はフィルタ100の出力端子の機能を担っていて、増幅器出力端子106からは出力電圧Voutが出力される。このような構成の演算増幅器は、ボルテージフォロワ回路としてもよく知られている。
図2は、図1に示した演算増幅器101を例示した図である。演算増幅器101は、正の電圧Vddを供給する電源(図中にVddで示し、電源Vddとも記す)と、負の電圧Vssを供給する電源(図中にVssで示し、電源Vssとも記す)との間に差動増幅回路201、出力増幅回路202が接続されて構成されている。
実施形態1では、前記したように、フィルタ制御信号生成回路102が第1フィルタ制御信号、第2フィルタ制御信号を生成している。フィルタ制御信号が供給される端子として機能するバイアス端子B1、B2は、図1に示したバイアス端子107に相当する。
2 伝達関数
演算増幅器101の帰還がない場合、つまりオープンループの場合の伝達関数は、近似的に式(8)のように表される。
A(s)=Ao・ω1・ω2[1−(s/ωz)]/[(s+ω1)(s+ω2)]…式(8)
前記したように、式(8)中のAoは演算増幅器のDCゲイン、ω1は角周波数で表される第1ポール周波数、ω2は角周波数で表される第2ポール周波数である。ωzは、角周波数で表されるゼロ点周波数である。
GB=Ao・ω1 …式(9)
さらに、図2の小信号等価回路を計算することで式(9)のGBは式(10)、式(8)中のω2は式(11)のように表すことができる。(参考書:「CMOS Analog Circuit Design」p. 387.Phillip E. Allen, Douglas R. Holdberg 著 Holt, Rinehart Winston, inc.1987年出版)
GB=Ao・ω1=gm1/C1 …式(10)
ω2=gm2/{C2+C3+(C2・C3)/C1} …式(11)
また、式(8)におけるゼロ点周波数ωzは、以下の式(12)によって表される。
ωz=(C1/gm2−C1・R)-1 …式(12)
ωo=[(gm1・gm2)/C1/{C2+C3+(C2・C3)/C1}]1/2
…式(13)
Q=[gm1・{C2+C3+(C2・C3)/C1}/(gm2・C1)]1/2
…式(14)
より具体的には、図2に示した演算増幅器の場合、電流源用のMOSトランジスタ12のバイアス端子B1に供給される電圧を制御し、MOSトランジスタ10、11に流れる電流が制御される。電流の制御により、MOSトランジスタ10、11のgm値であるgm1が制御できる。
なお、実施形態1で使用している図2の演算増幅器は、図示した構成に限定されるものではなく、GB積と第2ポール周波数を正確に所望の値に設定するのに好適で、ゼロ点の影響及び高次ポール周波数の影響を概ね排除できるものであればどのような演算増幅器であってもよい。
次に、バイアス端子B1、B2の電圧を制御するための回路を説明する。
図3(a)は、図1に示したフィルタ制御信号生成回路102を説明するための図であって、図2のバイアス端子B1に入力されるフィルタ制御信号を生成する回路の一部、または全部を表している。
図3(a)に示したフィルタ制御信号生成回路は、電源Vddと電源Vssとの間に、MOSトランジスタ72、70とMOSトランジスタ73、71とが並列に接続されて構成されている。MOSトランジスタ72、MOSトランジスタ70は、ドレイン同士が接続されるように直列に接続されている。また、MOSトランジスタ73、71も、ドレイン同士が接続されるように直列に接続されている。
また、MOSトランジスタ73、71のドレインは、MOSトランジスタ72、73のゲート端子に接続されている。MOSトランジスタ73、71のドレインとMOSトランジスタ72、73のゲート端子との接続ノードn3は、バイアス端子B11に接続されている。MOSトランジスタ71と電源Vssとの間には、抵抗素子74がMOSトランジスタ73、71と直列に接続されている。抵抗素子74の抵抗値はR1である。
N=(W71/L71)/(W70/L70) …式(15)
式(15)に示したW71、L71はMOSトランジスタ71のチャネル幅、チャネル長で、W70、L70はMOSトランジスタ70のチャネル幅、チャネル長である。この場合、MOSトランジスタ70〜73に流れる電流I70は、式(16)のように表される。
I70=(N1/2−1)2/(N・K70・R12) …式(16)
K70=(1/2)・μn・Cox・(W70/L70) …式(17)
式(17)のμnはNMOSトランジスタの移動度、CoxはMOSトランジスタのゲート酸化膜の単位容量である。
図3(a)に示したフィルタ制御信号生成回路の出力端子B1は、図2に示したMOSトランジスタ12のバイアス端子B1に接続される。図3(a)に示したMOSトランジスタ70と図2に示したMOSトランジスタ12とのトランジスタサイズ比が2である場合、MOSトランジスタ12の電流は式(16)によって求められる電流I70の2倍になる。また、図2に示したMOSトランジスタ10、11に流れる電流の電流値はその半分、つまり電流I70になる。
gm1=2(K10・I10)1/2 …式(18)
式(18)のI10は、式(16)によって求められる電流I70に等しい。また、式(18)中のK10は、式(19)によって求められる。
K10=(1/2)・μn・Cox・(W10/L10) …式(19)
式(19)と式(16)を式(18)に代入すると、式(20)が得られる。
gm1=(2/R1)・{(W10/L10)/(W70/L70)・(N1/2−1)2/N}1/2
…式(20)
ただし、式(18)によって与えられるgm値であるgm1は、電流I10に関して特別な制御をしない場合、μnが製造変動と温度変動の影響を受け、Coxが製造プロセスにおけるばらつきの影響を受けるので、狙い通りの値にはならない。
図4は、図1に示したフィルタ制御信号生成回路102を説明するための図であって、図2に示したバイアス端子B2に入力されるフィルタ制御信号を生成する回路の一部、または全部を表している。なお、実施形態1では、このように、図3(a)、図4に示した2つのフィルタ制御信号生成回路によってフィルタ制御信号生成回路102が構成されることから、フィルタ100のバイアス端子107に2つのフィルタ制御信号が入力されている。
N=(W81/L81)/(W80/L80) …式(21)
式(21)において、W81、L81はMOSトランジスタ81のチャネル幅とチャネル長で、W80、L80はMOSトランジスタ80のチャネル幅とチャネル長である。
I80=(N1/2−1)2/(N・K80・R22) …式(22)
式(22)中のK80は、以下の式(23)によって与えられる。
K80=(1/2)・μp・Cox・(W80/L80) …式(23)
式(23)において、W80、L80はMOSトランジスタ80のチャネル幅とチャネル長である。μpはPMOSトランジスタの移動度、CoxはMOSトランジスタのゲート酸化膜の単位容量である。
また、MOSトランジスタ16のgm値であるgm2は、式(24)のように表すことができる。
gm2=2(K16・I16)1/2 …式(24)
また、式(24)中のK16は、式(25)によって与えられる。
K16=(1/2)・μp・Cox・(W16/L16) …式(25)
式(25)において、W16、L16はMOSトランジスタ16のチャネル幅とチャネル長である。式(25)、式(22)を式(24)に代入することにより、式(26)が得られる。
式(26)に示したように、MOSトランジスタ16のgm値であるgm2は、図2に示したMOSトランジスタ16とMOSトランジスタ80のトランジスタサイズ比、図4に示したMOSトランジスタ80、81のトランジスタサイズ比N、図4に示した抵抗素子84の抵抗値R2のみに依存することになる。
ただし、gm2は、電流I16に関して特別な制御をしない場合、PMOSトランジスタの移動度μpが製造変動と温度変動の影響を受け、ゲート酸化膜の単位容量Coxが製造プロセスにおけるばらつきの影響を受けるので、狙い通りの値にはならない。
図3(a)に示したフィルタ制御信号生成回路によりgm2を制御する場合、式(24)によって与えられるgm2を、式(22)に代えて式(16)を使って計算する。計算の結果、以下に示す式(27)が得られる。
gm2=(2/R1)・{μp(W16/L16)/μn(W80/L80)・(N1/2−1)2/N}1/2 …式(27)
フィルタのカットオフ周波数ωoやQ値は、式(8)のゼロ点周波数ωzが無視できる場合、式(13)、式(14)のように表すことができる。すなわち、ゼロ点周波数が無限大の場合に、式(8)は式(2)のようになる。図2に示した演算増幅器の回路の場合、ゼロ点周波数は式(28)のようになる。なお、ゼロ点周波数を式(28)のように表すことができることは、例えば、「PAUL R. GRAY、ROBERT G. MEYER著 ANLYSIS AND DESIGN OF ANALOG INTEGRATED CIRCUITS SECOND EDITION、JOHN WILLEY & SONS Inc、page 748.」に記載されているから、これ以上の説明を省くものとする。
ωz=1/[(C1/gm2)−C1・R)] …式(28)
R=1/gm2 …式(29)
ΔR=±0.4×(1/gm2) …式(31)
式(28)に式(30)、式(31)を代入すると、式(32)を得る。
ωz=±2.5/(C1/gm2) …式(32)
すなわち、ゼロ点周波数と(gm2/C1)の値とは、(gm2/C1)の2.5倍程度しか離れていないことが分かる。gm2及び容量値C1はフィルタの性能に大きく影響を及ぼすパラメータであるから、gm2を大きくしたり、容量値C1を小さくしたりしてゼロ点の影響を小さくすることは難しい。
すなわち、抵抗値Rが製造変動や温度変動によって大きく変動すると、フィルタの周波数特性にも変動が生じる。換言すれば、フィルタ周波数特性が式(6)、式(7)で表されるようにするためには、位相補償用の抵抗回路が、充分高い精度の抵抗値を持ったものである必要がある。例えば、製造条件を厳密に制御して精度の高い抵抗を実現する、あるいはトリミング等によって抵抗値をターゲット値になるようにすればよい。ただし、コスト等の問題もありこれらの手法で精度の高い抵抗は、簡単に実現できない。このため、本実施形態では、MOSトランジスタを用いて、抵抗素子の抵抗値がいつも式(29)を満足するように制御される。
図5は、実施形態1に用いる抵抗回路(例えば図2の17)を説明するための図である。図5に示した回路は、ゲート制御電圧生成用のマスタ回路601と、演算増幅器の位相補償抵抗(例えば図2の17)となるスレーブ回路602とによって構成されている。スレーブ回路602は、図2の演算増幅器の位相補償用の抵抗回路17となっている。
差動増幅器606の出力信号は、MOSトランジスタ603のゲート端子とともにスレーブ回路602に備えられているMOSトランジスタ607のゲート端子に電圧VCとして供給されている。電圧VCは、実施形態1の抵抗制御信号となる。
V622=(VA−Δ2)+(Δ1+Δ2)×[Rm2/(Rm1+Rm2)] …式(33)
式(34)より式(35)が得られる。
Δ2×(Rm1+Rm2)=(Δ1+Δ2)×Rm2 …式(35)
さらに、式(35)を整理すると式(36)が成立する。
Rm1=(Δ1/Δ2)Rm2 …式(36)
式(36)から図5の回路によれば、MOS抵抗素子の抵抗値Rm1は、基準抵抗素子の抵抗値Rm2に必ず比例する。
Rm3=Rm1 …式(37)
Rm1=1/gm2 …式(38)
なお、図5に示したMOS抵抗素子603、607はNMOSトランジスタであるが、当然のことながら、NMOSトランジスタをMOS抵抗素子に使用するものに限定されるものではない。実施形態1では、PMOSトランジスタを用いても、図5に示した回路と同様の回路を構成することができる。抵抗素子にNMOSトランジスタを用いるか、PMOSトランジスタを用いるかは、図2に示した抵抗回路17のソース電圧が電源Vssの電位に近い場合はNMOSを、ソース電圧が電源Vddの電位に近い場合はPMOSを選択するようにする。逆の場合、抵抗素子の抵抗値を低くするのが困難である、あるいはMOS抵抗素子の制御可能な抵抗範囲が狭くなる。
また、Δ1の値は、MOS抵抗素子が線形性能を良好に保つために、MOS抵抗素子603、607のVgs−Vthに比べて十分小さくする必要がある。ただし、小さすぎるとΔ1およびΔ2の設定電圧からの偏移に対する影響が大きくなるので、適正な値に設定することが望ましい。
図6は、図2に示した出力増幅回路202をコピーした、出力増幅回路202と同じ回路構成であって、かつ、演算増幅器に含まれる素子のサイズが等しい回路(以下、レプリカ回路Bと記す)を説明するための図である。図示したレプリカ回路Bでは、図2に示したMOSトランジスタ16に対応するMOSトランジスタ160、図2に示したMOSトランジスタ15に対応するMOSトランジスタ150が直列に接続されている。MOSトランジスタ150のゲート端子にはMOSトランジスタ15のゲート端子へ印加される電圧が供給され、MOSトランジスタ160のゲート端子とドレイン端子を接続すると、その接続点161に、図2のMOSトランジスタ16のゲート電圧VAが形成される。この理由は、図2に示したMOSトランジスタ16とMOSトランジスタ160に同じ電流が流れるので、MOSトランジスタ16、MOSトランジスタ160のゲート電圧が等しくなることによる。
また、図5に示したMOS抵抗素子603、607は、製造変動や温度変動により、同じゲート電圧に対して異なる抵抗値を示す。換言すれば、目標とする抵抗値を得るにあたって、MOS抵抗素子ごとに、また環境温度に応じて印加すべきゲート電圧は異なる値になる。
図中に、MOS抵抗素子707aの抵抗制御信号608a、MOS抵抗素子707bの抵抗制御信号608bを示す。抵抗制御信号608aの電圧値はVC1、抵抗制御信号608bの電圧値はVC2である。
ただし、このような場合、MOSトランジスタの性能が低く、必要とされるゲート電圧が電源Vddの電圧値を超えてしまうと、所望の抵抗値を実現できない。図8(a)によれば、所望の抵抗値を実現するために必要とする抵抗制御信号608が、電源Vddの電圧値(図中にVddと記す)を超えて上昇していることが分かる。
このとき、図8(b)の区間801において明らかなように、第2のMOS抵抗素子の抵抗のゲート電圧が低いので、線形性能が劣化する。しかし、第1のMOS抵抗素子のゲート電圧が第2のMOS抵抗素子のゲート電圧に比べて十分高いため、線形性能の劣化はMOS抵抗素子を1つだけ使用した場合と比べてはるかに小さくて済む。
図9は、抵抗素子の抵抗値の精度を高く保ちながら、より回路規模が小さい抵抗素子を説明するための図である。図9に示した抵抗素子は、マスタ回路901、スレーブ回路902によって構成されている。なお、図9において、図5と同様の構成については同様の符号を付し、説明を一部略すものとする。図9に示した抵抗素子では、図5に示した回路において、MOS抵抗素子603に代えて組み合わせ抵抗903を、MOS抵抗素子607に代えて組み合わせ抵抗907を設けている。
つまり、図9に示した回路は、図5に示した回路と同様に動作するので、リニア抵抗素子112の抵抗値が小さい場合、組み合わせ抵抗の抵抗値が、基準抵抗604の抵抗値に(Δ1=Δ2の場合)等しくなるように図9の回路が動作し、結果としてMOS抵抗素子111は抵抗値が高くなるように制御される。このため、MOS抵抗素子111に印加されるゲート電圧は低くなり、MOS抵抗素子111の線形性能は劣化する。しかし、リニア抵抗素子112の抵抗値と比較してMOS抵抗素子の抵抗値は充分高いので、全体としてMOS抵抗素子111の影響が小さくなり、全体の抵抗素子の線形性能劣化はわずかである。
I2=(−Δ2)・gmx …式(39)
I603=Δ1/R603 …式(39−2)
となる。ここで、差動増幅器606の反転入力端子に流れ込む全ての電流は式(39)と式(39−2)で表される電流の和になる。そしてこの電流の和はゼロでなければならない。もし、ゼロでない場合は反転入力端子の電圧は時間とともに変化するが、最終的には、負帰還回路の作用で非反転入力端子の電圧に等しくなるように、MOSトランジスタ603のゲート電圧が制御される。この動作は図5におけるMOSトランジスタ603の電圧制御と同じである。従って、(39)と(39−2)より(39−3)が成り立つ。
R603=(Δ1/Δ2)/gmx …式(39−3)
gmx=(Δ1/Δ2)・gm2 …式(40)
図11に示したトランスコンダクタンスアンプ118のgm値は、製造変動、温度変動の影響を受けることなく一定で、しかも式(40)によって与えられる値に等しいことが要求される。このようなトランスコンダクタンスアンプ118について、図12を用いて説明する。
以上述べた実施形態1では、高周波領域において演算増幅器101の第1ポール、第2ポールより高い周波数に形成される3次以上の高次ポールの存在が、少なからず位相を遅延させるように影響する。この影響が無視できない場合、高次ポールによって遅延した分をゼロ点で補償させるため、ゼロ点周波数を無限大ではなく、位相が進むようにある有限の位置に配置させることができる。
上記した内容を、式を使って説明する。高次ポールとして3次ポールを有する演算増幅器の伝達関数A(s)は、式(8)に代わって式(41)のように表せる。
A(s)=Ao・ω1・ω2(1−s/ωz)/(s+ω1)(s+ω2)(1+s/ω3)
…式(41)
このように、位相補償用の抵抗回路17を、式(29)ではなくて、式(42)のようにすることで、第3ポール周波数ω3の影響を排除することができる。
R=1/gm2+ΔR …式(42)
ωz=−1/(C1・ΔR) …式(43)
以上のことから、第3ポール周波数ω3を打ち消すには、第3ポール周波数ω3とゼロ点周波数ωzが等しくなればよいので、ωz=ω3よりΔRを式(44)のように設定すればよい。
ΔR=1/(ω3・C1) …式(44)
1 回路構成
次に、本発明の実施形態2のフィルタ回路について説明する。なお、実施形態2においては、実施形態1で説明した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。
図13は、実施形態2のフィルタ回路(図1に示したフィルタ回路と同様の構成である)に用いられる演算増幅器を説明するための図である。実施形態2の演算増幅器は、MOSトランジスタ30〜38によって構成される差動増幅回路のみで構成されている。このような回路は、いわゆる折り返しカスコード演算増幅器として知られている。
実施形態2に示した演算増幅器の帰還がないオープンループの伝達関数は、近似的に式(45)のように表現される。
A(s)=Ao・ω1・ω2/(s+ω1)(s+ω2) …式(45)
式(45)において、Aoは演算増幅器のDCゲイン、ω1は角周波数で表された第1ポール周波数、ω2は角周波数で表された第2ポール周波数である。
また、GB積、第2ポール周波数ω2は図13の小信号等価回路を計算することで式(46)、式(47)を導き出すことができる。
GB=Ao・ω1=gm1/C1 …式(46)
ω2=gm2/C2 …式(47)
ここでgm1はMOSトランジスタ30、31のgm値、gm2はMOSトランジスタ35、36のgm値、C1は容量素子41、42の容量値、C2は容量素子39、40の容量値である。
図13に示した演算増幅器を図1に示したフィルタに用いた場合の伝達関数は、式(6)、式(7)に式(46)、式(47)を代入することで、式(48)、式(49)のようにフィルタの性能をgm値と容量素子の容量値のみで表すことができる。
ωo=[(gm1・gm2)/(C1・C2)]1/2 …式(48)
Q=(gm1・C2)/(gm2・C1) …式(49)
次に、実施形態2において、MOSトランジスタ30、またはMOSトランジスタ31のgm値を制御する回路について説明する。MOSトランジスタ30、31はNMOSトランジスタである。このため、MOSトランジスタ32のバイアス端子B1を制御するための信号を生成するフィルタ制御信号生成回路には、実施形態1で説明した図3(a)のフィルタ制御信号生成回路を用いることができる。
gm1=2・(K30・I30)1/2 …式(50)
K30=(1/2)・μn・Cox・(W30/L30) …式(51)
式(51)において、W30、L30はMOSトランジスタ30のチャネル幅とチャネル長である。式(51)、式(16)、式(17)を式(50)に代入すると、式(52)を得る。
gm1=(2/R1)・{(W30/L30)/(W70/L70)・(N1/2−1)2/N}1/2
…式(52)
なお、式(50)で与えられるgm値は、電流I30に関して特別な制御をしない場合、μnが製造変動と温度変動の影響を受ける。また、Coxも製造変動の影響を受けるので狙い通りの値を得ることはできない。
図14に示した回路は、MOSトランジスタ90にはMOSトランジスタ91が並列に接続されており、MOSトランジスタ90とMOSトランジスタ91とは、互いにソース同士、ドレイン同士が接続され、さらにこのドレイン同士接続された端子にMOSトランジスタ92のゲートおよびドレインが接続されている。
MOSトランジスタ90のゲートには、図3(a)に示したフィルタ制御信号生成回路のバイアス端子B1から制御信号が入力されている。MOSトランジスタ90のトランジスタサイズが図3(a)に示したMOSトランジスタ70と同じであるなら、MOSトランジスタ90に流れる電流I90は、式(53)のように、式(16)と同じ式となる。
I90=(N1/2−1)2/(N・K70・R12) …式(53)
I91=(N1/2−1)2/(N・K80・R22) …式(54)
MOSトランジスタ92に流れる電流I92は、MOSトランジスタ90、91に流れる電流の和となるので、式(55)のように表される。
I92=(N1/2−1)2/(N・K70・R12)+(N1/2−1)2/(N・K80・R22)
…式(55)
I35=I33−I30=I92−I70 …式(56)
式(56)に式(16)、式(55)を代入すると、式(57)が得られる。
I35=(N1/2−1)2/(N・K80・R22) …式(57)
gm2=2・(K35・I35)1/2 …式(58)
式(58)のK35は、式(59)で与えられる。
K35=(1/2)・μp・Cox・(W35/L35) …式(59)
式(59)において、W35、L35はMOSトランジスタ35のチャネル幅とチャネル長である。式(57)、式(59)を式(58)に代入すると、式(60)を得る。
gm2=(2/R2)・{(W35/L35)/(W80/L80)・(N1/2−1)2/N}1/2
…式(60)
なお、式(58)で与えられるgm値は、電流I35に関して特別な制御をしない場合、PMOSトランジスタの移動度μpが製造変動と温度変動の影響を受ける。また、ゲート酸化膜の単位容量Coxも製造変動の影響を受けるので、狙い通りの値を得ることはできない。
次に、本発明の実施形態3について説明する。なお、実施形態3において、実施形態1、実施形態2において説明した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。
1 回路構成
図15は、実施形態3のフィルタ回路(図1に示したフィルタ回路と同様の構成である)に用いられる演算増幅器を示している。実施形態3の演算増幅器は、互いにソース同士が接続されたMOSトランジスタ50、MOSトランジスタ51でなるMOSトランジスタ対(入力MOSトランジスタ対とも記す)と、この入力MOSトランジスタ対のソースにドレインが接続され、図15に示した入力MOSトランジスタ対に電流を供給すると共に、ゲート(バイアス端子B1)にフィルタ制御信号が入力されるMOSトランジスタ52と、MOSトランジスタ50のドレインにソースが接続されるMOSトランジスタ55、MOSトランジスタ51のドレインにソースが接続されるMOSトランジスタ56でなるMOSトランジスタ対(カスコードMOSトランジスタ対とも記す)と、MOSトランジスタ55とドレイン同士が接続されるMOSトランジスタ57、MOSトランジスタ56とドレイン同士が接続されるMOSトランジスタ58でなるMOSトランジスタ対(ロードMOSトランジスタ対とも記す)と、MOSトランジスタ55のソースにドレインが接続されるMOSトランジスタ53、MOSトランジスタ56のソースにドレインが接続されるMOSトランジスタ54でなるMOSトランジスタ対(電流源MOSトランジスタ対とも記す)と、を含む差動増幅回路151と、ゲート(バイアス端子B11)にフィルタ制御信号が入力されるMOSトランジスタ60、MOSトランジスタ60のドレインにドレインが接続されるMOSトランジスタ59と、を含む出力増幅回路152と、差動増幅回路151の出力端子n7と出力増幅回路152の出力端子n6との間に接続される容量素子61及び抵抗回路62、差動増幅回路151の出力端子n7に接続される容量素子63、出力増幅回路152の出力端子n6に接続される容量素子64を含む受動素子群と、を含んでいる。
図15に示した差動増幅回路151は、図13に示した回路と実質的に同様の回路である。すなわち、図15に示した回路は、図13に示した回路に出力増幅回路152を付け加えた回路であるといえる。
実施形態3の演算増幅器において、帰還がないオープンループの伝達関数は、近似的に式(61)のように表される。
A(s)=Ao・ω1・ω2(1−s/ωz)/(s+ω1)(s+ω2) …式(61)
式(61)中の、Aoは演算増幅器のDCゲイン、ω1は第1ポール周波数、ω2は第2ポール周波数、ωzはゼロ点周波数である。
また、実施形態3の演算増幅器のGB積は、以下の式(62)のように表すことができる。
GB=Ao・ω1 …式(62)
GB=Ao・ω1=gm1/C1 …式(63)
ω2=gm2/{C2+C3+(C2・C3)/C1} …式(64)
式(63)、式(64)において、gm1は、MOSトランジスタ50、またはMOSトランジスタ51のトランスコンダクタンス値である。また、gm2は、MOSトランジスタ59のトランスコンダクタンス値である。C1は容量素子61の容量値、C2は容量素子63の容量値、C3は容量素子64の容量値である。
ωz=(C1/gm2−C1・R)-1 …式(65)
式(65)において、Rは抵抗回路62の抵抗値である。抵抗値Rは、ゼロ点の影響をできるだけ排除するために、ω1、ω2に比べ十分大きい値に設定される。この設定については、実施形態1で説明したいずれの方法を用いても構わないので、説明は省略する。
ωo=[(gm1・gm2)/C1/{C2+C3+(C2・C3)/C1})]1/2
…式(66)
Q=[gm1・{C2+C3+(C2・C3)/C1}/(gm2・C1)]1/2
…式(67)
次に、実施形態3において、MOSトランジスタ50、またはMOSトランジスタ51のgm値を制御する回路について説明する。MOSトランジスタ50、51は、NMOSトランジスタであるので、図3(a)に示したフィルタ制御信号生成回路を使ってMOSトランジスタ52のバイアス端子B1に印加される電圧を制御することができる。例えば図3(a)に示したフィルタ制御信号生成回路の出力端子B1を図15に示したバイアス端子B1に接続して、図15のMOSトランジスタ52のサイズは図3(a)のMOSトランジスタ70のサイズの2倍とする。このとき、MOSトランジスタ50、51に流れる電流I50は、式(16)で与えられる値になる。
gm1=2・(K50・I50)1/2 …式(68)
式(68)において、I50は式(16)によって得られる電流値に等しく、K50は、式(69)によって与えられる。
K50=(1/2)・μn・Cox・(W50/L50) …式(69)
式(69)において、W50、L50はMOSトランジスタ50のチャネル幅とチャネル長である。式(69)、式(16)、式(17)を式(68)に代入すると、式(70)が得られる。
gm1=(2/R1)・{(W50/L50)/(W70/L70)・(N1/2−1)2/N}1/2
…式(70)
なお、式(68)で与えられるgm1は、電流I50に関して特別な制御をしない場合、NMOSトランジスタの移動度μnが製造変動と温度変動の影響を受け、ゲート酸化膜の単位容量Coxも製造変動の影響を受けるので、狙い通りの値にはならない。
(W60/L60)/(W73/L73)=M …式(71)
I59=(N1/2−1)2/(N・K70・R12)・M …式(72)
gm2=2・(K59・I59)1/2 …式(73)
式(73)において、K59は式(74)によって与えられる。
K59=(1/2)・μn・Cox・(W59/L59) …式(74)
式(74)において、W59、L59はMOSトランジスタ59のチャネル幅とチャネル長である。式(72)と式(74)を式(73)に代入すると、式(75)を得る。
gm2=(2/R1)・{M・(W59/L59)/(W70/L70)・(N1/2−1)2/N}1/2
…式(75)
またフィルタ制御信号生成回路として図3(a)を用いて説明したが、実施形態1で説明したように図3(a)の代わりに図3(b)あるいは図3(c)を用いても構わない。
次に、本発明の実施形態4を説明する。なお、実施形態4においては、実施形態1〜実施形態3で説明した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。
図1に示したフィルタ回路は2次の低域通過フィルタを実現できる。しかし、さらに高次の低域通過フィルタを実現するためには、図1に示したフィルタ100を多段に直列接続することで任意の次数の低域通過フィルタを実現することができる。図16は、2N次フィルタ2(ここで2N次とはNの2倍の次数という意味である)とフィルタを制御するためのフィルタ制御信号を生成するフィルタ制御信号生成回路102から構成されている。さらに2N次フィルタ2は、図1のフィルタ100に相当するフィルタをN個直列接続するように配置したフィルタ140a、140b、・・・、140cからなる。これらN個のフィルタ140a、140b、・・・、140cは、フィルタ制御信号を入力するためのバイアス端子107a、107b、・・・、107cを有した演算増幅器101a、101b、・・・、101cを備えている。これら演算増幅器101a、101b、・・・、101cは、反転入力端子と出力端子が互いに接続されており、それぞれの演算増幅器はボルテージフォロワ回路構成をしており、これらN個のボルテージフォロワ回路(フィルタ140a、140b、・・・、140c)の伝達特性が式(4)〜式(7)によって表されるようなフィルタ周波数特性を有する。フィルタの入力信号は、フィルタ2の入力端子108から入力して、入力端子108と接続しているフィルタ140aの入力端子141aに入力し、フィルタ140aの出力信号は、フィルタ140bの入力端子141bに入力する。このように各フィルタは次段のフィルタへ接続されており、最終段に配置されたフィルタ140cの演算増幅器101cの出力端子からの出力信号がフィルタ出力端子109からフィルタ2の出力信号として出力される。
Hi(s)=ωoi2/{s2+s(ωoi/Qi)+ωoi2} …式(76)
(i=1、2、・・・、N)
従って、図16のようなN個のボルテージフォロワが直列接続されたフィルタ2の伝達関数H(s)は式(77)のように、それぞれのボルテージフォロワの伝達関数の積で表すことができる。
H(s)=H1(s)・H2(s)・・・HN(s) …式(77)
このように図16の回路によって、任意の次数の任意のタイプのフィルタを実現することができる。尚、フィルタ制御信号生成回路102は演算増幅器101a、101b、・・・、101cが同じであれば、同じフィルタ制御信号生成回路からの信号を用いることができる。それぞれのボルテージフォロワ間で異なるωiやQiを実現するには、電流源MOSトランジスタ(図2の演算増幅器の場合は、MOSトランジスタ10,11、12、15,16)のサイズを適当な値にすればよい。そのような意味では、フィルタ2中で用いられている演算増幅器101a、101b、・・・、101cは同じ構成のものを用いることが好ましい。使用する演算増幅器は実施形態1〜3で用いた図2、図13、図15等いずれのものを用いても構わない。また図2、図13、図15の演算増幅器を用いた時の効果は、既に実施形態1〜3で説明したものと同様の効果を奏する。
A(s)=Ao・ω1/(s+ω1) …式(78)
式(78)を式(1)に代入すると、式(78−2)のようになる。
H(s)=GB/(s+GB) …式(78−2)
位相補償用MOS抵抗素子の抵抗制御では、例えば8次LPFを7次LPFに置き換えた場合、ノイズやPSRR(Power Supply Rejection Ratio)の低減といった特性改善効果をもたらす場合がある。
次に、本発明の実施形態5について説明する。なお、実施形態5においては、実施形態1〜実施形態4で説明した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。
前記した実施形態1〜4においては、図3、図4に示したフィルタ制御信号生成回路を使ってフィルタの性能(カットオフ角周波数、Q値)を制御している。このような実施形態1〜4に対し、実施形態5は、gm−Cフィルタの制御回路としてよく知られている、PLL回路をフィルタ制御信号生成回路に用いて、図1に示したフィルタ制御信号生成回路102および図16に示したフィルタ制御信号生成回路102を構成するものである。例えば、図1に示したフィルタにおいては、図3、図4に示したフィルタ制御信号生成回路の代わりに図17に示したPLL回路176を用いてフィルタ制御信号生成回路を構成することができる。
これらコンパレータ174、175の出力端子に相当する端子G、Fおよび位相比較器172の出力端子に相当する端子Hの出力波形を図18(a)、(b)、(c)に示す。図18(a)は端子Gの出力波形を示し、図18(b)は端子Fの出力波形を示している。端子Fの信号は端子Gと比較してフィルタ171を余分に通過しているのでPLLロック時には位相が90度遅延している。また、図18(c)は、端子Hの出力波形を示している。PLLロック時は、端子Hのクロックデューティ比が50%であるので、端子Hの出力信号が積分器173を通過しても、信号の「High」の区間と「Low」の区間が等しいので、積分器173では、プラス成分とマイナス成分差し引きゼロとなり、積分器173の出力178に変化はない。
H(s)=ωm2/{s2+(ωm/Qm)s+ωm2} …式(79)
式(79)において、ωmはマスタフィルタの角周波数で表した周波数であり、フィルタ制御信号端子178の信号を制御することで高くなったり低くなったりする。
図20は、図17に示したマスタフィルタ171の構成を例示するための図である。マスタフィルタ171は、gm素子と容量素子とで構成された2次のLPFである。なお、このようなマスタフィルタ171は、例えば特開平8−204504に記載されているように、周知の回路である。図20に示したマスタフィルタ171のカットオフ周波数ωmは、AMP2、AMP3のトランスコンダクタンス値をgm2、gm3、それぞれのアンプの負荷容量をC2、C3とした場合、ωm=(gm2・gm3/C2・C3)1/2と表すことができる。
精度の高いスレーブフィルタを実現するには、スレーブフィルタ177の回路構成をマスタフィルタ171と同じにすることが好ましい。この理由は、マスタフィルタ171とスレーブフィルタ177のgm値を設計どおり一定の比で実現できたとしても、回路の容量が、配線容量、ドレイン、ソース端子の拡散容量、ゲート容量などを含み、正確に把握できないためである。
このように、マスタフィルタ171とスレーブフィルタ177の回路構成が同じである場合には、配線容量、ドレイン、ソース端子にある拡散容量、ゲート容量等も含めて簡単に容量を同一にすることができるので、精度の高いフィルタが実現できる。
本発明のフィルタ回路は、図1に示したフィルタ回路に示した構成に限定されるものではない。実施形態6は、図22に示したフィルタ回路を使って本発明を実施するものである。
図22は、実施形態6のフィルタ回路を説明するための図である。図1に示した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。図示したフィルタ200は、2次低域通過フィルタの一つである反転増幅器である。図1に示したフィルタ100との相違点は、入力信号Vinが入力される端子と増幅器反転入力端子104との間にインピーダンスがZ1の抵抗素子211が接続されている点と、増幅器反転入力端子104と出力信号Voutが出力される出力端子の間にインピーダンスがZ2の抵抗素子212が接続されて、さらに基準信号電圧Vrefが増幅器非反転入力端子103へ供給されている点である。図22に示したフィルタ200は、入力信号Vinが入力される端子から出力信号Voutが出力される出力端子までの直流利得(DCゲイン)Gが抵抗素子212の抵抗値Z2と抵抗素子211の抵抗値Z1比である(−Z2/Z1)となる反転増幅器である。演算増幅器101、抵抗素子211、212で構成される反転増幅器は以下説明するように2次低域通過フィルタという特性を有するフィルタ200を構成する。
H(s)=A(s)/{A(s)/G+(1+1/G)} …式(80)
式(80)に演算増幅器の伝達関数である式(2)を代入して整理すると、式(81)のようになる。
H(s)=−G・Ao・ω1・ω2/(G+1)
/{s2+(ω1+ω2)s+ω1・ω2+Ao・ω1・ω2/(1+G)}…式(81)
ωo={Ao・ω1・ω2/(G+1)}1/2={GB・ω2/(G+1)}1/2…式(82)
Q={Ao・ω1/ω2(G+1)}1/2={GB/ω2(G+1)}1/2…式(83)
尚、実施形態6のフィルタ200は、実施形態4に示した回路と同様に、フィルタ200を直列接続することで任意の次数の任意のタイプのフィルタを実現することができる。
その場合、図1のフィルタ100とフィルタ200を組み合わせることも可能である。
次に、本発明の実施形態7について説明する。
実施形態7は、演算増幅器101と抵抗素子211,212を組み合わせて非反転増幅器としたものである。図23は、実施形態7のフィルタ回路を説明するための図である。図23において、図22に示した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。
図1に示したフィルタ回路との相違点は、図23に示したフィルタ回路が、基準信号電圧Vrefが与えられる端子と、増幅器反転入力端子104との間にインピーダンスがZ1の抵抗素子211を、また、増幅器反転入力端子104と、出力信号Voutが出力される出力端子との間にインピーダンスがZ2の抵抗素子212を備えていて、さらに入力信号Vinが増幅器非反転入力端子103に供給されている点である。
H(s)=A(s)/{A(s)/G+1} …式(84)
H(s)=Ao・ω1・ω2/{s2+(ω1+ω2)s+ω1・ω2(1+Ao/G)}
…式(85)
式(85)と式(5)の分母のsの1次の項と0次の項を比較し、式(3)を用いることにより、カットオフ周波数ωoとクオリティファクタQとが、式(86)、式(87)のように表すことができる。
ωo=(Ao・ω1・ω2/G)1/2=(GB・ω2/G)1/2 …式(86)
Q={Ao・ω1/(ω2・G)}1/2={GB/(ω2・G)}1/2 …式(87)
尚、実施形態7のフィルタ300は、実施形態4に示した回路と同様に、フィルタ300を直列接続することで任意の次数の任意のタイプのフィルタを実現することができる。
その場合、図1のフィルタ100とフィルタ300を組み合わせることも可能である。
次に、本発明の実施形態8について説明する。
図24は、本発明の実施形態8のフィルタ回路を説明するための図である。図1に示した構成と同様の構成については同様の符号を付し、説明を一部略すものとする。図24に示したフィルタ回路は、演算増幅器231と抵抗値がそれぞれZ1、Z2である2組の抵抗素子211、212からなる入力端子から出力端子までのDCゲインGが(−Z2/Z1)となる全差動型の反転増幅器400とフィルタ制御信号を生成するフィルタ制御信号生成回路102からなる。
図26は、実施形態8に用いられる同相信号レベル制御アンプの回路構成を例示した図である。図26に示した同相信号レベル制御アンプは、出力信号対の平均値を生成する回路と、生成された平均値を差動増幅回路252の非反転入力端子に入力し、基準電圧Vcmを反転入力端子に入力し、差動増幅回路252の出力信号を図25に示した端子B3に供給している。
次に、同相信号レベル制御アンプの動作について説明する。仮に、図25に示した出力信号対Vout-、Vout+の平均値が基準電圧Vcmの値よりも低い場合、差動増幅回路252の非反転入力端子の信号レベルが低くなる。このため、差動増幅回路252の出力レベル及び図25に示した端子B3に入力される制御信号のレベルも低くなる。制御信号のレベルが低くなると、MOSトランジスタ37、38のゲート電圧は低くなり、流れる電流が小さくなる。このため出力信号対Vout-、Vout+の電圧値は高くなり、出力信号の平均値は高くなって、基準電圧Vcmの値に近づいていく。
図28に示した抵抗値が等しい抵抗素子271a、271bは、出力信号対Vout+、Vout-の平均値を生成する回路を構成する。生成された平均値は、差動増幅器272の反転入力端子に入力される。また、基準電圧Vcmは非反転入力端子に入力され、差動増幅器272からの出力信号は図27に示した端子B3に供給される。このように構成することにより、図27の出力信号対Vout+、Vout-の平均値は常に一定の基準電圧Vcmに等しくなる。
尚、実施形態8のフィルタ400は、実施形態4に示した回路と同様に、フィルタ400を直列接続することで任意の次数の任意のタイプのフィルタを実現することができる。
フィルタ制御信号生成回路 102
MOSトランジスタ 10〜16、30〜38、50〜60、67、68、165、166
容量素子 18、19、20、39、40、41、42、61、63、64、65、69、77
抵抗回路 17、62、66
抵抗素子 74、84
マスタ回路 601、603、604、701、901
スレーブ回路 602、702、902
MOS抵抗素子 603、607、703a、703b、707a、707b
組み合わせ抵抗 903、907
トランスコンダクタンスアンプ 118
PLL回路 176
Claims (22)
- 入力信号が入力されるフィルタ入力端子、フィルタリングされた信号が出力されるフィルタ出力端子、演算増幅器を有するフィルタと、
前記フィルタを制御するためのフィルタ制御信号を生成するフィルタ制御信号生成回路と、を備えたフィルタ回路であって、
前記フィルタ制御信号生成回路は、前記演算増幅器のGB積と第2ポール周波数とを制御するための前記フィルタ制御信号を生成し、前記フィルタ制御信号を前記演算増幅器に供給することで、前記フィルタのカットオフ周波数とクオリティファクタとを制御することを特徴とするフィルタ回路。 - 前記演算増幅器は、増幅器反転入力端子、増幅器非反転入力端子、増幅器出力端子を備え、
前記フィルタにおいて、前記フィルタ入力端子と前記増幅器非反転入力端子とが接続され、前記フィルタ出力端子と前記増幅器出力端子とが接続され、前記増幅器出力端子と前記増幅器反転入力端子とが接続され、
前記カットオフ周波数は、前記演算増幅器のGB積と第2ポール周波数との積の平方根であり、前記クオリティファクタは、前記演算増幅器のGB積と第2ポール周波数との比の平方根であることを特徴とする請求項1に記載のフィルタ回路。 - 前記演算増幅器は、増幅器反転入力端子、増幅器非反転入力端子、増幅器出力端子を備え、
前記フィルタにおいて、前記フィルタ入力端子と前記増幅器反転入力端子とが第1抵抗素子を介して接続され、前記フィルタ出力端子と前記増幅器出力端子とが接続され、前記増幅器出力端子と前記増幅器反転入力端子とが第2抵抗素子を介して接続され、前記増幅器非反転入力端子に基準信号が供給され、
前記第1抵抗素子の抵抗値を前記第2抵抗素子の抵抗値で割った値を利得Gとし、
前記カットオフ周波数は、前記演算増幅器のGB積と第2ポール周波数との積の平方根を(G+1)の平方根で割った値であり、前記クオリティファクタは、前記演算増幅器のGB積と第2ポール周波数との比の平方根を(G+1)の平方根で割った値であることを特徴とする請求項1に記載のフィルタ回路。 - 前記演算増幅器は、増幅器反転入力端子、増幅器非反転入力端子、増幅器出力端子を備え、
前記フィルタにおいて、前記フィルタ入力端子と前記増幅器非反転入力端子とが接続され、前記増幅器反転入力端子に第1抵抗素子を介して基準信号が供給され、前記フィルタ出力端子と前記増幅器出力端子とが接続され、前記増幅器出力端子と前記増幅器反転入力端子とが第2抵抗素子を介して接続され、
前記第1抵抗素子の抵抗値と前記第2抵抗素子の抵抗値とを加算した値を前記第1抵抗素子の抵抗値で割った値を利得Gとし、
前記カットオフ周波数は、前記演算増幅器のGB積と第2ポール周波数との積の平方根をGの平方根で割った値であり、前記クオリティファクタは、前記演算増幅器のGB積と第2ポール周波数との比の平方根をGの平方根で割った値であることを特徴とする請求項1に記載のフィルタ回路。 - 前記演算増幅器は、GB積を制御するための第1制御信号端子と、第2ポール周波数を制御するための第2制御信号端子と、を備え、
前記フィルタ制御信号生成回路は、前記第1制御信号端子に前記演算増幅器のGB積を制御する第1フィルタ制御信号を供給し、前記第2制御信号端子に前記演算増幅器の第2ポール周波数を制御する第2フィルタ制御信号を供給することを特徴とする請求項1から4のいずれか1項に記載のフィルタ回路。 - 前記フィルタ制御信号生成回路は、
第1フィルタ制御信号を生成する第1フィルタ制御信号生成回路と、
第2フィルタ制御信号を生成する第2フィルタ制御信号生成回路と、
を備え、
前記演算増幅器は、
第1MOSトランジスタ及び第2MOSトランジスタからなる入力MOSトランジスタ対、前記入力MOSトランジスタ対に電流を供給すると共にゲートに前記第1フィルタ制御信号が入力される第3MOSトランジスタ、を有する差動増幅回路と、
ゲートに前記差動増幅回路の出力端子が接続される第4MOSトランジスタ、ドレインに前記第4MOSトランジスタのドレインが接続されると共にゲートに前記第2フィルタ制御信号が入力される第5MOSトランジスタ、を有する出力増幅回路と、
前記差動増幅回路の出力端子と前記出力増幅回路の出力端子との間に接続される第1容量素子及び抵抗回路、前記差動増幅回路の出力端子に接続される第2容量素子または前記出力増幅回路の出力端子に接続される第3容量素子の少なくとも一方、を有する受動素子群と、
を備えることを特徴とする請求項1から4のいずれか1項に記載のフィルタ回路。 - 前記フィルタ制御信号生成回路は、
第1フィルタ制御信号を生成する第1フィルタ制御信号生成回路と、
第2フィルタ制御信号を生成する第2フィルタ制御信号生成回路と、
を備え、
前記演算増幅器は、
互いにソース同士が接続された第6MOSトランジスタ、第7MOSトランジスタからなる入力MOSトランジスタ対と、
前記入力MOSトランジスタ対のソースにドレインが接続され、前記入力MOSトランジスタ対に電流を供給すると共に、ゲートに前記第1フィルタ制御信号が入力される第8MOSトランジスタと、
前記第6MOSトランジスタのドレインにソースが接続される第9MOSトランジスタ、前記第7MOSトランジスタのドレインにソースが接続される第10MOSトランジスタからなるカスコードMOSトランジスタ対と、
前記第9MOSトランジスタとドレイン同士が接続される第11MOSトランジスタ、前記第10MOSトランジスタとドレイン同士が接続される第12MOSトランジスタからなるロードMOSトランジスタ対と、
前記第9MOSトランジスタのソースにドレインが接続される第13MOSトランジスタ、前記第10MOSトランジスタのソースにドレインが接続される第14MOSトランジスタからなる電流源MOSトランジスタ対と、
を有する差動増幅回路と、
ゲートに前記差動増幅回路の出力端子が接続される第15MOSトランジスタ、ドレインに前記第15MOSトランジスタのドレインが接続されると共にゲートに前記第2フィルタ制御信号が入力される第16MOSトランジスタ、を有する出力増幅回路と、
前記差動増幅回路の出力端子と前記出力増幅回路の出力端子との間に接続される第4容量素子及び抵抗回路、前記差動増幅回路の出力端子に接続される第5容量素子または前記出力増幅回路の出力端子に接続される第6容量素子の少なくとも一方、を有する受動素子群と、
を備えることを特徴とする請求項1から4のいずれか1項に記載のフィルタ回路。 - 前記演算増幅器は、
前記出力増幅回路と前記受動素子群とをさらにもう一対備え、全差動型演算増幅器を構成することを特徴とする請求項6または7に記載のフィルタ回路。 - 前記受動素子群に含まれる前記抵抗回路が、前記第4MOSトランジスタのトランスコンダクタンス値の逆数に比例する抵抗値を有することを特徴とする請求項6に記載のフィルタ回路。
- 前記受動素子群に含まれる前記抵抗回路が、前記15MOSトランジスタのトランスコンダクタンスの値の逆数に比例する抵抗値を有することを特徴とする請求項7に記載のフィルタ回路。
- 前記受動素子に含まれる前記抵抗回路は、
抵抗制御信号が供給されるゲート端子を有する抵抗用MOSトランジスタを含むスレーブ回路と、
前記抵抗用MOSトランジスタに対し、前記抵抗用MOSトランジスタのソース、ドレイン間の抵抗値を所定の値にするための前記抵抗制御信号を供給するマスタ回路と、
を備えることを特徴とする請求項6から10のいずれか1項に記載のフィルタ回路。 - 前記マスタ回路は、
所定の値のトランスコンダクタンスを有するgm素子と、
前記抵抗用MOSトランジスタと同じ極性であって、前記抵抗制御信号が供給されるゲート端子を有する制御用MOSトランジスタと、
反転入力端子、非反転入力端子、出力端子を有する差動増幅器と、
を備え、
前記gm素子の入力端子に第1電圧を供給し、前記制御用MOSトランジスタのドレインまたはソースに第2電圧を供給し、
前記gm素子からの出力端子と前記制御用MOSトランジスタのソースまたはドレインを、前記差動増幅器の反転入力端子に接続し、
前記差動増幅器の出力端子から出力された信号が、前記抵抗制御用信号として前記制御用MOSトランジスタ及び前記抵抗用MOSトランジスタに供給されることを特徴とする請求項11に記載のフィルタ回路。 - 前記マスタ回路は、
基準抵抗素子と、
前記抵抗用MOSトランジスタと同じ極性であって、前記抵抗制御信号が供給されるゲート端子を有する制御用MOSトランジスタと、
反転入力端子、非反転入力端子、出力端子を有する差動増幅器と、
を備え、
前記基準抵抗素子の一方の端子に第1電圧を供給し、前記制御用MOSトランジスタのドレインまたはソースに第2電圧を供給し、
前記基準抵抗素子の他方の端子と前記制御用MOSトランジスタのソースまたはドレインを、前記差動増幅器の反転入力端子に接続し、
前記差動増幅器の出力端子から出力された信号が、前記抵抗制御信号として前記制御用MOSトランジスタ及び前記抵抗用MOSトランジスタに供給されることを特徴とする請求項11に記載のフィルタ回路。 - 前記スレーブ回路は、前記抵抗用MOSトランジスタと同一の基板上に形成された内部抵抗素子を有し、
前記抵抗用MOSトランジスタと前記内部抵抗素子とは、直列、または並列に接続された組み合わせ抵抗を構成し、
前記マスタ回路は、前記制御用MOSトランジスタと同一の基板上に形成された第2内部抵抗素子を有し、
前記制御用MOSトランジスタと前記内部抵抗素子とは、直列または並列に接続された組み合わせ抵抗を構成することを特徴とする請求項12または13に記載のフィルタ回路。 - 前記マスタ回路の差動増幅器の非反転入力端子に供給されるリファレンス信号を生成するリファレンス信号生成回路を備え、
前記リファレンス信号生成回路は、
前記演算増幅器が備える出力増幅回路に含まれるMOSトランジスタのチャネルのサイズに比例して縮小され、前記縮小の縮小率に応じた電流が供給されるMOSトランジスタを有することを特徴とする請求項12から14のいずれか1項に記載のフィルタ回路。 - 前記マスタ回路が多段に接続され、
前記マスタ回路は、当該接続の段数に応じた差動増幅器を有し、
前記スレーブ回路は、前記マスタ回路の数に応じた数の前記抵抗用MOSトランジスタを有し、
前記差動増幅器の各々は、前記抵抗用MOSトランジスタのいずれか1つのゲートに抵抗制御信号を供給することを特徴とする請求項12から請求項15のいずれか1項に記載のフィルタ回路。 - 前記演算増幅器は、
互いにソース同士が接続された第17MOSトランジスタ、第18MOSトランジスタからなる入力MOSトランジスタ対と、
前記入力MOSトランジスタ対のソースにドレインが接続され、前記入力MOSトランジスタ対に電流を供給すると共に、ゲートに前記フィルタ制御信号が入力される第19MOSトランジスタと、
前記第17MOSトランジスタのドレインにソースが接続される第20MOSトランジスタ、前記第18MOSトランジスタのドレインにソースが接続される第21MOSトランジスタからなるカスコードMOSトランジスタ対と、
前記第20MOSトランジスタとドレイン同士が接続される第22MOSトランジスタ、前記第21MOSトランジスタとドレイン同士が接続される第23MOSトランジスタからなるロードMOSトランジスタ対と、
前記第20MOSトランジスタのソースにドレインが接続される第24MOSトランジスタ、前記第21MOSトランジスタのソースにドレインが接続される第25MOSトランジスタからなる電流源MOSトランジスタ対と、
前記第22MOSトランジスタのドレインに接続される第7容量素子、前記第23MOSトランジスタのドレインに接続される第8容量素子、によって構成される第1容量素子対と、
前記第24MOSトランジスタのドレインに接続される第9容量素子、前記第25MOSトランジスタのドレインに接続される第10容量素子、によって構成される第2容量素子対と、
を備えることを特徴とする請求項1から4のいずれか1項に記載のフィルタ回路。 - 前記フィルタ制御信号生成回路は、
ドレインとゲートが接続される第1の極性の第26MOSトランジスタ、前記第26MOSトランジスタとゲート同士が接続される第1の極性の第27MOSトランジスタ、からなる第1MOSトランジスタ対と、
前記第26MOSトランジスタとドレイン同士が接続される第2の極性の第28MOSトランジスタ、ドレインとゲートが接続されると共に前記第28MOSトランジスタとゲート同士が接続され前記第27MOSトランジスタとドレイン同士が接続される第2の極性を有する第29MOSトランジスタ、からなる第2MOSトランジスタ対と、
前記第26乃至第29MOSトランジスタのうちいずれか1つのMOSトランジスタのソースに接続される第3抵抗素子と、
前記第26MOSトランジスタのドレインに接続される第1端子と、
前記第29MOSトランジスタのドレインに接続される第2端子と、
を備え、
前記第1端子、前記第2端子の少なくとも一方から前記フィルタ制御信号が出力されることを特徴とする請求項1から17のいずれか1項に記載のフィルタ回路。 - 前記第26MOSトランジスタと前記第28MOSトランジスタのドレイン間、前記第27MOSトランジスタと前記第29MOSトランジスタのドレイン間、のすくなくともひとつに接続されるカスコードMOSトランジスタを備えることを特徴とする請求項18に記載のフィルタ回路。
- 前記フィルタ制御信号生成回路が、PLL回路であることを特徴とする請求項1から17のいずれか1項に記載のフィルタ回路。
- 入力信号が入力される第1フィルタ入力端子、フィルタリングされた信号が出力される第1フィルタ出力端子、第1の演算増幅器を備える第1フィルタと、
前記第1フィルタの出力信号を入力信号として入力される第Nフィルタ入力端子(Nは2以上の整数)、フィルタリングされた信号が出力される第Nフィルタ出力端子、第Nの演算増幅器を備える第Nフィルタと、を有するフィルタと、
前記第1から第Nまでのフィルタを制御するためのフィルタ制御信号を生成するフィルタ制御信号生成回路と、を備えたフィルタ回路であって、
前記フィルタ制御信号生成回路は、前記第1から第Nまでの演算増幅器のそれぞれの第1から第NまでのGB積と、それぞれの第1から第Nまでの第2ポール周波数とを制御するためのフィルタ制御信号を生成し、前記フィルタ制御信号を前記第1から第Nまでの演算増幅器に供給することで、前記第1から第Nまでのフィルタのそれぞれの第1から第Nまでのカットオフ周波数とそれぞれの第1から第Nまでのクオリティファクタとを制御することを特徴とするフィルタ回路。 - 前記第1から第Nまでの演算増幅器は、増幅器反転入力端子、増幅器非反転入力端子、増幅器出力端子、を備え、
前記第1から第Nまでのフィルタの任意のいずれか1つまたはNまでにおいて、前記フィルタ入力端子と前記増幅器非反転入力端子とが接続され、前記フィルタ出力端子と前記増幅器出力端子とが接続され、前記増幅器出力端子と前記増幅器反転入力端子とが接続され、
前記各カットオフ周波数は、前記各演算増幅器のGB積と第2ポール周波数との積の平方根であり、前記各クオリティファクタは、前記各演算増幅器のGB積と第2ポール周波数との比の平方根であることを特徴とする請求項21に記載のフィルタ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009233780A JP5571932B2 (ja) | 2009-10-07 | 2009-10-07 | フィルタ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009233780A JP5571932B2 (ja) | 2009-10-07 | 2009-10-07 | フィルタ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011082825A true JP2011082825A (ja) | 2011-04-21 |
JP5571932B2 JP5571932B2 (ja) | 2014-08-13 |
Family
ID=44076418
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009233780A Active JP5571932B2 (ja) | 2009-10-07 | 2009-10-07 | フィルタ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5571932B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014212475A (ja) * | 2013-04-19 | 2014-11-13 | 株式会社デンソー | 半導体集積回路装置 |
CN111064448A (zh) * | 2020-01-09 | 2020-04-24 | 宁波爱芯微电子有限公司 | 一种跨导电容滤波器 |
CN114637361A (zh) * | 2020-12-16 | 2022-06-17 | 圣邦微电子(北京)股份有限公司 | 一种恒温并联电压基准源 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5890756A (ja) * | 1981-11-25 | 1983-05-30 | Mitsubishi Electric Corp | モノリシツク基準電流源 |
JPS62103719A (ja) * | 1985-10-30 | 1987-05-14 | Mitsubishi Electric Corp | 基準電圧発生回路 |
JPH08274561A (ja) * | 1995-03-31 | 1996-10-18 | Asahi Kasei Micro Syst Kk | 利得制御方法及び自動利得制御増幅器 |
JPH11231955A (ja) * | 1998-02-19 | 1999-08-27 | Fujitsu Ltd | 基準電流源回路 |
JP2003347901A (ja) * | 2002-05-28 | 2003-12-05 | Hitachi Ltd | 周波数特性の自動調整機能を有するフィルタ回路 |
JP2005080194A (ja) * | 2003-09-03 | 2005-03-24 | Matsushita Electric Ind Co Ltd | アクティブフィルタ回路の設計方法 |
-
2009
- 2009-10-07 JP JP2009233780A patent/JP5571932B2/ja active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5890756A (ja) * | 1981-11-25 | 1983-05-30 | Mitsubishi Electric Corp | モノリシツク基準電流源 |
JPS62103719A (ja) * | 1985-10-30 | 1987-05-14 | Mitsubishi Electric Corp | 基準電圧発生回路 |
JPH08274561A (ja) * | 1995-03-31 | 1996-10-18 | Asahi Kasei Micro Syst Kk | 利得制御方法及び自動利得制御増幅器 |
JPH11231955A (ja) * | 1998-02-19 | 1999-08-27 | Fujitsu Ltd | 基準電流源回路 |
JP2003347901A (ja) * | 2002-05-28 | 2003-12-05 | Hitachi Ltd | 周波数特性の自動調整機能を有するフィルタ回路 |
JP2005080194A (ja) * | 2003-09-03 | 2005-03-24 | Matsushita Electric Ind Co Ltd | アクティブフィルタ回路の設計方法 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014212475A (ja) * | 2013-04-19 | 2014-11-13 | 株式会社デンソー | 半導体集積回路装置 |
CN111064448A (zh) * | 2020-01-09 | 2020-04-24 | 宁波爱芯微电子有限公司 | 一种跨导电容滤波器 |
CN114637361A (zh) * | 2020-12-16 | 2022-06-17 | 圣邦微电子(北京)股份有限公司 | 一种恒温并联电压基准源 |
CN114637361B (zh) * | 2020-12-16 | 2024-03-26 | 圣邦微电子(北京)股份有限公司 | 一种恒温并联电压基准源 |
Also Published As
Publication number | Publication date |
---|---|
JP5571932B2 (ja) | 2014-08-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
Palmisano et al. | CMOS current amplifiers | |
JP5666098B2 (ja) | 発振器の発振を安定化させるバイアス回路、発振器、および、発振器の発振の安定化方法 | |
US9553548B2 (en) | Low drop out voltage regulator and method therefor | |
JP5635506B2 (ja) | フィルタ回路及びこれを備えた光ディスク装置 | |
Yadav | A review paper on design and synthesis of twostage cmos op-amp | |
TW393831B (en) | A high speed and high gain operational amplifier | |
JP5571932B2 (ja) | フィルタ回路 | |
Ju et al. | A hybrid miller-cascode compensation for fast settling in two-stage operational amplifiers | |
WO2022162943A1 (ja) | コモン調整回路 | |
Yavari et al. | Hybrid cascode compensation for two-stage CMOS operational amplifiers | |
CN210351102U (zh) | 一种麦克风可编程增益放大器集成电路 | |
US20170126207A1 (en) | Method and Implementation for Accurate Gain-Bandwidth Product Tuning | |
CN107786185B (zh) | 相位内插器 | |
US20140125407A1 (en) | Bandwidth limiting for amplifiers | |
JP2005536925A (ja) | 演算増幅器 | |
JP6903328B2 (ja) | 増幅回路 | |
Yazicioglu et al. | Effect of electrode offset on the CMRR of the current balancing instrumentation amplifiers | |
Pamisano et al. | New CMOS tunable transconductor for filtering applications | |
JP2012085066A (ja) | トランスコンダクタンスアンプ及びそれを用いたGm−Cフィルタ | |
Banik et al. | A high-performance low-power two-stage OPAMP realized in 90nm CMOS process for biomedical application | |
CN110601670A (zh) | 一种麦克风可编程增益放大器集成电路 | |
JP2012119835A (ja) | アクティブフィルタ | |
KR20060090032A (ko) | 교차 연결된 트랜지스터를 이용하는 초광대역 필터 | |
JP2011250286A (ja) | オペレイショナル・トランスコンダクタンス・アンプ、オペレイショナル・トランスコンダクタンス・アンプを用いたフィルタ回路 | |
JP5199222B2 (ja) | 演算増幅器および演算増幅装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120419 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130225 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130402 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130531 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140107 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140407 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20140415 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140624 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140627 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5571932 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |