JP5666098B2 - 発振器の発振を安定化させるバイアス回路、発振器、および、発振器の発振の安定化方法 - Google Patents

発振器の発振を安定化させるバイアス回路、発振器、および、発振器の発振の安定化方法 Download PDF

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Description

本発明は、ＣＭＯＳプロセスを利用して半導体集積回路に形成する発振器に関する。特に、本発明は、リング発振器の発振を安定化させるためのバイアス回路、ならびに、製造プロセス、温度、電源電圧に依存せず、安定した周波数の出力を生成する発振器に関する。本発明はさらに、リング発振器の発振の安定化方法にも関する。
発振器は、様々な用途におけるタイミング制御のために利用される。周波数の正確性が特に重要な場合には、通常、水晶振動子を用いた発振器が利用される。水晶振動子を用いない発振器は、温度、製造プロセス、電源電圧による素子特性の変化により、大きな周波数変動を示す。水晶振動子を用いた発振器を必要とするほどの周波数安定性が求められない用途においては、良好な周波数安定性を持つ、水晶振動子を用いない単体の発振器に対する要求がある。
例えば、非特許文献１および２では、バンドギャップレファレンス回路や、その他の、バイポーラトランジスタを利用した補償回路が、発振周波数の変動を補償するために利用されている。
このようなバイポーラトランジスタを利用した補償回路は、面積が大きいだけではなく、単純なＣＭＯＳプロセスでは利用できない複雑な製造プロセスを必要とする。さらに、これらの補償回路は精密な調整を必要とし、さらに／もしくは、十分に高い周波数安定性を保証するものではない。
K. Sundaresan, P. E. Allen, and F. Ayazi, "Process and Temperature Compensation in a 7-MHz CMOS Clock Oscillator", IEEE J. Solid-State Circuits, Feb. 2006, vol. 41, no. 2, pp. 433-442 Yang-Shyung Shyu and Jiin-Chuan Wu ,"A process and temperature compensated ring oscillator", the First IEEE Asia Pacific Conference on ASICs, 1999 (AP-ASIC '99), pp. 283-286
本発明は上記の課題を解決することを目的とする。本発明の実施形態は、バイポーラトランジスタやインダクタ等の特殊な素子を用いることなく、基本的なＣＭＯＳプロセスのみを利用して、リング発振器の発振を安定化させる、すなわち、製造プロセス、温度、電源電圧に対する発振周波数の依存性を抑制する、バイアス回路、および、安定化方法を提供する。本発明の実施形態は、また、特殊な素子を利用することなく、安定して発振する発振器を提供する。
上記課題を解決するために、本発明は、１対の入力ノードと出力ノードとを有し、ゲートが対応する入力ノードに接続され、ソースが共通に接続され、ドレインが対応する出力ノードに接続された１対の入力トランジスタと、電源線と対応する出力ノードとの間に接続された、第１のバイアス電圧に依存する実効抵抗を有する１対の電圧制御抵抗と、第２のバイアス電圧によって制御されるバイアス電流を前記１対の入力トランジスタに供給する共通電流源とを備えた差動遅延セルが、複数個、直列に接続されてリングを構成するリング発振器の発振を安定化させるバイアス回路であって、前記電源線と第１の制御ノードとの間に接続された前記電圧制御抵抗のレプリカと、前記第２のバイアス電圧によって制御される第１のレプリカバイアス電流を前記電圧制御抵抗のレプリカに供給する、前記共通電流源の第１のレプリカとを有するレプリカ枝と、前記電源線と第２の制御ノードとの間に接続された固定抵抗と、前記第２のバイアス電圧によって制御される第２のレプリカバイアス電流を前記固定抵抗に供給する、前記共通電流源の第２のレプリカとを有する抵抗枝と、前記第１の制御ノードの電圧と前記第２の制御ノードの電圧とが等しくなるように前記第２のバイアス電圧を調整する制御回路とを備え、前記複数の差動遅延セルに、前記第１の制御ノードと第２の制御ノードとの一方から前記第１のバイアス電圧を供給し、前記制御回路から前記第２のバイアス電圧を供給することを特徴とするバイアス回路を提供する。
また、前記第２のレプリカバイアス電流が前記第１のレプリカバイアス電流よりも大きいのが好ましい。
さらに、前記共通電流源の第２のレプリカが、前記第２のレプリカバイアス電流と前記差動遅延セルのバイアス電流との比を変化させるスイッチを備えるのが好ましい。
また、前記複数の遅延セルと、前記固定抵抗を除く前記バイアス回路とが、単一の半導体集積回路チップ上に集積され、前記固定抵抗がチップ外の抵抗であるのが好ましい。
また、上記課題を解決するために、本発明は、１対の入力ノードと出力ノードとを有し、ゲートが対応する入力ノードに接続され、ソースが共通に接続され、ドレインが対応する出力ノードに接続された１対の入力トランジスタと、電源線と対応する出力ノードとの間に接続された、第１のバイアス電圧に依存する実効抵抗を有する１対の電圧制御抵抗と、第２のバイアス電圧によって制御されるバイアス電流を前記１対の入力トランジスタに供給する共通電流源とを備えた差動遅延セルが、複数個、直列に接続されてリングを構成するリング発振器と、前記電源線と第１の制御ノードとの間に接続された前記電圧制御抵抗のレプリカと、前記第２のバイアス電圧によって制御される第１のレプリカバイアス電流を前記電圧制御抵抗のレプリカに供給する、前記共通電流源の第１のレプリカとを有するレプリカ枝と、前記電源線と第２の制御ノードとの間に接続された固定抵抗と、前記第２のバイアス電圧によって制御される第２のレプリカバイアス電流を前記固定抵抗に供給する、前記共通電流源の第２のレプリカとを有する抵抗枝と、前記第１の制御ノードの電圧と前記第２の制御ノードの電圧とが等しくなるように前記第２のバイアス電圧を調整する制御回路とを備えたバイアス回路とからなり、前記バイアス回路が、前記複数の差動遅延セルに、前記第１の制御ノードと第２の制御ノードとの一方から前記第１のバイアス電圧を供給し、前記制御回路から前記第２のバイアス電圧を供給することを特徴とする発振器を提供する。
また、前記第２のレプリカバイアス電流が前記第１のレプリカバイアス電流よりも大きいのが好ましい。
さらに、上記課題を解決するために、本発明は、１対の入力ノードと出力ノードとを有し、ゲートが対応する入力ノードに接続され、ソースが共通に接続され、ドレインが対応する出力ノードに接続された１対の入力トランジスタと、電源線と対応する出力ノードとの間に接続された、第１のバイアス電圧に依存する実効抵抗を有する１対の電圧制御抵抗と、第２のバイアス電圧によって制御されるバイアス電流を前記１対の入力トランジスタに供給する共通電流源とを備えた差動遅延セルが、複数個、直列に接続されてリングを構成するリング発振器と、前記電源線と第１の制御ノードとの間に接続された前記電圧制御抵抗のレプリカと、前記第２のバイアス電圧によって制御される第１のレプリカバイアス電流を前記電圧制御抵抗のレプリカに供給する、前記共通電流源の第１のレプリカとを有するレプリカ枝と、前記電源線と第２の制御ノードとの間にチップ外の固定抵抗を接続するための１対の端子と、前記第２のバイアス電圧によって制御される第２のレプリカバイアス電流を前記チップ外の固定抵抗に供給する、前記共通電流源の第２のレプリカとを有する抵抗枝と、前記第１の制御ノードの電圧と前記第２の制御ノードの電圧とが等しくなるように前記第２のバイアス電圧を調整する制御回路とを備えたバイアス回路とが、単一の半導体集積回路チップに集積され、前記バイアス回路が、前記複数の差動遅延セルに、前記第１の制御ノードと第２の制御ノードとの一方から前記第１のバイアス電圧を供給し、前記制御回路から前記第２のバイアス電圧を供給することを特徴とするワンチップ発振器を提供する。
また、前記第２のレプリカバイアス電流が前記第１のレプリカバイアス電流よりも大きいのが好ましい。
また、上記課題を解決するために、本発明は、１対の入力ノードと出力ノードとを有し、ゲートが対応する入力ノードに接続され、ソースが共通に接続され、ドレインが対応する出力ノードに接続された１対の入力トランジスタと、電源線と対応する出力ノードとの間に接続された、第１のバイアス電圧に依存する実効抵抗を有する１対の電圧制御抵抗と、第２のバイアス電圧によって制御されるバイアス電流を前記１対の入力トランジスタに供給する共通電流源とを備えた差動遅延セルが、複数個、直列に接続されてリングを構成するリング発振器の発振を安定化させる方法であって、前記電源線と第１の制御ノードとの間に接続された前記電圧制御抵抗のレプリカと、前記第２のバイアス電圧によって制御される第１のレプリカバイアス電流を前記電圧制御抵抗のレプリカに供給する、前記共通電流源の第１のレプリカとを有するレプリカ枝と、前記電源線と第２の制御ノードとの間に接続された固定抵抗と、前記第２のバイアス電圧によって制御される第２のレプリカバイアス電流を前記固定抵抗に供給する、前記共通電流源の第２のレプリカとを有する抵抗枝とを備えたバイアス回路を設け、前記第１の制御ノードの電圧と前記第２の制御ノードの電圧とが等しくなるように前記第２のバイアス電圧を調整し、前記複数の差動遅延セルに、前記第１の制御ノードと第２の制御ノードとの一方から前記第１のバイアス電圧を供給するとともに、前記調整した第２のバイアス電圧を供給することを特徴とする安定化方法を提供する。
また、前記第２のレプリカバイアス電流が前記第１のレプリカバイアス電流よりも大きくなるように前記バイアス回路を設けるのが好ましい。
さらに、上記課題を解決するために、本発明は、１対の入力ノードと出力ノードとを有し、ゲートが対応する入力ノードに接続され、ソースが共通に接続され、ドレインが対応する出力ノードに接続された１対の入力トランジスタと、電源線と対応する出力ノードとの間に接続された、第１のバイアス電圧に依存する実効抵抗を有する１対の電圧制御抵抗と、第２のバイアス電圧によって制御されるバイアス電流を前記１対の入力トランジスタに供給する共通電流源とを備えた差動遅延セルが、複数個、直列に接続されてリングを構成するリング発振器の発振を安定化させる方法であって、前記電源線と第１の制御ノードとの間に接続された前記電圧制御抵抗のレプリカと、前記第２のバイアス電圧によって制御される第１のレプリカバイアス電流を前記電圧制御抵抗のレプリカに供給する、前記共通電流源の第１のレプリカとを有するレプリカ枝を備えたバイアス回路を設け、前記電圧制御抵抗のレプリカの実効抵抗があらかじめ定められた値に等しくなるように前記第２のバイアス電圧を調整し、前記複数の差動遅延セルに、前記第１の制御ノードから前記第１のバイアス電圧を供給するとともに、前記調整した第２のバイアス電圧を供給し、前記電源線と第２の制御ノードとの間に接続された固定抵抗と、前記第２のバイアス電圧によって制御される第２のレプリカバイアス電流を前記固定抵抗に供給する、前記共通電流源の第２のレプリカとを有する抵抗枝をさらに備えるように前記バイアス回路を設け、前記第１および第２の制御ノードの電圧が等しくなるように前記第２のバイアス電圧の調整を行うことを特徴とする安定化方法を提供する。
本発明のさまざまな実施形態は、以下の効果の１つもしくはそれ以上を有する。
・発振出力周波数が、製造プロセス、電源電圧、温度に依存せず、高い安定性を有する。出力周波数は、抵抗の変化のみに依存する。
・利用する製造プロセスに応じて、寸法を縮小することも、拡大することも可能である。
・必要とする配置面積が小さい。
・バイポーラトランジスタ、インダクタ、等の特殊な素子を必要としない。
本発明のリング発振器の一実施形態の構成を示す概念図である。 実施形態のリング発振器において利用される遅延セルの一例を示す。 リング発振器とバイアスブロックを備えた本発明の一実施形態のブロック図である。 バイアスブロックにおいて利用可能なバイアス回路の一例を示す。 図４のバイアス回路の一例の小信号等価回路図を示す。 他のバイアス回路の一例を示す。
図１は、直列に接続されてリングを構成する差動遅延セル１０２（Delay 1），１０４（Delay 2），１０６（Delay 3）を用いた３段リング発振器１００を示す。
遅延セルの一例を図２に示す。入力ＮＭＯＳトランジスタＭ２１０，Ｍ２２０が差動ペアを構成する。入力ＮＭＯＳトランジスタＭ２１０，Ｍ２２０は、それぞれ、入力ノードＩＮｐ，ＩＮｎに接続されたゲートと、互いに接続されたソースと、出力ノードＯＵＴｎ，ＯＵＴｐに接続されたドレインとを有する。
ゲートがバイアス電圧ＶＮにバイアスされたＮＭＯＳトランジスタ（バイアス電流源トランジスタ）Ｍ２０２からなる共通バイアス電流源２００が、共通接続された入力ＮＭＯＳトランジスタＭ２１０，Ｍ２２０のソースとＧＮＤ電源線との間に設けられている。これにより、共通バイアス電流源２００が、１対の入力ＮＭＯＳトランジスタＭ２１０，Ｍ２２０に、バイアス電圧ＶＮによって制御されるバイアス電流Ｉｘを供給する。
バイアス電流Ｉｘは、発振に従って、それぞれの差動対の２つの枝の間でスイッチングされ、この電流が出力ノードＯＵＴｎ，ＯＵＴｐの負荷容量２５０，２６０を充放電する。負荷容量２５０，２６０としては、例えば、ＧＮＤ電源線との間に接続されたＭＯＳ容量が利用できる。
差動対のそれぞれの枝は、ＶＤＤ電源線と出力ノードＯＵＴｎ，ＯＵＴｐとの間に接続された対称負荷２３０，２４０を有している。それぞれの対称負荷２３０，２４０は、ダイオード接続されたＰＭＯＳトランジスタＭ２３２と、ゲートがバイアス電圧ＶＰにバイアスされた他のＰＭＯＳトランジスタＭ２３４とが、並列に接続されて構成されている。
これにより、単一のトランジスタで構成した場合に比較して良好な直線性を示す。対称負荷２３０，２４０の実効抵抗（負荷の両端の電圧と、負荷を流れるバイアス電流との比）は、バイアス電圧ＶＰに依存して変化する。すなわち、対称負荷は、バイアス電圧ＶＰによって制御される抵抗を有する電圧制御抵抗として動作する。
対称負荷の動作についての解析は、例えば、G. Moon, M.E. Zaghloul, R.W. Newcomb, “An Enhancement-mode MOS Voltage-Controlled Linear Resistor with Large Dynamic Range”, IEEE Trans. Circuits and Systems, Oct. 1990, vol. 37, no. 10, PP. 1284-1288、および、John G. Maneatis, “Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques”, IEEE J. Solid-State Circuits, Nov. 1996, vol. 31, no. 11, pp. 1723-1732に示されている。
図３に発振器全体の構成を示す。バイアスブロック（Bias block）４００は、リング発振器１００にバイアス電圧ＶＰ，ＶＮを供給する。バッファ（Level shifter & buffer）３００が、同一の半導体集積回路内に集積されたさまざまなブロック（図示しない）に発振信号を出力する。
次に、図１，２を利用してリング発振器１００の動作を説明する。それぞれの遅延セル１０が十分な増幅率を有する場合、回路は正帰還によって発振する。遅延セル１０の入力ノードＩＮｐにＶＤＤレベルの信号が供給されると、対応する入力ＮＭＯＳトランジスタＭ２１０は完全にオンし、バイアス電流Ｉｘの全てがそのトランジスタを通じて流れる。これにより、対応する対称負荷２３０の両端にＶＤＤ−ＶＰの電圧降下が発生し、対応する出力ノードＯＵＴｎからＶＰの出力電圧が出力される。言い換えれば、一方の対称負荷にバイアス電流Ｉｘの全てが流れたときにＶＤＤ−ＶＰの電圧降下が発生するように、バイアス電圧ＶＮ，ＶＰを設定する。
同様に、入力ノードＩＮｐにＶＰの電圧レベルの入力信号が供給されると、入力ＮＭＯＳトランジスタＭ２１０がカットオフ（弱いＯＮ）状態になり、バイアス電流Ｉｘの全てが他方の枝を流れる。これにより、出力ノードＯＵＴｎからＶＤＤが出力される。このように、それぞれの遅延セル１０の出力ノードＯＵＴｐ、ＯＵＴｎは、ＶＤＤとＶＰとの間で振幅する。
それぞれのセルの遅延時間は、出力電圧振幅、バイアス電流、入力トランジスタのトランスコンダクタンス、出力ノードの抵抗および容量負荷、に依存する。このため、発振周波数は、電圧振幅、容量負荷、抵抗負荷、バイアス電流、入力トランジスタのトランスコンダクタンス、の複雑な関数となる。しかしながら、次の式によって発振周波数を良好に近似することができる。
Figure 0005666098
ここで、
Ｉｘは各段のバイアス電流
Ｎは段数
Ｃｐはそれぞれの出力ノードの容量
である。
式（１）で示される周波数は、段数、電圧振幅、バイアス電流、ならびに、各遅延セルの負荷容量の関数である。これらのパラメータのうち、電圧振幅とバイアス電流が、製造プロセス、温度、電源電圧に応じて変化する。しかし、式（１）は、リング発振器１００の出力周波数が、バイアス電流Ｉｘと電圧振幅ＶＤＤ−ＶＰを設定することによって制御できることを示す。
本発明の実施形態では、電圧振幅とバイアス電流との比が、バイアスブロック４００に設けられてバイアス電圧ＶＰ，ＶＮを遅延セル１０に供給するバイアス回路によって一定に維持される。図４は、バイアス回路の一実施形態を示す。図４に示す実施形態のバイアス回路４０は、レプリカ枝４２と抵抗枝４４を有する。
図の左側に示されるレプリカ枝４２は、ＶＤＤ電源線とノードＣ１（第１の制御ノード）との間に接続された対称負荷４１０と、対称負荷４１０にバイアス電流Ｉｒｅｐを供給する電流源４２０とを有する。この枝は、遅延セル１０の枝の厳密なレプリカであってもいい。すなわち、レプリカ枝４２の電流源４２０を、遅延セル１０のバイアス電流源トランジスタＭ２０２と同一の寸法を有するＮＭＯＳトランジスタで構成し、レプリカ枝４２の対称負荷４１０を、遅延セル１０の対称負荷２３０，２４０を構成するトランジスタと同一の寸法を有する２個のＰＭＯＳトランジスタＭ４１２，Ｍ４１４で構成してもいい。この場合、同一のバイアス電圧ＶＮがレプリカ枝４２および遅延セル１０のバイアス電流源トランジスタに供給されるため、レプリカ枝４２のバイアス電流Ｉｒｅｐは遅延セル１０のバイアス電流Ｉｘと同一になる。
レプリカ枝４２を異なる寸法のトランジスタで構成することも可能であるが、この場合には、バイアス電流Ｉｒｅｐを寸法に比例して変化させる必要がある。例えば、レプリカ枝４２のトランジスタの寸法を遅延セル１０のトランジスタの寸法の半分にした場合、バイアス電流も半分にする。レプリカ枝４２および遅延セル１０のバイアス電流源トランジスタに同一のバイアス電圧ＶＮが供給されるため、電流源トランジスタの寸法に比例してバイアス電流を減少もしくは増大させることができる。
前述のように、遅延セル１０のバイアス電流が全て一方の枝に流れた場合、対称負荷の両端にＶＤＤ−ＶＰの電圧降下が発生する。従って、レプリカ枝４２は、対称負荷４１０の一方の端子が接続されたノードＣ１にバイアス電圧ＶＰを生成する。具体的には、図４に示した実施形態では、ゲートがバイアス電圧ＶＰにバイアスされたＰＭＯＳトランジスタＭ４１４のドレインが、バイアス電圧ＶＰを生成するノードＣ１に接続されている。
一方、抵抗枝４４は、ＶＤＤ電源線とノードＣ２（第２の制御ノード）の間に接続されたチップ外抵抗４３０（外付け抵抗ＲＥＸＴ）（固定抵抗）と、ミラー電流源４４０とを有する。ミラー電流源４４０は、レプリカ枝４２に流れる電流Ｉｒｅｐを反映した電流Ｉｒｅｓを、抵抗枝４４に流す。従って、抵抗枝４４の電流Ｉｒｅｓは、レプリカ枝４２の電流Ｉｒｅｐと等しいか、もしくは、比例し、さらに、遅延セル１０の電流Ｉｘとも、等しいか、もしくは、比例する。
本発明の実施形態において、図４のバイアス回路４０は、図２の遅延セル１０のバイアス電流源トランジスタＭ２０２および対称負荷２３０，２４０に、出力電圧振幅とバイアス電流との比が一定に保たれるように、バイアス電圧ＶＮおよびＶＰを供給する。これは、電圧振幅とバイアス電流との比がチップ外抵抗４３０によって決められるように制御することによって実現される。すなわち、バイアス電流は、ミラー電流源４４０によってチップ外抵抗４３０を流れる電流に反映される。そして、演算増幅器４５０を含む制御回路が、チップ外抵抗４３０の電圧降下と対称負荷のレプリカ４１０の両端の電圧降下とが同一になるようにフィードバック制御を行う。
具体的には、実施形態のバイアス回路４０において、演算増幅器４５０が、レプリカ枝４２の第１の制御ノードＣ１の電圧と抵抗枝４４の第２の制御ノードＣ２の電圧とが同一になるようにバイアス電圧ＶＮを調整する。言い換えれば、演算増幅器４５０が、レプリカ枝４２の対称負荷４１０の実効抵抗（負荷の両端の電圧降下と負荷を流れる電流との比）が、チップ外抵抗４３０の値と同一か、もしくは、比例する、所定の値と等しくなるようにバイアス電圧ＶＮを調整する。
このように、バイアス回路４０は、対称負荷の電圧降下ＶＤＤ−ＶＰとバイアス電流との比を、外部抵抗の値と等しいか、その値に比例する値に維持する。この結果、バイアス電流と電圧振幅とは、以下の式の関係を持つ。
Figure 0005666098
抵抗枝４４のミラー電流源４４０のトランジスタの寸法と、遅延セル１０のバイアス電流源トランジスタＭ２０２の寸法との比が、比例係数ｋを決定する。
図４の実施形態のバイアス回路は、さらに、それぞれの遅延セル１０の入力ＮＭＯＳトランジスタＭ２１０，Ｍ２２０のレプリカである２個のトランジスタＭ４６０，Ｍ４７０を有する。これらのトランジスタのゲートはＶＤＤに接続されている。これらのトランジスタにより、電流源４２０，４４０のトランジスタのドレイン電圧が、一方の枝に全電流が流れているときの遅延セル１０のバイアス電流源トランジスタＭ２０２のドレイン電圧と同一になる。これによって、バイアス回路４０の枝による遅延セル１０の枝の複製精度が高くなり、遅延セル１０のバイアス電流とバイアス回路４０のバイアス電流とが高い精度で対応する。
式（１）、（２）により、発振器の発振周波数は次式で表される。
Figure 0005666098
このように、本発明の実施形態において、発振周波数はチップ外抵抗４３０の値と、遅延セル１０の出力ノードの負荷容量のみに依存する。チップ外抵抗４３０が理想的なものであったとすると、発振周波数は負荷容量のみに依存することになる。
０．１３μｍＣＭＯＳ、１．２Ｖプロセスで製造された、約２００ｆＦのＮＭＯＳ容量（負荷容量）２５０，２６０を有する出力周波数４００ＭＨｚの発振器の実施例において、高い周波数安定性が確認された。シミュレーションによって、±１０％の電源電圧変化と−４０℃から１２５℃までの温度変化の範囲において、±１％のチップ外抵抗４３０のばらつきを含めても、±２％のばらつきにおさまることが示された。この実施例の発振器が占める面積は約１００μｍ×５０μｍと小さく、最大でも２ｍＡの電流しか消費しない。プロセス技術や出力周波数によらず適用可能であり、バイポーラトランジスタやインダクタンス等の特殊な素子も必要としない。
上記の実施例のように、負荷容量２５０，２６０の値が比較的小さい場合には、出力周波数は、それぞれの遅延セルの出力ノードの寄生容量にも依存する。負荷容量２５０，２６０の値が出力ノードの寄生容量の値に比較して遙かに大きい場合には、寄生容量のばらつきの周波数に対する影響は無視できる。要求される発振周波数が余り高くない場合や、全消費電流の制限が厳しくない場合には、このような状態が実現される。製造プロセス，温度、電源電圧のばらつきによる容量ばらつきが小さいＭＩＭ（metal-insulator-metal）容量の利用により、出力周波数はさらに安定になる。
上記の実施形態では、周波数変動の最小化のために有利であるように、チップ外抵抗４３０を利用している。バイアス回路４０のこれ以外の素子は、遅延セル１０からなるリング発振器１００を集積した半導体集積回路チップ内に集積し、バイアス回路４０の枝による遅延セルの枝の複製の精度を高めることができる。これにより、リング発振器と、チップ外抵抗４３０を接続するための１対の端子（抵抗端子）を有するバイアス回路とを含んだ１チップ集積回路を実現することができる。
外部抵抗を、多結晶シリコン抵抗等の内部抵抗に置き換え、抵抗端子に内部で接続することも可能である。これによって、リング発振器とバイアス回路とが集積されて、チップ外の部品を必要としない、１チップ集積回路を実現することができる。内部抵抗を利用したときの出力周波数のばらつきは、内部抵抗のばらつきに依存する。
図４のバイアス回路４０は、演算増幅器４５０の正入力端子からＶＮを経て正入力端子に戻る負帰還ループと、演算増幅器４５０の負入力端子からＶＮをへて負入力端子に戻る正帰還ループとの、２つのループを有している。バイアス回路の小信号等価回路を図５に示す。バイアス回路は、負帰還ループの増幅率の方が高く、両方のループからなる総合的なループが負帰還ループとなるように設計する。全体の増幅率が０となるまでの全周波数領域において負帰還ループの増幅率の方が高くなるように、外部抵抗によって形成されるポールが正帰還ループのポールからはるかに離れるようにする。すなわち、正帰還ループのロールオフが、負帰還ループのロールオフよりも低い周波数で発生するようにする。
第２の制御ノードＣ２にチップ外抵抗４３０が接続された場合、そのノードの寄生容量は大きく、３０ｐＦ程度に達する可能性がある。この大きな寄生容量と外付け抵抗とが、負帰還ループに低い周波数のポールを形成する。このポールから、負帰還ループの増幅率の低下が開始される。この結果、総合的な正帰還の増幅率が１を超える可能性がある。
これを防ぐために、負帰還ループのポールを高い周波数に移動させるか、もしくは、総合的なループに支配的なポールを追加する。前者は、ＲＥＸＴの値を低下させ、それに伴って抵抗枝の電流を増大させることによって達成される。この場合、ＲＥＸＴを、例えば、対称負荷の実効抵抗の１／１０程度に低下させ、これに応じて電流を１０倍程度に増大させる。後者は、図４に示されたように、例えば１５ｐＦの容量Ｃｃをバイアス電圧ＶＮを供給するバイアス配線に接続し、支配的なポールを追加することによって達成される。
例えば１５ｐＦの電源カップリング容量を、遅延セルにバイアス電圧ＶＰを供給するバイアス配線とＶＤＤ電源線との間に接続することも可能である。このようなカップリング容量を用いて電源電圧の変動をバイアス配線にカップリングすることにより、電圧振幅の変動を防止もしくは抑制することができる。
図４に示すバイアス回路４０の実施形態では、バイアス電圧ＶＰをレプリカ枝４２の制御ノードＣ１から供給する。演算増幅器４５０が、レプリカ枝４２の制御ノードＣ１の電圧と抵抗枝４４の制御ノードＣ２の電圧とが同一になるように制御するので、バイアス電圧ＶＰを抵抗枝４４の制御ノードＣ２から供給することも可能である。この場合、レプリカ枝４２のＰＭＯＳトランジスタＭ４１４のゲートにも、抵抗枝４４の制御ノードＣ２からバイアス電圧ＶＰを供給する。そして、演算増幅器４５０の入力端子の接続を逆にする。すなわち、正入力端子をＣ１に、負入力端子をＣ２に接続する。
本発明の実施形態において、遅延セルの電流源は、カスケード接続トランジスタ、もしくは、顕著に大きなゲート長を有するトランジスタを利用して、高い出力インピーダンスを持つようにすることができる。これにより、バイアス電流の変化が小さくなり、発振周波数の近似式の妥当性が高くなる。バイアス回路についても、カスケード接続トランジスタを用いた電流源のレプリカを備えるようにすることも可能である。
図６は、バイアスブロック４００に設けることが可能なバイアス回路の他の実施形態を示す。図４に示したバイアス回路４０とは異なり、図６に示すバイアス回路４６の抵抗枝４８は、抵抗枝に流れる電流を調整するスイッチＳＷ１，ＳＷ２を有している。これにより、発振器をシリコン基板上に製造した後での、周波数の調整が可能になる。
具体的には、バイアス回路４６の抵抗枝４８は、３個の電流源トランジスタＭ４８２，Ｍ４８４，Ｍ４８６からなるバイアス電流源４８０を備えている。電流源トランジスタＭ４８４の寸法は、レプリカ枝４２の電流源４２０の電流源トランジスタＭ４２２の寸法と同一である。電流源トランジスタＭ４８２，Ｍ４８６の寸法は、それぞれ、電流源４２０の電流源トランジスタＭ４２２の寸法の９倍および２倍である。電流源トランジスタＭ４８２のゲートには、常時、バイアス電圧ＶＮが供給されている。
デフォルト状態では、電流源トランジスタＭ４８４のゲートにバイアス電圧ＶＮを供給するスイッチＳＷ１はＯＮであり、電流源トランジスタＭ４８６のゲートにバイアス電圧ＶＮを供給するスイッチＳＷ２はＯＦＦである。従って、デフォルト状態で抵抗枝４８に流れる電流はレプリカ枝４２に流れる電流の１０倍である。これによって、ループの安定性が確保される。スイッチＳＷ１をＯＦＦにすると、抵抗枝４８の電流は１０％減少し、出力周波数は１１％高くなる。スイッチＳＷ２をＯＮにすると、出力周波数は１７％低くなる。
図６に示すバイアス回路４６による製造後の周波数調整機能を、表１にまとめる。
Figure 0005666098
図３に示した遅延セルの実施形態では、それぞれが２個のトランジスタ（互いに並列に接続された、ダイオード接続されたＰＭＯＳトランジスタと、ゲートがバイアス電圧ＶＰにバイアスされた他のＰＭＯＳトランジスタ）からなる対称負荷２３０，２４０を、電圧制御抵抗として利用した。これ以外にもさまざまな種類の電圧制御抵抗が利用可能である。
例えば、米国特許第5767748号明細書の図１Ｂに示されたように、ダイオード接続されたＰＭＯＳトランジスタをダイオード接続されたＮＭＯＳトランジスタに置き換えることが可能である。ＰＭＯＳトランジスタで入力トランジスタを構成する場合には、ＧＮＤ電源線と出力ノードとの間に接続する対称負荷を、例えば米国特許第5767748号明細書の図３Ｂに示されたように、ダイオード接続されたＮＭＯＳトランジスタと、ゲートにバイアス電圧が供給された他のＮＭＯＳトランジスタとで構成することが可能である。この場合、ダイオード接続されたＮＭＯＳトランジスタをダイオード接続されたＰＭＯＳトランジスタに置きかえることも可能である。
例えば米国特許第5359301号明細書の図１に示されたように、ダイオード接続されたＭＯＳトランジスタを抵抗素子に置きかえることも可能である。一方、例えば米国特許第5847616号明細書の図３に示されたように、ゲートがバイアス電圧にバイアスされた他のＭＯＳトランジスタを、ダイオード接続されたＭＯＳトランジスタと直列に接続することも可能である。
また、ダイオード接続されたＭＯＳトランジスタとゲートがバイアス電圧にバイアスされた他のＭＯＳトランジスタとで電圧制御抵抗を構成することが、直線性を向上させるためには好ましいが、用途によっては、ゲートがバイアス電圧にバイアスされた１個のトランジスタのみで電圧制御抵抗を構成することが可能な場合もある。
１０ 遅延セル
４０，４６ バイアス回路
４２ レプリカ枝
４４，４８ 抵抗枝
１００ リング発振器
１０２，１０４，１０６ 差動遅延セル
２００ 共通バイアス電流源
２３０，２４０，４１０ 対称負荷
２５０，２６０ 負荷容量
３００ バッファ
４００ バイアスブロック
４２０ 電流源
４３０ チップ外抵抗
４４０ ミラー電流源
４５０ 演算増幅器
４８０ バイアス電流源
Ｍ２０２ バイアス電流源トランジスタ（ＮＭＯＳトランジスタ）
Ｍ２１０，Ｍ２２０ 入力ＮＭＯＳトランジスタ
Ｍ２３２，Ｍ２３４，Ｍ４１２，Ｍ４１４ ＰＭＯＳトランジスタ
Ｍ４２２，Ｍ４８２，Ｍ４８４，Ｍ４８６ 電流源トランジスタ
Ｍ４６０，Ｍ４７０ トランジスタ

Claims (11)

  1. １対の入力ノードと出力ノードとを有し、ゲートが対応する入力ノードに接続され、ソースが共通に接続され、ドレインが対応する出力ノードに接続された１対の入力トランジスタと、電源線と対応する出力ノードとの間に接続された、第１のバイアス電圧に依存する実効抵抗を有する１対の電圧制御抵抗と、第２のバイアス電圧によって制御されるバイアス電流を前記１対の入力トランジスタに供給する共通電流源とを備えた差動遅延セルが、複数個、直列に接続されてリングを構成するリング発振器の発振を安定化させるバイアス回路であって、
    前記電源線と第１の制御ノードとの間に接続された前記電圧制御抵抗のレプリカと、前記第２のバイアス電圧によって制御される第１のレプリカバイアス電流を前記電圧制御抵抗のレプリカに供給する、前記共通電流源の第１のレプリカとを有するレプリカ枝と、
    前記電源線と第２の制御ノードとの間に接続された固定抵抗と、前記第２のバイアス電圧によって制御される第２のレプリカバイアス電流を前記固定抵抗に供給する、前記共通電流源の第２のレプリカとを有する抵抗枝と、
    前記第１の制御ノードの電圧と前記第２の制御ノードの電圧とが等しくなるように前記第２のバイアス電圧を調整する制御回路とを備え、
    前記複数の差動遅延セルに、前記第１の制御ノードと第２の制御ノードとの一方から前記第１のバイアス電圧を供給し、前記制御回路から前記第２のバイアス電圧を供給することを特徴とするバイアス回路。
  2. 前記第２のレプリカバイアス電流が前記第１のレプリカバイアス電流よりも大きいことを特徴とする請求項１記載のバイアス回路。
  3. 前記共通電流源の第２のレプリカが、前記第２のレプリカバイアス電流と前記差動遅延セルのバイアス電流との比を変化させるスイッチを備えることを特徴とする請求項１または２記載のバイアス回路。
  4. 前記複数の遅延セルと、前記固定抵抗を除く前記バイアス回路とが、単一の半導体集積回路チップ上に集積され、前記固定抵抗がチップ外の抵抗であることを特徴とする請求項１ないし３のいずれかに記載のバイアス回路。
  5. １対の入力ノードと出力ノードとを有し、ゲートが対応する入力ノードに接続され、ソースが共通に接続され、ドレインが対応する出力ノードに接続された１対の入力トランジスタと、電源線と対応する出力ノードとの間に接続された、第１のバイアス電圧に依存する実効抵抗を有する１対の電圧制御抵抗と、第２のバイアス電圧によって制御されるバイアス電流を前記１対の入力トランジスタに供給する共通電流源とを備えた差動遅延セルが、複数個、直列に接続されてリングを構成するリング発振器と、
    前記電源線と第１の制御ノードとの間に接続された前記電圧制御抵抗のレプリカと、前記第２のバイアス電圧によって制御される第１のレプリカバイアス電流を前記電圧制御抵抗のレプリカに供給する、前記共通電流源の第１のレプリカとを有するレプリカ枝と、前記電源線と第２の制御ノードとの間に接続された固定抵抗と、前記第２のバイアス電圧によって制御される第２のレプリカバイアス電流を前記固定抵抗に供給する、前記共通電流源の第２のレプリカとを有する抵抗枝と、前記第１の制御ノードの電圧と前記第２の制御ノードの電圧とが等しくなるように前記第２のバイアス電圧を調整する制御回路とを備えたバイアス回路とからなり、
    前記バイアス回路が、前記複数の差動遅延セルに、前記第１の制御ノードと第２の制御ノードとの一方から前記第１のバイアス電圧を供給し、前記制御回路から前記第２のバイアス電圧を供給することを特徴とする発振器。
  6. 前記第２のレプリカバイアス電流が前記第１のレプリカバイアス電流よりも大きいことを特徴とする請求項５記載の発振器。
  7. １対の入力ノードと出力ノードとを有し、ゲートが対応する入力ノードに接続され、ソースが共通に接続され、ドレインが対応する出力ノードに接続された１対の入力トランジスタと、電源線と対応する出力ノードとの間に接続された、第１のバイアス電圧に依存する実効抵抗を有する１対の電圧制御抵抗と、第２のバイアス電圧によって制御されるバイアス電流を前記１対の入力トランジスタに供給する共通電流源とを備えた差動遅延セルが、複数個、直列に接続されてリングを構成するリング発振器と、
    前記電源線と第１の制御ノードとの間に接続された前記電圧制御抵抗のレプリカと、前記第２のバイアス電圧によって制御される第１のレプリカバイアス電流を前記電圧制御抵抗のレプリカに供給する、前記共通電流源の第１のレプリカとを有するレプリカ枝と、前記電源線と第２の制御ノードとの間にチップ外の固定抵抗を接続するための１対の端子と、前記第２のバイアス電圧によって制御される第２のレプリカバイアス電流を前記チップ外の固定抵抗に供給する、前記共通電流源の第２のレプリカとを有する抵抗枝と、前記第１の制御ノードの電圧と前記第２の制御ノードの電圧とが等しくなるように前記第２のバイアス電圧を調整する制御回路とを備えたバイアス回路とが、単一の半導体集積回路チップに集積され、
    前記バイアス回路が、前記複数の差動遅延セルに、前記第１の制御ノードと第２の制御ノードとの一方から前記第１のバイアス電圧を供給し、前記制御回路から前記第２のバイアス電圧を供給することを特徴とするワンチップ発振器。
  8. 前記第２のレプリカバイアス電流が前記第１のレプリカバイアス電流よりも大きいことを特徴とする請求項７記載のワンチップ発振器。
  9. １対の入力ノードと出力ノードとを有し、ゲートが対応する入力ノードに接続され、ソースが共通に接続され、ドレインが対応する出力ノードに接続された１対の入力トランジスタと、電源線と対応する出力ノードとの間に接続された、第１のバイアス電圧に依存する実効抵抗を有する１対の電圧制御抵抗と、第２のバイアス電圧によって制御されるバイアス電流を前記１対の入力トランジスタに供給する共通電流源とを備えた差動遅延セルが、複数個、直列に接続されてリングを構成するリング発振器の発振を安定化させる方法であって、
    前記電源線と第１の制御ノードとの間に接続された前記電圧制御抵抗のレプリカと、前記第２のバイアス電圧によって制御される第１のレプリカバイアス電流を前記電圧制御抵抗のレプリカに供給する、前記共通電流源の第１のレプリカとを有するレプリカ枝と、前記電源線と第２の制御ノードとの間に接続された固定抵抗と、前記第２のバイアス電圧によって制御される第２のレプリカバイアス電流を前記固定抵抗に供給する、前記共通電流源の第２のレプリカとを有する抵抗枝とを備えたバイアス回路を設け、
    前記第１の制御ノードの電圧と前記第２の制御ノードの電圧とが等しくなるように前記第２のバイアス電圧を調整し、
    前記複数の差動遅延セルに、前記第１の制御ノードと第２の制御ノードとの一方から前記第１のバイアス電圧を供給するとともに、前記調整した第２のバイアス電圧を供給することを特徴とする安定化方法。
  10. 前記第２のレプリカバイアス電流が前記第１のレプリカバイアス電流よりも大きくなるように前記バイアス回路を設けることを特徴とする請求項９記載の安定化方法。
  11. １対の入力ノードと出力ノードとを有し、ゲートが対応する入力ノードに接続され、ソースが共通に接続され、ドレインが対応する出力ノードに接続された１対の入力トランジスタと、電源線と対応する出力ノードとの間に接続された、第１のバイアス電圧に依存する実効抵抗を有する１対の電圧制御抵抗と、第２のバイアス電圧によって制御されるバイアス電流を前記１対の入力トランジスタに供給する共通電流源とを備えた差動遅延セルが、複数個、直列に接続されてリングを構成するリング発振器の発振を安定化させる方法であって、
    前記電源線と第１の制御ノードとの間に接続された前記電圧制御抵抗のレプリカと、前記第２のバイアス電圧によって制御される第１のレプリカバイアス電流を前記電圧制御抵抗のレプリカに供給する、前記共通電流源の第１のレプリカとを有するレプリカ枝を備えたバイアス回路を設け、
    前記電圧制御抵抗のレプリカの実効抵抗があらかじめ定められた値に等しくなるように前記第２のバイアス電圧を調整し、
    前記複数の差動遅延セルに、前記第１の制御ノードから前記第１のバイアス電圧を供給するとともに、前記調整した第２のバイアス電圧を供給し、
    前記電源線と第２の制御ノードとの間に接続された固定抵抗と、前記第２のバイアス電圧によって制御される第２のレプリカバイアス電流を前記固定抵抗に供給する、前記共通電流源の第２のレプリカとを有する抵抗枝をさらに備えるように前記バイアス回路を設け、
    前記第１および第２の制御ノードの電圧が等しくなるように前記第２のバイアス電圧の調整を行うことを特徴とする安定化方法。
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