JP2006086609A - 電圧制御発振回路 - Google Patents

Abstract

【課題】ＣＭＯＳプロセスが変化しても安定した発振特性を持つことができ、ＰＬＬ回路に適用した場合にジッタの低減設計が容易になる電圧制御発振回路を得ること。
【解決手段】補正回路２は、製造プロセスのばらつきに依ってリングオシレータ回路６３の出力周波数が所望の周波数よりも高くなる条件時にはリングオシレータ回路６３に供給する発振制御電流Ｉａを少なくするようにＰＭＯＳトランジスタ１５ａを制御し、逆にリングオシレータ回路６３の出力周波数が所望の周波数よりも低くなる条件時にはリングオシレータ回路６３に供給する発振制御電流Ｉａが多くするようにＮＭＯＳトランジスタ１５ａを制御する。
【選択図】 図１

Description

この発明は、電圧制御発振回路に関し、特にＣＭＯＳトランジスタで構成されるＰＬＬ（Phase Locked Loop）回路で用いる電圧制御発振回路に関するものである。

図５は、ＰＬＬ回路の一般的な構成例を示すブロック図である。図５に示すように、ＰＬＬ回路は、入力クロック信号ＣＬＫを一方の入力とする位相比較器５１と、位相比較器５１の出力を受けるチャージポンプ回路５２と、チャージポンプ回路５２の出力をローパスフィルタ（ＬＰＦ）５３を介して受けて発信周波数が制御される電圧制御発振（Voltage Controlled Oscillator：以降「ＶＣＯ」と記す）回路５４と、ＶＣＯ回路５４の出力クロック信号ＣＬＫを分周して位相比較器５１の他方の入力に与える分周器５５とで構成される。

そして、従来のＶＣＯ回路５４は、例えば図６に示すように、チャージポンプ回路５２の出力をローパスフィルタ（ＬＰＦ）５３を介して受ける電圧・電流変換回路（ＶＩ変換回路）６１と、ＶＩ変換回路６１の出力を受けるカレントミラー回路６２と、カレントミラー回路６２の出力電流で発振動作を行うリングオシレータ回路６３とで構成されている。

図５において、位相比較器５１は、入力クロック信号ＣＬＫと分周器５５が出力する帰還クロック信号との位相および周波数を比較し、その位相差、周波数差からＶＣＯ回路５４の発信周波数が高いか低いかを検出し、高い場合はダウン信号をチャージポンプ回路５２に与え、低い場合はアップ信号をチャージポンプ回路５２に与える。

チャージポンプ回路５２は、アップ信号が入力すると発振制御信号の電位を高くし、またダウン信号が入力すると発振制御信号の電位を低くするように動作する。ＶＣＯ回路５４にはこのような発振制御信号がローパスフィルタ（ＬＰＦ）５３を介して入力される。

図６において、Ｖ／Ｉ変換回路６１は、入力された発振制御信号の電圧に対応した発振制御電流を発生する。カレントミラー回路６２は、Ｖ／Ｉ変換回路６１からの発振制御電流をカレントミラーさせて所望の電流を生成しリングオシレータ回路６３に与える。

リングオシレータ回路６３は、例えば３個以上の奇数個のインバータを直列に接続し、最終段の出力信号を初段の入力端に帰還した構成である。発振周波数は、奇数個のインバータを論理が一巡する時間によって決定される。

このようなＰＬＬ回路のトータルゲインは、
トータルゲイン＝２π×ＶＣＯ回路のゲイン×位相比較器のゲイン ……（１）
で示される。ここで、式（１）におけるＶＣＯ回路のゲインは式（２）で示され、位相比較器のゲインは式（３）で示される。
ＶＣＯ回路のゲイン＝出力周波数／入力電圧値［Ｈｚ／Ｖ］ ……（２）
位相比較器のゲイン＝出力平均電流［ｎＡ／ｎｓ］／（位相差［ｎｓ］×１０^-9
×Ｔ／２π） ……（３）

ところで、ＰＬＬ回路のジッタは、ＶＣＯ回路のゲインを小さくすることで低減できることが知られているが、高い周波数出力の仕様を持つＶＣＯ回路ではゲインを小さくすることができない。そこで、従来では、図６に示すように、ＶＩ変換回路６１の出力端とカレントミラー回路６２の入力端とを接続するラインと接地（ＧＮＤ）との間に抵抗素子Ｒ１を介在させて一定電流Ｉｂを流し、ＶＣＯ回路５４の入力電圧がゼロの時でもＶＣＯ回路５４の出力が“ある程度の周波数を出力”するように“出力周波数の底上げ”を行うことで、高い周波数出力の仕様を持つＶＣＯ回路のゲインを小さくし、ＰＬＬ回路のジッタを低減するようにしている。

特開昭５９−２２８４１３号公報 特開昭６３−１２７４９５号公報 特開平２−８９４２２号公報 特開平３−２３５５１２号公報 特開平７−９９４４５号公報 特開２００１−９４３９９号公報

しかしながら、ＣＭＯＳプロセスのばらつきに依ってトランジスタの電流増幅率βが変化すると、ＶＣＯ回路のリングオシレータでは、図７、図８に示すように出力周波数が大きく変化するので、図６に示すように抵抗素子Ｒ１を挿入してゲインを低くしても、従来のＶＣＯ回路では、ＣＭＯＳプロセスのばらつき等の要因を考慮しつつ、所望の周波数条件を満たすように設計するには限界がある。以下、図７、図８を参照して具体的に説明する。なお、図７、図８は、図６に示すＶＣＯ回路においてトランジスタの電流増幅率βが変化したときの入力電圧と出力周波数の関係を説明する特性図である。

図７、図８において、特性（７２）は、電流増幅率βのばらつきが無い場合の入力電圧と出力周波数の関係特性である。特性（７３）は、電流増幅率βが大きくなる方にばらついた場合の入力電圧と出力周波数の関係特性である。特性（７４）は、電流増幅率βが小さくなる方にばらついた場合の入力電圧と出力周波数の関係特性である。特性（７２）、特性（７３）、特性（７４）は、それぞれ図６に示すように、抵抗素子Ｒ１に同じ量の電流が流れている状態での特性である。

図７において、特性（７３）での入力電圧がゼロの時の出力周波数７５は、特性（７２）よりも高くなる。また、特性（７４）での入力電圧がゼロの時の出力周波数７６は、特性（７２）よりも低くなる。また、所望の周波数７１を出力できる入力電圧は、特性（７３）では、特性（７２）よりも低くなり、特性（７４）では、特性（７２）より高くもなる。そして、特性（７３）での入力電圧値と特性（７４）での入力電圧値との電位差７７は相当に大きくなる。これは、ローパスフィルタ（ＬＰＦ）の容量値の電圧依存性の影響が大きいことを意味している。

換言すれば、ＰＬＬ回路のジッタは、トータルゲインを高くすることでも低減が行えるが、従来では、上記のようにローパスフィルタ（ＬＰＦ）の容量値の電圧依存性の影響が大きいので、ローパスフィルタ（ＬＰＦ）の容量値をＰＬＬ回路のトータルゲインを高くするような値に選択設定することができない。

また、図８において、特性（７２）では、入力電圧が増減すると、出力周波数が所望の周波数７１の上下に直線的に変化する。これに対し、特性（７３）では、入力電圧がゼロの状態でも出力周波数８１が所望の周波数７１よりも高い状態になる。また、特性（７４）では、入力電圧を増加させても出力周波数８２は所望の周波数７１を超えない状態が起こる。

この発明は、上記に鑑みてなされたものであり、ＣＭＯＳプロセスが変化しても安定した発振特性を持つことができ、ＰＬＬ回路に適用した場合にジッタの低減設計が容易になる電圧制御発振回路を得ることを目的とする。

上述した目的を達成するために、この発明は、発振制御電圧から変換された発振制御電流を受けて所望の周波数で発振動作を行うリングオシレータを備えた電圧制御発振回路において、前記発振制御電流の供給ラインと接地との間に設けられ可変抵抗素子として作用するＭＯＳトランジスタと、製造プロセスのばらつきに依って前記リングオシレータの出力周波数が所望の周波数よりも高くなる条件時には前記リングオシレータに供給する前記発振制御電流を少なくするように前記ＭＯＳトランジスタを制御し、逆に前記リングオシレータの出力周波数が所望の周波数よりも低くなる条件時には前記リングオシレータに供給する前記発振制御電流が多くするように前記ＭＯＳトランジスタを制御する補正回路とを備えたことを特徴とする。

この発明によれば、ＣＭＯＳプロセスにて製造される電圧制御発振回路において、リングオシレータに供給する発振制御電流の大きさを、トランジスタの電流増幅率の増減方向とは逆向きの関係で調整することができるので、ＣＭＯＳプロセスが変化しても安定した発振特性を持つことができる。

この発明によれば、ＣＭＯＳプロセスが変化しても安定した発振特性を持つことができるという効果を奏する。

以下に図面を参照して、この発明にかかる電圧制御発振回路の好適な実施の形態を詳細に説明する。

実施の形態１．
図１は、この発明の実施の形態１による電圧制御発振回路が備える補正回路の構成を示す回路図である。この実施の形態１では、ＮＭＯＳトランジスタの電流増幅率βのばらつきによる電流変化を補正する場合の構成例が示されている。

図１に示すように、実施の形態１による電圧制御発振回路（ＶＣＯ回路）１では、図６に示した抵抗素子Ｒ１に代えて、可変抵抗素子として機能するＮＭＯＳトランジスタ１５ａを設け、このＮＭＯＳトランジスタ１５ａのゲート電圧値を制御する補正回路２が追加されている。

図１において、電源５には、ＰＭＯＳトランジスタ６，８，９のソース電極がそれぞれ接続されている。ＰＭＯＳトランジスタ６のドレイン電極とゲート電極は共通に接続されて、ＮＭＯＳトランジスタ７を介して接地（ＧＮＤ）に接続されるとともに、ＰＭＯＳトランジスタ１０，１１の各ゲート電極に接続されている。

ＰＭＯＳトランジスタ８のドレイン電極はＰＭＯＳトランジスタ１０のソース電極に接続されている。ＰＭＯＳトランジスタ１０のドレイン電極は、ＮＭＯＳトランジスタ１２のドレイン電極に接続されるとともに、ＰＭＯＳトランジスタ８，９の各ゲート電極に接続されている。ＮＭＯＳトランジスタ１２のソース電極は、抵抗素子１４を介して接地（ＧＮＤ）に接続されている。

ＰＭＯＳトランジスタ９のドレイン電極はＰＭＯＳトランジスタ１１のソース電極に接続されている。ＰＭＯＳトランジスタ１１のドレイン電極は、ＮＭＯＳトランジスタ１３のドレイン電極に接続されるとともに、ＮＭＯＳトランジスタ７，１２，１３，１５の各ゲート電極に接続されている。ＮＭＯＳトランジスタ１３のソース電極は、直接接地（ＧＮＤ）に接続されている。

ここで、ＮＭＯＳトランジスタ１２のサイズは、ＮＭＯＳトランジスタ１３を含む他のトランジスタよりも大きく、その電流増幅率βは４倍以上となっている。この補正回路２では、ＮＭＯＳトランジスタ１２を流れる電流Ｉａと同じ大きさの電流ＩａがＮＭＯＳトランジスタ１３に流れるように動作するので、ＮＭＯＳトランジスタ１２のゲート・ソース間電圧をＶｇｓ１とし、抵抗素子１４の両端電圧をＶａとし、ＮＭＯＳトランジスタ１２とゲート電極が共通接続されるＮＭＯＳトランジスタ１３のゲート・ソース間電圧をＶｇｓ２とすると、
Ｖｇｓ１＋Ｖａ＝Ｖｇｓ２ ……（４）
なる関係が維持される。これによって、ＮＭＯＳトランジスタ１５ａのゲート電圧値は、同じ大きさの電流Ｉａが流れるように制御される。ＮＭＯＳトランジスタ１５ａに流れる電流Ｉａは、リングオシレータ回路６３に供給される電流と同じ大きさである。

ＭＯＳトランジスタではゲート・ソース間電圧Ｖｇｓとドレイン電流Ｉａとの関係は、閾値電圧値をＶｔｈとすると、
Ｖｇｓ＝√（２Ｉａ／β）＋Ｖｔｈ ……（５）
で示される。この式（５）を式（４）に代入し、抵抗素子１４の抵抗値Ｒを用いてドレイン電流Ｉａについて整理すると、
Ｉａ＝１／（２βＲ²） ……（６）
となる。

つまり、補正回路２は、Ｉａ＝１／（２βＲ²）なる電流特性を持っている。この式（６）から、ＮＭＯＳトランジスタ１２，１３の電流増幅率βが大きくなると、電流Ｉａの値は小さくなり、逆にＮＭＯＳトランジスタ１２，１３の電流増幅率βが小さくなると、電流Ｉａの値は大きくなることが解る。このように、補正回路２は、ＮＭＯＳトランジスタ１２，１３の電流増幅率βの増減方向と逆向きに電流Ｉａを増減させる制御を行うようになっている。

したがって、ＣＭＯＳプロセスのばらつきに依ってＮＭＯＳトランジスタの電流増幅率βが大きくなると、リングオシレータ回路６３では同じ電流量でも出力周波数は所望の周波数よりも高くなるが、補正回路２では、ＮＭＯＳトランジスタ１２，１３の電流増幅率βが大きくなると、式（６）に従って電流Ｉａが小さくなるので、ＮＭＯＳトランジスタ１５ａはリングオシレータ回路６３に供給する電流ｉａを小さくする。これによって、リングオシレータ回路６３では出力周波数を低くする方向に制御されるが、電流増幅率βが大きい方にずれているので、出力周波数は所望の周波数よりも低くならず、所望の周波数出力が確保される。

また、逆に、ＣＭＯＳプロセスのばらつきに依ってＮＭＯＳトランジスタの電流増幅率βが小さくなると、リングオシレータ回路６３では同じ電流量でも出力周波数は低くなるが、補正回路２では、ＮＭＯＳトランジスタ１２，１３の電流増幅率βが小さくなると、式（６）に従って電流Ｉａが大きくなるので、ＮＭＯＳトランジスタ１５ａはリングオシレータ回路６３に供給する電流ｉａを大きくする。これによって、リングオシレータ回路６３では出力周波数を高くする方向に制御されるが、電流増幅率βが小さい方にずれているので、出力周波数は所望の周波数よりも高くならず、所望の周波数出力が確保される。

図２は、図１に示す電圧制御発振回路においてトランジスタの電流増幅率βが変化したときの入力電圧と出力周波数との関係を説明する特性図（シミュレーション結果図）である。シミュレーション（ｓｉｍ）の条件は、表１に示してある。

表１に示すように、シミュレーション（ｓｉｍ）条件には、「ｂｅｓｔＢ（ベストＢ）」「ｔｙｐｉｃａｌ（ティピカル）」「ｗｏｒｓｔＢ（ワーストＢ）」の３つがある。シミュレーション（ｓｉｍ）条件「ｂｅｓｔＢ」は、ＮＭＯＳトランジスタの電流増幅率βが大きくなる方にばらついた場合であり、電源電圧３．３Ｖ、温度−３０℃でシミュレーションした。その結果、図２に示す特性（２２）が得られた。なお、ローパスフィルタ（ＬＰＦ）５３での抵抗値、容量値のばらつきは、１としている。

シミュレーション（ｓｉｍ）条件「ｔｙｐｉｃａｌ」は、ＮＭＯＳトランジスタの電流増幅率βにばらつきが無い場合であり、電源電圧３．０Ｖ、温度２７℃でシミュレーションした。その結果、図２に示す特性（２１）が得られた。なお、ローパスフィルタ（ＬＰＦ）５３での抵抗値、容量値のばらつきは、１としている。

シミュレーション（ｓｉｍ）条件「ｗｏｒｓｔＢ」は、ＮＭＯＳトランジスタの電流増幅率βが小さくなる方にばらついた場合であり、電源電圧２．７Ｖ、温度９０℃でシミュレーションした。その結果、図２に示す特性（２３）が得られた。なお、ローパスフィルタ（ＬＰＦ）５３での抵抗値、容量値のばらつきは、１としている。

図２において、特性（２３）での入力電圧がゼロの時の出力周波数２５は、特性（２１）よりも高くなる。つまり、電流増幅率βのばらつきが小さくなる条件下では、底上げした出力周波数２５は、従来例とは逆に、電流増幅率βにばらつきが無い場合よりも高くなる。また、特性（２２）での入力電圧がゼロの時の出力周波数２６は、特性（２１）よりも低くなる。つまり、電流増幅率βのばらつきが大きくなる条件下では、底上げした出力周波数２６は、従来例とは逆に、電流増幅率βにばらつきが無い場合よりも低くなる。

そして、所望の周波数２０を出力できる特性（２２）での入力電圧値と特性（２３）での入力電圧値との電位差２４は相当に狭くなる。これは、ローパスフィルタ（ＬＰＦ）の容量値の電圧依存性の影響が小さいことを意味している。

このように、実施の形態１によれば、プロセス条件が変化してＮＭＯＳトランジスタの電流増幅率βがばらついても、所望の周波数出力を確保でき、かつ、ＶＣＯ回路のゲインを低くする設計が行えるので、これを用いたＰＬＬ回路では、ジッタの低減が図れる。

また、この実施の形態１によるＶＣＯ回路では、プロセス条件が変化してＮＭＯＳトランジスタの電流増幅率βがばらついても、所望の周波数を出力する際の入力電圧の差は小さいので、ローパスフィルタ（ＬＰＦ）の容量値の電圧依存による特性差が小さくなる。これによって、ＰＬＬ回路のトータルゲインが高くなるようなローパスフィルタ（ＬＰＦ）の抵抗値、容量値を選択することができるので、プロセス条件が変化しても高いトータルゲインでＰＬＬ回路の設計が可能となり、ジッタ低減のための設計が容易になる。

なお、図１において、ＰＭＯＳトランジスタ１０，１１は、電源電圧に変化が生じた場合でも当該補正回路２の式（６）に示した電流特性に悪影響がないようにするために設けてある。したがって、省略可能である。

実施の形態２．
図３は、この発明の実施の形態２による電圧制御発振回路が備える補正回路の構成を示す回路図である。この実施の形態２では、ＰＭＯＳトランジスタの電流増幅率βのばらつきによる電流変化を補正する場合の構成例が示されている。

図３に示すように、実施の形態２による電圧制御発振回路（ＶＣＯ回路）３０では、図６に示した抵抗素子Ｒ１に代えて、可変抵抗素子として機能するＮＭＯＳトランジスタ４７ａを設け、このＮＭＯＳトランジスタ４７ａのゲート電圧値を制御する補正回路３１ａが追加されている。

図３において、電源３５には、ＰＭＯＳトランジスタ３６，４０，４５ａのソース電極がそれぞれ接続され、また抵抗素子３８を介してＰＭＯＳトランジスタ３９のソース電極がそれぞれ接続されている。ＰＭＯＳトランジスタ３９，４０の各ゲート電極は共通に、ＰＭＯＳトランジスタ３６のゲート電極と、ＰＭＯＳトランジスタ４０のドレイン電極とＮＭＯＳトランジスタ４２のドレイン電極との接続端と、ＰＭＯＳトランジスタ４５ａのゲート電極とに接続されている。

ＰＭＯＳトランジスタ３６のドレイン電極は、ＮＭＯＳトランジスタ３７のドレイン電極およびゲート電極と、ＮＭＯＳトランジスタ４１，４２の各ゲート電極とに接続されている。ＮＭＯＳトランジスタ３７のソース電極は接地（ＧＮＤ）に接続されている。

ＮＭＯＳトランジスタ４１のソース電極はＮＭＯＳトランジスタ４３のドレイン電極に接続され、ＮＭＯＳトランジスタ４３のソース電極は接地（ＧＮＤ）に接続されている。ＮＭＯＳトランジスタ４２のソース電極はＮＭＯＳトランジスタ４４のドレイン電極に接続され、ＮＭＯＳトランジスタ４４のソース電極は接地（ＧＮＤ）に接続されている。

そして、ＮＭＯＳトランジスタ４３，４４の各ゲート電極は共通に、ＰＭＯＳトランジスタ３９のドレイン電極とＮＭＯＳトランジスタ４１のドレイン電極との接続端に接続されている。ＰＭＯＳトランジスタ４５ａのドレイン電極は、ＮＭＯＳトランジスタ４６のドレイン電極およびゲート電極と、ＮＭＯＳトランジスタ４７ａのゲート電極と接続され、ＮＭＯＳトランジスタ４６のソース電極は接地（ＧＮＤ）に接続されている。

ここで、ＰＭＯＳトランジスタ３９のサイズは、ＰＭＯＳトランジスタ４０を含む他のトランジスタよりも大きく、その電流増幅率βは４倍以上となっている。この補正回路３１ａにおける電流特性は、式（６）と同様であり、ＣＭＯＳプロセスのばらつきに依ってリングオシレータの出力周波数が高くなる条件時にはリングオシレータ回路６３に供給する電流が少なくなるように、また逆にリングオシレータ回路６３の出力周波数が低くなる条件時にはリングオシレータ回路６３に供給する電流が大きくなるように、このＮＭＯＳトランジスタ４７ａのゲート電圧値を制御することができる。

したがって、実施の形態２においても、実施の形態１と同様の電流調整動作が行われるので、プロセス条件が変化してＰＭＯＳトランジスタの電流増幅率βがばらついても、所望の周波数出力を確保でき、かつ、ＶＣＯ回路のゲインを低くする設計が行えるので、これを用いたＰＬＬ回路では、ジッタの低減が図れる。そして、プロセス条件が変化しても高いトータルゲインでＰＬＬ回路の設計が可能となり、ジッタ低減のための設計が容易になる。

なお、図３において、ＮＭＯＳトランジスタ４１，４２は、電源電圧に変化が生じた場合でも当該補正回路３１ａの式（６）に示した電流特性に悪影響がないようにするために設けてある。したがって、省略可能である。

実施の形態３．
図４は、この発明の実施の形態３による電圧制御発振回路が備える補正回路の構成を示す回路図である。この実施の形態３では、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの双方において電流増幅率βのばらつきによる電流変化を補正する場合の構成例が示されている。なお、図４では、実施の形態１（図１）と実施の形態２（図３）に示した構成要素と同一ないしは同等である要素には同一の符号が付されている。ここでは、実施の形態３に関わる部分について説明する。

図４に示すように、実施の形態３による電圧制御発振回路（ＶＣＯ回路）４９では、ＮＭＯＳトランジスタの電流増幅率βのばらつきによる電流変化を補正する実施の形態１にて示した補正回路２と、ＰＭＯＳトランジスタの電流増幅率βのばらつきによる電流変化を補正する補正回路３１ｂとを備えている。

補正回路２が制御するＮＭＯＳトランジスタ１５ｂは、ＮＭＯＳトランジスタ１５ａよりもサイズが小さく、電流増幅率は、半分のβ／２となっている。

また、補正回路３１ｂでは、実施の形態２（図３）に示した補正回路３１ａにおいて、ＰＭＯＳトランジスタ４５ａに代えてＰＭＯＳトランジスタ４５ｂが設けられている。ＰＭＯＳトランジスタ４５ｂはＰＭＯＳトランジスタ４５ａよりもサイズが小さく、電流増幅率は、半分のβ／２となっている。

そして、補正回路３１ｂが制御するＮＭＯＳトランジスタ４７ｂは、ＮＭＯＳトランジスタ４７ａよりもサイズが小さく、電流増幅率は、半分のβ／２となっている。

この構成によれば、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの双方において電流増幅率βのばらつきに対応して（Ｉａ／２）±αの電流を流すことができるので、安定した出力周波数特性が得られる。

以上のように、この発明にかかる電圧制御発振回路は、ＣＭＯＳプロセスが変化しても安定した発振特性を得るのに有用であり、特に、ＰＬＬ回路においてジッタの低減設計を行うのに適している。

この発明の実施の形態１による電圧制御発振回路が備える補正回路の構成を示す回路図である。 図１に示す電圧制御発振回路においてトランジスタの電流増幅率βが変化したときの入力電圧と出力周波数の関係を説明する特性図（シミュレーション結果図）である。 この発明の実施の形態２による電圧制御発振回路が備える補正回路の構成を示す回路図である。 この発明の実施の形態３による電圧制御発振回路が備える補正回路の構成を示す回路図である。 ＰＬＬ回路の一般的な構成例を示すブロック図である。 図５に示すＶＣＯ回路の従来例を示すブロック図である。 図６に示すＶＣＯ回路においてトランジスタの電流増幅率βが変化したときの入力電圧と出力周波数の関係を説明する特性図である（その１）。 図６に示すＶＣＯ回路においてトランジスタの電流増幅率βが変化したときの入力電圧と出力周波数の関係を説明する特性図である（その２）。

符号の説明

１，３０，４９ 電圧制御発振回路（ＶＣＯ回路）
２ 補正回路
５ 電源
６，８，９，１０，１１ ＰＭＯＳトランジスタ
７，１２，１３，１５ａ，１５ｂ ＮＭＯＳトランジスタ
１４ 抵抗素子
３１ａ，３１ｂ 補正回路
３５ 電源
３６，３９，４０，４５ａ，４５ｂ ＰＭＯＳトランジスタ
３７，４１，４２，４３，４４，４５ａ，４５ｂ，４６，４７ａ，４７ｂ ＮＭＯＳトランジスタ
６１ 電圧電流変換回路（ＶＩ変換回路）
６２ カレントミラー回路
６３ リングオシレータ回路

Claims (5)

1. 発振制御電圧から変換された発振制御電流を受けて所望の周波数で発振動作を行うリングオシレータを備えた電圧制御発振回路において、
   前記発振制御電流の供給ラインと接地との間に設けられ可変抵抗素子として作用するＭＯＳトランジスタと、
   製造プロセスのばらつきに依って前記リングオシレータの出力周波数が所望の周波数よりも高くなる条件時には前記リングオシレータに供給する前記発振制御電流を少なくするように前記ＭＯＳトランジスタを制御し、逆に前記リングオシレータの出力周波数が所望の周波数よりも低くなる条件時には前記リングオシレータに供給する前記発振制御電流が多くするように前記ＭＯＳトランジスタを制御する補正回路と、
   を備えたことを特徴とする電圧制御発振回路。
2. 前記補正回路は、
   ソース電極が接地に接続され、ドレイン電極とゲート電極とが共通に前記ＭＯＳトランジスタのゲート電極に接続される第１のＮＭＯＳトランジスタと、
   ソース電極が抵抗素子を介して接地に接続され、ゲート電極が前記第１のＮＭＯＳトランジスタのゲート電極に接続され、前記第１のＮＭＯＳトランジスタよりも４倍以上の電流増幅率を有する第２のＮＭＯＳトランジスタとを備え、
   電流増幅率をβ、前記抵抗素子の抵抗値をＲとしたとき、前記第１および第２のＮＭＯＳトランジスタに流れる電流Ｉは、Ｉ＝１／（２βＲ²）なる特性を有している、
   ことを特徴とする請求項１に記載の電圧制御発振回路。
3. 前記補正回路は、
   ソース電極が電源に接続され、ドレイン電極とゲート電極とが共通に接続される第１のＰＭＯＳトランジスタと、
   ソース電極が抵抗素子を介して電源に接続され、ゲート電極が前記第１のＰＭＯＳトランジスタのゲート電極に接続され、前記第１のＰＭＯＳトランジスタよりも４倍以上の電流増幅率を有する第２のＰＭＯＳトランジスタと、
   ソース電極が電源に接続され、ゲート電極が前記第１のＰＭＯＳトランジスタのドレイン電極に接続され、ドレイン電極が前記ＭＯＳトランジスタのゲート電極に接続される第３のＰＭＯＳトランジスタとを備え、
   電流増幅率をβ、前記抵抗素子の抵抗値をＲとしたとき、前記第１および第２のＰＭＯＳトランジスタに流れる電流Ｉは、Ｉ＝１／（２βＲ²）なる特性を有している、
   ことを特徴とする請求項１に記載の電圧制御発振回路。
4. 前記ＭＯＳトランジスタは、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとからなり、
   前記第１のＭＯＳトランジスタを制御する請求項２に記載のＮＭＯＳトランジスタ用の補正回路と、
   前記第２のＭＯＳトランジスタを制御する請求項３に記載のＰＭＯＳトランジスタ用の補正回路と、
   を備えたことを特徴とする請求項１に記載の電圧制御発振回路。
5. 前記第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとは、それぞれ電流増幅率が半分であることを特徴とする請求項４に記載の電圧制御発振回路。

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