JPH08274561A

JPH08274561A - 利得制御方法及び自動利得制御増幅器

Info

Publication number: JPH08274561A
Application number: JP7076386A
Authority: JP
Inventors: Toshio Adachi; 敏男安達
Original assignee: Asahi Kasei Microsystems Co Ltd; Asahi Kasei Microdevices Corp
Current assignee: Asahi Kasei Microsystems Co Ltd; Asahi Kasei Microdevices Corp
Priority date: 1995-03-31
Filing date: 1995-03-31
Publication date: 1996-10-18

Abstract

(57)【要約】【目的】増幅器の消費電流を低減し、且つ、その出力信
号レベルを一定に保つ。【構成】増幅器１１ａの出力信号レベルのピークレベル
Ｖｐをピーク検出器１２で検出し、ピーク検出器１２の
出力信号と基準電圧Ｖαとの差を積分回路１３で積分し
た積分信号をオペアンプ１１のバイアス制御端子ｔ_cに
供給し、基準電圧ＶαよりもピークレベルＶｐが小さい
とき積分信号がより大きくなってバイアス制御端子ｔ_c
への印加電圧がより大きくなることから、オペアンプ１
１のゲインを決定するオペアンプ１１を構成するＦＥＴ
の相互コンダクタンスＧｍ値が変化し、オペアンプ１１
のゲインバンド幅積（ＧＢ値）がより大きくなり、オペ
アンプ１１のゲインが増加することによりオペアンプ１
１の出力信号レベルが高くなり、出力信号レベルのピー
クレベルＶｐと基準電圧Ｖαとが一致するまでこの操作
を繰り返し行って出力信号レベルを所定の基準信号レベ
ルＶαに維持する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、利得制御方法及び自動
利得制御増幅器の改良に関し、特に、低消費電流で歪み
率の低い利得制御方法及び自動利得制御増幅器に関す
る。

【０００２】

【従来の技術】利得を自動的に変えて、入力信号の信号
強度に関わらず出力信号を一定に保つようにした自動利
得制御増幅器（以下、ＡＧＣアンプという。）は、近年
様々な分野において使用されている。図１４は、従来の
ＡＧＣアンプ１００の一例を示す回路図であり、このＡ
ＧＣアンプ１００はＭＯＳＦＥＴからなる１１個のＦＥ
Ｔから構成されている。すなわち、電源ライン間に、Ｐ
チャネル形のＦＥＴ１０１とＮチャネル形のＦＥＴ１０
２との直列回路と、Ｐチャネル形のＦＥＴ１０３とＮチ
ャネル形のＦＥＴ１０４との直列回路とが並列に接続さ
れ、ＦＥＴ１０２及びＦＥＴ１０４のソースが互いに接
続されてこれと電源ラインとの間にＮチャネル形のＦＥ
Ｔ１０５が接続されている。そして、ＦＥＴ１０１及び
ＦＥＴ１０２の接続点と負極側電源ラインとの間に、直
列接続されたＰチャネル形のＦＥＴ１０６及びＮチャネ
ル形のＦＥＴ１０７が介挿され、同様に、ＦＥＴ１０３
及びＦＥＴ１０４の接続点と負極側電源ラインとの間
に、直列接続されたＰチャネル形のＦＥＴ１０８及びＮ
チャネル形のＦＥＴ１０９が介挿されている。さらに、
ＦＥＴ１０１及びＦＥＴ１０２の接続点とＦＥＴ１０８
及びＦＥＴ１０９の接続点との間にＰチャネル形ＦＥＴ
１１０が接続され、ＦＥＴ１０３及びＦＥＴ１０４の接
続点とＦＥＴ１０６及びＦＥＴ１０７の接続点との間に
Ｐチャネル形ＦＥＴ１１１が接続されている。

【０００３】そして、ＦＥＴ１０１及びＦＥＴ１０３は
定電流源として作用し、そのゲートは共通のバイアス端
子ｔ１０１に接続され、バイアス端子ｔ１０１への印加
電圧を調整することにより、ＦＥＴ１０１及びＦＥＴ１
０３の電流値を調整している。また、ＦＥＴ１０２及び
ＦＥＴ１０４は入力用のＭＯＳＦＥＴであり、ＦＥＴ１
０２及びＦＥＴ１０４のゲートはそれぞれ入力端子ｔ１
０２及びｔ１０３にそれぞれ接続されている。そして、
ＦＥＴ１０５は、定電流源として作用し、そのゲートは
バイアス制御端子ｔ１０４に接続され、このバイアス制
御端子ｔ１０４への印加電圧を調整することによってＦ
ＥＴ１０５の電流値を調整している。

【０００４】さらに、ＦＥＴ１０６、ＦＥＴ１０８、Ｆ
ＥＴ１１０、ＦＥＴ１１１はＡＧＣアンプ１００のゲイ
ン調整用のＦＥＴであり、ＦＥＴ１０６及びＦＥＴ１０
８のゲートは共通の制御端子ｔ１０５に接続され、ＦＥ
Ｔ１１０及びＦＥＴ１１１のゲートは共通の制御端子ｔ
１０６に接続されている。そして、制御端子ｔ１０５及
びｔ１０６への印加電圧を調整することにより、ＡＧＣ
アンプ１００のゲイン調整を行っている。

【０００５】一方、ＦＥＴ１０７及びＦＥＴ１０９はロ
ード用のＭＯＳＦＥＴであり、ＦＥＴ１０７のゲートは
ＦＥＴ１０６及びＦＥＴ１０７の接続点に接続されると
共に、一方の出力端子ｔ１０７に接続され、ＦＥＴ１０
９のゲートはＦＥＴ１０８及びＦＥＴ１０９の接続点に
接続されると共に、他方の出力端子ｔ１０８に接続され
ている。

【０００６】そして、入力端子ｔ１０２に入力信号をそ
のまま入力し、他方の入力端子ｔ１０３には入力信号の
極性反転した入力信号を入力した状態で、例えば、制御
端子ｔ１０５の電圧が十分小さく、制御端子ｔ１０６の
電圧が十分大きいときには、ＦＥＴ１１０及び１１１は
完全にオフすることになり、この場合、このＡＧＣアン
プ１００はＦＥＴ１１０及び１１１が存在しない場合と
全く同じに動作し、この時のＡＧＣアンプ１００のゲイ
ンは入力用のＦＥＴ１０２及びＦＥＴ１０４の相互コン
ダクタンスＧｍ１と、ロード用のＦＥＴ１０７及びＦＥ
Ｔ１０９の相互コンダクダンスＧｍ２との比ａ（ａ＝Ｇ
ｍ１／Ｇｍ２）によって与えられる。

【０００７】また、例えば、制御端子ｔ１０５及びｔ１
０６の電圧が完全に等しく両者の電圧差が零である場合
には、入力端子ｔ１０２に入力された信号と、その反転
信号が入力される入力端子ｔ１０３への入力信号とがＦ
ＥＴ１０６〜１１１を介してそれぞれ同じ信号量が分割
されて出力端子に伝わるために信号は完全に打ち消さ
れ、その出力信号は零となり、よって、ＡＧＣアンプ１
００のゲインは零となる。

【０００８】また、例えば、制御端子ｔ１０５及びｔ１
０６の電圧差が零でなく、且つ、あまり大きくない値の
場合には、このＡＧＣアンプ１００のゲインは零とａ
（ａ＝Ｇｍ１／Ｇｍ２）との間の値となる。すなわち、
ＡＧＣアンプ１００のゲインは、制御端子ｔ１０５及び
ｔ１０６に印加する信号電圧によって、０〜ａまでの範
囲で任意のゲインを設定することができるようになって
おり、最大ゲインａは、入力用ＦＥＴ１０２及び１０４
の相互コンダクタンスＧｍ１と、ロード用のＦＥＴ１０
７及びＦＥＴ１０９の相互コンダクダンスＧｍ２との
比、ａ＝Ｇｍ１／Ｇｍ２によって決定される。

【０００９】

【発明が解決しようとする課題】しかしながら、上記従
来のＡＧＣアンプを構成するＭＯＳＦＥＴの相互コンダ
クタンス（以下、Ｇｍ値という。）は常に一定とは限ら
ず、入力される信号の振幅に弱く依存するという特性を
有している。この特性は、例えば、次式（１）によっ
て、表すことができる。

【００１０】Ｇｍ（Ｖｉｎ）＝Ｇｍ（０）〔１−Ｋ（Ｖｉｎ²／Ｖｏｎ）〕 ……（１）ここで、Ｖｉｎは入力又は出力振幅の電圧レベル、Ｇｍ
（Ｖｉｎ），Ｇｍ（０）は、入力又は出力振幅がそれぞ
れ“Ｖｉｎ”，“０”のときのＧｍ値、Ｋは、比例定
数、Ｖｏｎは、ＭＯＳＦＥＴのゲート・ソース間電圧Ｖ
_GSとしきい値電圧Ｖ_THとの差、すなわち、Ｖｏｎ＝Ｖ_GS
−Ｖ_THで与えられる。

【００１１】したがって、上記（１）式のように、Ｇｍ
値は入力振幅に依存するために、図１４に示すようなＡ
ＧＣアンプにおいては、入力又は出力信号が大きい場合
にＡＧＣアンプの出力信号の歪みが大きくなるという問
題がある。これを解決するためには、式（１）からわか
るように、入力及び出力振幅のレベルを小さく抑える
か、又はＦＥＴを流れる電流を増加してＶｏｎを大きく
設定するしか歪みを小さくする方法はなく、ＦＥＴを流
れる電流を増加してＶｏｎを大きく設定した場合には消
費電流が大きくなってしまうという未解決の課題があ
る。

【００１２】そこで、この発明は上記従来の未解決の課
題に着目してなされたものであり、低消費電流であり、
且つ、低歪み特性を有する利得制御方法及び自動利得制
御増幅器を提供することを目的としている。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る利得制御方法は、入力信号が入力さ
れる、帰還回路とオペアンプとで構成される増幅器の出
力信号強度を一定にするために、利得を可変制御する利
得制御方法において、前記入力信号の周波数を前記増幅
器のロールオフ帯域の範囲内に設定し、前記増幅器の周
波数特性を可変制御することにより当該増幅器の利得を
変化させて前記出力信号強度を一定にすることを特徴と
している。

【００１４】また、請求項２に係る利得制御方法は、前
記増幅器の周波数特性を当該増幅器の出力信号に基づい
て可変制御することを特徴としている。また、請求項３
に係る利得制御方法は、前記オペアンプのゲインバンド
幅積を制御することにより前記利得を制御することを特
徴としている。また、請求項４に係る利得制御方法は、
前記オペアンプのバイアスを制御することにより前記ゲ
インバンド幅積を制御することを特徴としている。

【００１５】また、請求項５に係る自動利得制御増幅器
は、周波数特性が可変なオペアンプと帰還回路とで構成
される増幅器と、該増幅器の出力強度を所定の設定値に
一致させるように前記オペアンプのゲインバンド幅積を
可変制御するバイアス制御回路とを備えることを特徴と
している。また、請求項６に係る自動利得制御増幅器
は、前記バイアス制御回路は、前記増幅器の出力信号の
ピークを検出するピーク検出回路と、該ピーク検出回路
の出力信号と予め設定した基準電圧との差を積分する積
分回路とを備えることを特徴としている。

【００１６】また、請求項７に係る自動利得制御増幅器
は、前記バイアス制御回路は、前記オペアンプの帯域の
最大値を制限する帯域制限回路を備えたことを特徴とし
ている。また、請求項８に係る自動利得制御増幅器は、
前記オペアンプと前記帯域制限回路とが同一チップに形
成され、前記帯域制限回路は前記オペアンプの温度によ
るゲインバンド幅積の変動と同じ変動特性を有するＰＬ
Ｌ回路により構成されていることを特徴としている。

【００１７】さらに、請求項９に係る自動利得制御増幅
器は、前記帯域制限回路が動作時に、前記積分回路の出
力をロックすることを特徴としている。

【００１８】

【作用】請求項１に係る利得制御方法は、入力信号の周
波数を帰還回路とオペアンプとで構成される増幅器のロ
ールオフ帯域の範囲に設定し、この増幅器の周波数特性
を可変制御することにより増幅器のコーナー周波数を変
更して増幅器の利得を可変制御し、増幅器の出力信号強
度を一定にする。

【００１９】また、請求項２に係る利得制御方法は、増
幅器の出力信号に基づいて、増幅器の周波数特性を制御
することにより、出力信号が小さいときにはコーナー周
波数を高くして利得を増加させ、逆に出力信号が大きい
ときにはコーナー周波数を低くして利得を減少させる。
また、請求項３に係る利得制御方法は、オペアンプのゲ
インバンド幅積を制御することにより周波数特性を変化
させ、増幅器のコーナー周波数を変更して利得を変化さ
せる。

【００２０】また、請求項４に係る利得制御方法は、オ
ペアンプのバイアスを制御することによりゲインバンド
幅積を変化させて周波数特性を変化させ、増幅器のコー
ナー周波数を変更することにより利得を変化させる。ま
た、請求項５に係る自動利得制御増幅器は、バイアス制
御回路によりオペアンプのゲインバンド幅積を変化させ
ることにより、増幅器の周波数特性を変化させコーナー
周波数を変更することにより増幅器の出力信号強度を所
定の設定値に一致させる。

【００２１】また、請求項６に係る自動利得制御増幅器
は、ピーク検出回路で増幅器の出力信号のピークを検出
し、ピーク検出回路の出力信号と予め設定した基準電圧
との差を積分回路により積分し、この積分信号に基づき
オペアンプのゲインバンド幅積を制御し、増幅器の周波
数特性を変化させてコーナー周波数を変更し、増幅器の
利得を変化させる。

【００２２】また、請求項７に係る自動利得制御増幅器
は、オペアンプのゲインバンド幅積を変化させるとき
に、帯域制限回路によりオペアンプの帯域の最大値を制
限することによりゲインバンド幅積を制限する。また、
請求項８に係る自動利得制御増幅器は、帯域制限回路を
オペアンプの温度変化等によるゲインバンド幅積の変動
と同じ変動特性を有するＰＬＬ回路により構成し、オペ
アンプと帯域制限回路とを同一チップに形成することに
より、オペアンプのゲインバンド幅積変動に応じた帯域
制限回路の出力信号によりオペアンプの帯域の最大値を
一定値に制限する。

【００２３】さらに、請求項９に係る自動利得制御増幅
器は、帯域制限回路が動作時に、積分回路の出力をロッ
クし、出力信号に基づくゲインバンド幅積の調整により
設定されるオペアンプの帯域と予め設定したオペアンプ
の所定の帯域設定値との差を制限する。

【００２４】

【実施例】以下に、本発明の実施例を説明する。図１
は、本発明の第１実施例における自動利得制御増幅器の
概略構成を示す構成図である。この第１実施例における
自動利得制御増幅器１０は、演算増幅器であるオペアン
プ１１、このオペアンプ１１の出力側に接続されたピー
ク検出器１２と、このピーク検出器１２の出力信号と予
め設定した基準電圧としての基準信号レベルＶαとが入
力され、両者の差分を積分する、例えば、低域通過フィ
ルタで構成される積分回路１３とを有し、積分回路１３
の出力である積分信号がバイアス電圧としてオペアンプ
１１に帰還されている。ここで、ピーク検出器１２及び
積分回路１３がバイアス制御回路に対応している。

【００２５】そして、自動利得制御増幅器１０の入力端
子ｔ_inへの入力信号は抵抗Ｒ１を介してオペアンプ１１
の反転入力端子に入力され、オペアンプ１１の出力側は
自動利得制御増幅器１０の出力端子ｔ_outと接続されて
この出力端子ｔ_outから自動利得制御増幅器１０の出力
信号を取り出すようになされていると共に、オペアンプ
１１の出力側が帰還回路としての抵抗Ｒ２を介して反転
入力端子に帰還されている。そして、オペアンプ１１の
非反転入力端子は接地されている。そして、抵抗Ｒ１及
びＲ２とオペアンプ１１とで増幅器１１ａを形成してい
る。ここで、増幅器１１ａに入力される入力信号はその
周波数が増幅器１１ａのロールオフ帯域内である信号で
あるものとする。

【００２６】上記オペアンプ１１は、図２に示すよう
に、差動増幅部２１と、その出力信号が入力される出力
バッファ２２と、差動増幅部２１の出力側と出力端子ｔ
１１との間に介挿された位相補償部２３とから構成され
ている。差動増幅部２１はカレントミラー回路を構成す
るＰチャネル形ＭＯＳＦＥＴであるＦＥＴ２４及びＦＥ
Ｔ２５と、入力用ＭＯＳＦＥＴであるＮチャネル形のＦ
ＥＴ２６及びＦＥＴ２７と、定電流源としてのＭＯＳＦ
ＥＴであるＮチャネル形のＦＥＴ２８とから構成されて
いる。

【００２７】そして、ＦＥＴ２４及びＦＥＴ２６が直列
に接続され、ＦＥＴ２５及びＦＥＴ２７が直列に接続さ
れ、これら直列回路が並列に正極側電源ラインに接続さ
れ、ＦＥＴ２６及びＦＥＴ２７のソースが互いに接続さ
れてこれと負極側電源ラインとの間にＦＥＴ２８が接続
されている。そして、ＦＥＴ２４及び２５のゲートは互
いに接続されてＦＥＴ２４及びＦＥＴ２６の接続点に接
続され、ＦＥＴ２６のゲートはオペアンプ１１の非反転
入力端子ｔ１２に、ＦＥＴ２７のゲートはオペアンプ１
１の反転入力端子ｔ１３にそれぞれ接続されている。ま
た、ＦＥＴ２８のゲートはバイアス制御端子ｔ_cに接続
され、バイアス制御端子ｔ_cへの印加電圧ＶＢによっ
て、定電流源として作用するＦＥＴ２８の電流値ＩＢが
設定されるようになっている。この電流値ＩＢは次式
（２）によって与えられる。

【００２８】ＩＢ＝（Ｗ／Ｌ）・Ｋ′・（ＶＢ−Ｖ_TH）² ……（２）ここで、Ｗ／Ｌは、ゲートの幅Ｗ及びゲートの長さＬで
決まるＦＥＴ２８のゲートサイズ、Ｋ′は、ゲインファ
クタと呼ばれる定数、Ｖ_THは、ＦＥＴ２８のしきい値電
圧である。前述の出力バッファ２２は、ＭＯＳＦＥＴか
らなるＰチャネル形のＦＥＴ２９とＮチャネル形のＦＥ
Ｔ３０とから構成され、これらＦＥＴ２９及びＦＥＴ３
０は直列に接続され、電源ライン間に差動増幅部２１と
並列に接続されている。そして、これらＦＥＴ２９及び
ＦＥＴ３０の接続点からオペアンプ１１の出力端子ｔ１
１が導出されている。そして、ＦＥＴ３０のゲートは差
動増幅部２１のＦＥＴ２８のゲートと共通のバイアス制
御端子ｔ_cに接続されている。

【００２９】そして、位相補償部２３は、直列に接続さ
れた抵抗Ｒ３と容量Ｃ１とから構成され、容量Ｃ１とＦ
ＥＴ２９及びＦＥＴ３０の接続点とが接続され、抵抗Ｒ
３とＦＥＴ２９のゲートとが互いに接続されて、ＦＥＴ
２５及びＦＥＴ２７の接続点と接続されている。一方、
前述のピーク検出器１２は、オペアンプ１１の出力信号
のピークレベルを検出し、検出したピークレベルＶｐを
積分回路１３に出力する。

【００３０】この積分回路１３は、基準信号レベルＶα
とピーク検出器１２からのピークレベルＶｐとを入力
し、基準信号レベルＶαからピークレベルＶｐを減算し
たこれら信号の差の信号を積分し、この積分信号電圧を
オペアンプ１１のバイアス制御端子ｔ_cに印加すること
により、オペアンプ１１のゲイン制御を行い、ピークレ
ベルＶｐと基準信号レベルＶαとが一致するようにゲイ
ン制御を行うことによって、オペアンプ１１の出力信号
レベルが基準信号レベルＶαで一定となるように出力信
号レベルを調整している。

【００３１】ここで、オペアンプ１１のゲインバンド幅
積（以下、ＧＢ積という。）ｆ_GBは、容量Ｃ１の容量値
をＣ_c、ＦＥＴ２６及びＦＥＴ２７のＧｍ値（相互コン
ダクタンス）をＧｍとすると次式（３）で表すことがで
き、このＧｍ値は次式（４）で表すことができる。ｆ_GB＝Ｇｍ／２π・Ｃ_C ……（３）Ｇｍ＝２・〔Ｉｉｎ・（Ｗ／Ｌ）・Ｋ′〕^0.5 ……（４）ここで、Ｉｉｎは、ＦＥＴ２６及びＦＥＴ２７に流れる
電流であり、上述の定電流源として作動するＦＥＴ２８
の電流値ＩＢは、ＩＢ＝２×Ｉｉｎと表すことができ
る。

【００３２】したがって、上記（３）及び（４）式か
ら、オペアンプ１１のＧＢ積は入力ＦＥＴ２６及びＦＥ
Ｔ２７に流れる電流値Ｉｉｎ、さらには、バイアス制御
端子ｔ _cに印加される電圧ＶＢ、この場合、積分回路１
３の出力である積分信号電圧によって設定されることが
わかる。図３は、オペアンプ１１及び抵抗Ｒ１，Ｒ２と
で構成される増幅器１１ａの周波数特性を示したもので
ある。

【００３３】ここで、ａは増幅器１１ａのＤＣゲイン、
ｆ_COはコーナー周波数であり、これらの間には次式
（５）の関係がある。ｆ_CO＝ａ・ｆ_GB ……（５）したがって、オペアンプ１１のバイアス制御端子ｔ_cに
印加する電圧ＶＢを大きくして入力用のＦＥＴ２６及び
ＦＥＴ２７に流れる電流量を増加させると、ＦＥＴ２６
及びＦＥＴ２７のＧｍ値が増加傾向となりオペアンプ１
１のＧＢ積が大きくなるため、増幅器１１ａの周波数特
性は、図３に一点鎖線で示すように右側にずれる。逆
に、バイアス制御端子ｔ_cに印加する電圧ＶＢを小さく
すると、ＦＥＴ２６及びＦＥＴ２７に流れる電流量が減
少することからＧＢ積が小さくなり、その増幅器１１ａ
の周波数特性は図３に二点鎖線で示すように左側にずれ
る。したがって、オペアンプ１１のバイアス制御端子ｔ
_cに印加する電圧ＶＢによってオペアンプ１１のゲイン
が変化することから、増幅器１１ａに入力される信号周
波数が増幅器１１ａのコーナー周波数ｆ_coよりも大きい
場合には、バイアス制御端子ｔ_cの印加電圧を調整する
ことにより増幅器１１ａの出力信号レベルを可変にする
ことができる。

【００３４】次に、上記第１実施例の動作を説明する。
まず、積分回路１３に入力する基準信号レベルＶαを予
め所望とする出力信号レベルに応じた電圧に設定し、こ
の状態で、入力端子ｔ_inに周波数が増幅器１１ａのロー
ルオフ帯域内にある入力信号を入力する。そして、この
入力信号に対するオペアンプ１１の出力信号レベルが、
所定レベルよりも大きいものとすると、ピーク検出器１
２からのピークレベルＶｐが基準信号レベルＶαより高
くなることから、これら信号の差は負の値となり、積分
回路１３で積分した積分信号はより小さな電圧になる。
そしてこの小さくなった積分信号電圧がオペアンプ１１
のバイアス制御端子ｔ_cに印加されることにより、定電
流源であるＦＥＴ２８の電流量ＩＢが制限されることか
ら入力用のＦＥＴ２６及びＦＥＴ２７の電流値Ｉｉｎが
制限される。よって、ＦＥＴ２６及びＦＥＴ２７のＧｍ
値が小さくなることからオペアンプ１１のＧＢ積が小さ
くなり、図３に二点鎖線で示すように、増幅器１１ａの
ゲインＧが小さくなることから、オペアンプ１１の出力
信号レベルは小さくなる。そして、この操作を繰り返し
行うことにより最終的にオペアンプ１１のピークレベル
Ｖｐと基準信号レベルＶαとが一致するように作動する
ことから、オペアンプ１１の出力信号レベルは基準信号
レベルＶαで設定される一定のレベルとなる。

【００３５】また、例えば、オペアンプ１１の出力信号
レベルが所定レベルよりも低い場合には、積分回路１３
で積分される、ピークレベルＶｐと基準信号レベルＶα
との差が正の値となり、よって積分回路１３の積分信号
レベルがより大きな値となり、この信号がオペアンプ１
１のバイアス制御端子ｔ_cに印加されることによって、
ＦＥＴ２６及びＦＥＴ２７のＧｍ値が大きくなることか
らオペアンプ１１のＧＢ積が大きくなる。よって、図３
に一点鎖線で示すように、増幅器１１ａのゲインＧが大
きくなることからオペアンプ１１の出力信号レベルが増
加し、そして、この操作を繰り返し行うことにより最終
的にオペアンプ１１の出力信号のピークレベルＶｐと基
準信号レベルＶαとが一致するように作動し、オペアン
プ１１の出力信号レベルは基準信号レベルＶαで設定さ
れる一定のレベルとなる。

【００３６】したがって、オペアンプ１１への入力信号
のレベルが変化した場合でも、入力信号のピークレベル
Ｖｐと基準信号レベルＶαとの差に応じてオペアンプ１
１のバイアス制御端子ｔ_cへの印加電圧を調整すること
により、オペアンプ１１の出力信号レベルを所定の出力
信号レベルに維持することができ、よって、入出力信号
レベルが大きい場合でも、従来のようにＡＧＣアンプの
入出力信号レベルを小さくしたり、或いは、電流量を増
加することなく低消費電流で、容易にオペアンプ１１の
出力信号に歪みが生じることを防止することができる。

【００３７】次に、本発明の第２実施例を説明する。上
記第１実施例においては、例えば、オペアンプ１１に入
力される入力信号レベルが非常に小さい場合には、図１
の自動利得制御増幅器１０では、オペアンプ１１の出力
信号レベルを増加させる方向に働き、よって、オペアン
プ１１に流れる電流が非常に大きくなる。この場合、図
２に示すオペアンプ１１を構成するＦＥＴ２４〜３０の
ゲート・ソース間の電圧が非常に大きくなり、何れかの
ＦＥＴがアンプとして正常に作動するための条件、例え
ば、Ｖ_DS≧Ｖ_GS−Ｖ_TH（Ｖ_DSはドレイン・ソース間の電
圧）を満足できなくなることがある。そのため、オペア
ンプ１１に流れる電流が増加してもオペアンプ１１のゲ
インが増加しない、或いは、逆にゲインＧが減少してし
まうことが起こる可能性がある。さらに、上述の（３）
及び（４）式からもわかるように、オペアンプ１１のＧ
Ｂ積がＦＥＴ２６，ＦＥＴ２７に流れる電流値Ｉｉｎの
平方根に比例することから、オペアンプ１１のゲインが
電流値Ｉｉｎの平方根に比例することになり、ある値以
上のゲインを得るためには、非常に大きな電流を必要と
することになり、消費電流が大きくなってしまうことが
ある。

【００３８】さらに、電流が増加してオペアンプ１１の
帯域幅が大きくなると、入力信号の周波数が増幅器１１
ａのロールオフ域からフラット域に入り、ゲインＧが上
昇しなくなる。この時点でオペアンプ１１の出力が所望
のレベルに至っていないときには、さらに電流が増大し
続け、最終的にはオペアンプとして働かなくなることが
ある。

【００３９】この第２実施例では、上述の問題点を考慮
して、オペアンプ１１の全てのＦＥＴ２４〜３０が正常
に作動するように、各ＦＥＴに流れる電流値が最大電流
値を越えないように設定するようにしている。図４は、
第２実施例における自動利得制御増幅器１０の概略構成
を示す構成図であり、図１に示す上記第１実施例の自動
利得制御増幅器の構成において、積分回路１３の出力側
及びオペアンプ１１のバイアス制御端子ｔ_cの間に帯域
制限回路としての最大電流設定回路３１を介挿したこと
を除いては上記第１実施例と同一構成であり、同一部分
には同一符号を付与している。そして、その詳細説明は
省略する。

【００４０】ここで、最大電流設定回路３１は、図５に
示すように、ＭＯＳＦＥＴからなる３個のＦＥＴで構成
され、Ｐチャネル形のＦＥＴ３２とＮチャネル形のＦＥ
Ｔ３３とが直列に接続され、この直列回路が電源ライン
間に接続され、ＦＥＴ３２及びＦＥＴ３３の接続点と負
極側電源端子との間にＮチャネル形のＦＥＴ３４が接続
され、さらに、ＦＥＴ３２及びＦＥＴ３３の接続点とＦ
ＥＴ３４のドレインとが互いに接続されてＦＥＴ３４の
ゲートと接続されている。

【００４１】ＦＥＴ３２は、最大電流値を設定するため
の定電流源であり、この電流値はＦＥＴ３２のゲートと
接続された電流値設定端子ｔ３１に印加される電圧によ
って決定される。また、ＦＥＴ３３は電圧−電流値変換
用のＦＥＴであり、ＦＥＴ３３のゲートは積分信号入力
端子ｔ３２と接続され、積分信号入力端子ｔ３２に印加
される積分回路１３からの積分信号電圧を電流値に変換
している。そして、ＦＥＴ３４のゲートが出力端子ｔ３
３と接続され、この出力端子ｔ３３と、図２に示すオペ
アンプ１１のバイアス制御端子ｔ_cとが接続され、この
ＦＥＴ３４と、前述したオペアンプ１１のＦＥＴ２８及
ＦＥＴ３０とでカレントミラー回路を構成している。

【００４２】ここで、ＦＥＴ３２，３３及び３４に流れ
る電流値を、それぞれＩ３２，Ｉ３３，Ｉ３４とする
と、これらの間には、次式（６）の関係が成り立つ。Ｉ３４＝Ｉ３２−Ｉ３３ ……（６）よって、ＦＥＴ３４とＦＥＴ２８及び３０とはカレント
ミラー回路を構成しているので、ＦＥＴ２８に流れる電
流はＩ３４と等しくなるから、ＦＥＴ２８に流れる電流
は上記（６）式により決定することができる。このと
き、ＦＥＴ２８に流れる電流は上記（６）式に示すよう
にＦＥＴ３２を流れる電流Ｉ３２を越えることができな
い。よって、オペアンプ１１のＦＥＴ２８を流れる電流
値は電流値設定端子ｔ３１に印加される電圧により決定
される電流値Ｉ３２を越えないので、オペアンプ１１に
流れる電流値を電流値Ｉ３２以下に抑えることができ
る。

【００４３】次に、上記第２実施例の動作を説明する。
上記第１実施例と同様に、まず、積分回路１３に入力す
る基準信号レベルＶαを予め所望とする出力信号レベル
に応じた電圧に設定し、この状態で、入力端子ｔ_inに周
波数が増幅器１１ａのロールオフ帯域内にある入力信号
を入力する。これにより、上記第１実施例と同様に、オ
ペアンプ１１の出力信号レベルに応じてオペアンプ１１
のゲインが調整され、常に一定の出力信号レベルを維持
するように制御される。そして、例えば、オペアンプ１
１への入力信号レベルが非常に小さい場合には、積分回
路１３で積分されるピークレベルＶｐと基準信号レベル
Ｖαとの差が正の値となり、よって積分回路１３の積分
信号レベルがより大きな値となり、この積分信号電圧が
ＦＥＴ３３の積分信号入力端子ｔ３２に印加されるが、
このとき、ＦＥＴ３４に流れる電流は最大Ｉ３２に制限
され、よって、このＦＥＴ３４とカレントミラー回路を
構成するオペアンプ１１のＦＥＴ２８を流れる電流値が
Ｉ３２に制限されることになる。

【００４４】したがって、オペアンプ１１を流れる電流
値が極端に大きな値となることがないので、オペアンプ
１１の各ＦＥＴは常に正常に作動することができる。よ
って、自動利得制御増幅器１０の最大ゲインは最大電流
設定回路３１により設定される最大電流値に応じて制限
されるが、オペアンプ１１に入力される入力信号レベル
が小さな値でも、オペアンプ１１が誤動作することなく
正常に作動させることができると共に、低消費電流でオ
ペアンプ１１の入出力信号レベルの大きさに関わらず出
力信号を一定レベルに維持することができる。

【００４５】また、ゲインを大きく設定する必要がある
場合には、同じ自動利得制御増幅器１０を２個又はそれ
以上、直列に接続して用いることにより実現することが
でき、この場合、ゲインの値によっては、多段構成の方
が全体の消費電流を小さくすることができる。次に、本
発明の第３実施例を説明する。

【００４６】上記第２実施例では、最大電流設定回路３
１を設け、オペアンプ１１の各ＦＥＴに流れる電流の最
大値を制限するようにしているが、例えば、最大電流設
定回路３１の電流値設定端子ｔ３１にある値を印加して
ＦＥＴ３２に一定電流が流れるように設定している状態
で入力される入力信号レベルが一定であったとする。こ
の場合、上述の（３）及び（４）式からわかるように、
オペアンプ１１のＧＢ積は、ＦＥＴ２６及びＦＥＴ２７
のＧｍ値及び位相補償部２３の容量Ｃ１によって設定さ
れることから、オペアンプ１１の帯域は容量Ｃ１とＦＥ
Ｔ２６及び２７のゲインファクタＫ′によって変化する
ことがわかる。このゲインファクタＫ′は製造プロセス
及び温度に依存するパラメータであり、容量Ｃ１の容量
値も製造プロセスに依存している。したがって、オペア
ンプ１１の帯域が温度、製造プロセスにより変化し、こ
のため増幅器１１ａのロールオフ域でゲインＧの最大値
が広い範囲にばらつくことがある。

【００４７】そこで、この第３実施例では、温度、或い
は製造プロセスに関わらずゲインＧの最大値を所定値に
設定することができるようにしたものである。図６は、
第３実施例における自動利得制御増幅器１０の概略構成
を示す構成図であり、図４に示す上記第２実施例の構成
において、帯域幅自己調整回路４０を設け、帯域幅自己
調整回路４０の出力信号を最大電流設定回路３１の電流
値設定端子ｔ３１に供給するようにしたことを除いては
上記第２実施例と同一構成であり、同一部分には同一符
号を付与している。そして、その詳細説明は省略する。

【００４８】ここで、帯域幅自己調整回路４０は、図７
に示すように、例えば、ＰＬＬ回路によって構成され、
例えば、Ｇｍアンプ、容量から構成されるＧｍ−Ｃ型低
域通過フィルタで形成され、例えば水晶発振器等からの
基準クロック信号ＣＫを入力するＧｍ−Ｃフィルタ４１
と、このＧｍ−Ｃフィルタ４１の出力信号をコンパレー
タ４２を介して入力すると共に、基準クロック信号ＣＫ
をコンパレータ４３を介して入力する、例えば排他的論
理和回路からなる位相比較器４４と、この位相比較器４
４の出力信号を積分処理する積分器４５とから構成され
る。そして、積分器４５で積分処理した積分信号がバイ
アス信号としてＧｍ−Ｃフィルタ４１に供給されると共
に最大電流設定回路３１の電流値設定端子ｔ３１に供給
されるようになっている。

【００４９】図８はＧｍ−Ｃフィルタ４１の概略構成を
示したものであり、このＧｍ−Ｃフィルタ４１は、４個
のＧｍアンプ５１〜５４及び容量５５，５６で構成され
ている。そして、Ｇｍアンプ５１〜５３が直列に接続さ
れ、Ｇｍアンプ５１の出力側がＧｍアンプ５２及び５４
の入力側と接続され、Ｇｍアンプ５２の出力側とＧｍア
ンプ５３の入力側とが接続され、Ｇｍアンプ５３及び５
４の出力側が互いに接続されてＧｍアンプ５２及び５４
の入力側と接続されている。さらに、Ｇｍアンプ５１及
び５２の接続点に容量５５が、また、Ｇｍアンプ５２及
び５３の接続点に容量５６が接続されている。そして、
Ｇｍアンプ５１の入力側は、Ｇｍ−Ｃフィルタ４１の入
力端子ｔ４１と接続され、入力端子ｔ４１に入力される
基準クロック信号ＣＫがＧｍアンプ５１に入力され、Ｇ
ｍ−Ｃフィルタ４１の出力端子ｔ４２はＧｍアンプ５２
の出力側と接続されている。そして、各Ｇｍアンプ５１
〜５４には、積分器４５からのバイアス信号が供給され
るようになっている。

【００５０】そして、このＧｍ−Ｃフィルタ４１は、図
９に示すような位相周波数特性を有し、位相遅れが低域
では位相シフト０度、高域では位相シフト１８０度、カ
ットオフ周波数のところで位相シフト９０度となる位相
特性を有するように形成されている。したがって、図７
に示す帯域幅自己調整回路４０では、基準クロック信号
ＣＫの周波数がカットオフ周波数ｆｃに一致している場
合には、Ｇｍ−Ｃフィルタ４１及びコンパレータ４２を
通過して入力される基準クロック信号ＣＫと、コンパレ
ータ４３を通過して入力される基準クロック信号ＣＫと
の排他的論理和を位相比較器４４で求めたとき、位相比
較器４４からの出力信号は、周波数が基準クロック信号
ＣＫの２倍で、且つ、高レベル論理と低レベル論理のそ
れぞれの期間が等しいデューティ比５０％の信号とな
る。このとき、位相比較器４４からの出力信号を積分器
４５で積分処理した直流出力レベルは、デューティ比５
０％であるので変動せず、位相ロック状態が実現できる
ようになっている。

【００５１】そして、仮に、Ｇｍ−Ｃフィルタ４１のカ
ットオフ周波数ｆｃがカットオフ周波数の設計値ｆｃ^*
よりも小さいときには、図１０に示すように、その位相
遅れは設計値よりも大きくなる。この結果、位相比較器
４４の出力信号は高レベル論理の期間が低レベル論理の
期間よりも短くなり、積分器４５の出力レベルを低下さ
せる方向に動作する。そして、この出力レベルが下がっ
たときにバイアス電圧を発生させる回路において全ての
ＧｍアンプのＧｍ値が上がるように形成されている。特
に、Ｇｍアンプ５２及び５３のＧｍ値はＧｍ−Ｃフィル
タ４１のカットオフ周波数を決定しており、これらＧｍ
値の増加に伴い、カットオフ周波数が増加し、設計値ｆ
ｃ^*に等しくなる方向にシフトし、位相比較器４４の出
力信号のデューティ比が５０％となり、Ｇｍ−Ｃフィル
タ４１のカットオフ周波数が設計値ｆｃ^*に等しくなっ
たときに積分器４５の出力信号レベルが一定レベルとな
り、位相ロック状態となるようになされている。逆に、
Ｇｍ−Ｃフィルタ４１のカットオフ周波数が設計値ｆｃ
^*よりも大きいときには、位相比較器４４は積分器４５
の出力レベルが増加する方向に動作し、出力レベルが増
加することにより、ＧｍアンプのＧｍ値が下がり、これ
に伴いＧｍ−Ｃフィルタ４１のカットオフ周波数が設計
値ｆｃ^*に等しくなる方向にシフトし、設計値ｆｃ^*に
等しくなったときに積分器４５の出力信号レベルが一定
レベルとなり、位相ロック状態となるようになされてい
る。

【００５２】図１１は、Ｇｍアンプ５１〜５４の一例を
示す回路図であり、これらＧｍアンプ５１〜５４は例え
ば同一に形成されている。そして、Ｇｍアンプは例え
ば、５個のＭＯＳＦＥＴで構成され、Ｐチャネル形のＦ
ＥＴ６１及びＮチャネル形のＦＥＴ６２が直列に接続さ
れ、同様に、Ｐチャネル形のＦＥＴ６３及びＮチャネル
形のＦＥＴ６４が直列に接続され、これら直列回路が電
源ライン間に並列に接続され、ＦＥＴ６２及び６４のソ
ースが互いに接続されてこれと負極側電源端子との間に
ＦＥＴ６５が接続されている。前記ＦＥＴ６１及び６３
はロード用ＭＯＳＦＥＴであり、これらＦＥＴ６１及び
ＦＥＴ６３のゲートには同相信号調整用の信号が入力さ
れる。また、ＦＥＴ６２及びＦＥＴ６４は入力用のＭＯ
ＳＦＥＴであり、ＦＥＴ６２のゲートには、ＦＥＴ６４
のゲートに入力される入力信号の反転信号が入力され
る。そして、ＦＥＴ６５のゲートには積分器４５からの
積分信号、すなわち、バイアス電圧が供給されるように
なっている。そして、ＦＥＴ６１及びＦＥＴ６２の接続
点で正の出力信号を、ＦＥＴ６３及びＦＥＴ６４の接続
点で負の出力信号を取り出すようになっている。

【００５３】ここで、Ｇｍアンプ５１〜５４が図１１に
示す回路で構成された場合のＧｍ−Ｃフィルタ４１のカ
ットオフ周波数ｆｃは次式（７）で求められる。ｆｃ＝（ｇｍ１・ｇｍ２／ｃ１・ｃ２）^0.5／２π ……（７）上記の、ｇｍ１，ｇｍ２はそれぞれＧｍアンプ５２及び
５３のＧｍ値、ｃ１，ｃ２は容量５５及び５６の容量値
である。

【００５４】このとき、例えば、Ｇｍ−Ｃフィルタ４１
の各Ｇｍアンプ５１〜５４に供給されるバイアス電圧を
オペアンプ１１のバイアス制御端子ｔ_cに印加し、例え
ば帯域幅自己調整回路４０とオペアンプ１１とが同一の
ＬＳＩ上に形成されているものとすると、オペアンプ１
１の各ＦＥＴ２６及びＦＥＴ２７のＧｍ値は、帯域幅自
己調整回路４０の各Ｇｍアンプ５２及び５３のＧｍ値の
相乗平均に比例することになり、入力用ＦＥＴ２６及び
ＦＥＴ２７のサイズ及び電流量をＧｍアンプ５２及び５
３を構成するＦＥＴのサイズ及び電流量と全く同じにす
るとこれらのＧｍ値も全く同じになる。さらには、ＬＳ
Ｉの温度が変化してＧｍ値が変化したとしても帯域幅自
己調整回路４０を構成するＦＥＴのＧｍ値とオペアンプ
１１を構成するＦＥＴのＧｍ値とは同時に変化するの
で、Ｇｍ値の比はやはり一定のまま保たれることにな
る。このとき、オペアンプ１１を構成する容量Ｃ１とＧ
ｍ−Ｃフィルタ４１を構成する容量５５及び５６とが同
一のＬＳＩ上で形成されている場合には、これらの環境
条件が同一となるので、これらの容量比は極めて良い精
度で一定とすることができる。よって、上記（３）及び
（７）式より、帯域幅自己調整回路４０のＧｍ−Ｃフィ
ルタ４１のＧＢ積とオペアンプ１１のカットオフ周波数
ｆｃとの比は常に一定となる。

【００５５】したがって、Ｇｍ−Ｃフィルタ４１のバイ
アス信号がオペアンプ１１のバイアス制御端子ｔ_cに供
給されたとき、オペアンプ１１の最大電流値は帯域幅自
己調整回路４０のＧｍ−Ｃフィルタ４１を流れる電流に
比例し、よって、結果としてオペアンプ１１のＧＢ積は
温度変化、或いは製造プロセスに関わらず、常に一定と
なる。

【００５６】次に、上記第３実施例の動作を説明する。
上記第２実施例と同様に、まず、積分回路１３に入力す
る基準信号レベルＶαを予め所望とする出力信号レベル
に応じた電圧に設定し、この状態で、入力端子ｔ_inに周
波数が増幅器１１ａのロールオフ帯域内にある入力信号
を入力する。これにより、上記第２実施例と同様に、オ
ペアンプ１１の出力信号レベルに応じてオペアンプ１１
のゲインが調整され、常に一定の出力信号レベルを維持
するように制御される。そして、例えば、オペアンプ１
１への入力信号レベルが小さくなると、積分信号がより
大きくなるが、その最大値が帯域幅自己調整回路４０で
設定される電流値設定信号を越えないように最大電流設
定回路３１で制限し、オペアンプ１１に大電流が流れな
いようにしている。

【００５７】このとき、例えば、オペアンプ１１への入
力信号レベルが非常に小さい場合には、積分回路１３で
積分されるピークレベルＶｐと基準信号レベルＶαとの
差が正の値となり、よって積分回路１３の積分信号レベ
ルが大きな値となり、積分信号が電流値設定信号を越え
てしまうが、最大電流設定回路３１では、積分信号を電
流値設定信号により制限しているので、この電流値設定
信号が制御信号としてオペアンプ１１のバイアス制御端
子ｔ_cに出力されることになる。

【００５８】したがって、帯域幅自己調整回路４０のＧ
ｍ−Ｃフィルタ４１の各Ｇｍアンプ５１〜５４に供給さ
れるバイアス電圧がオペアンプ１１のバイアス制御端子
ｔ_cに印加されることになり、このとき、例えば、帯域
幅自己調整回路４０とオペアンプ１１とが同一のＬＳＩ
上に形成されているものとすると、オペアンプ１１の各
ＦＥＴ２６及び２７のＧｍ値は、帯域幅自己調整回路４
０の各Ｇｍアンプ５２及び５３のＧｍ値の相乗平均に比
例することになり、このとき、ＬＳＩの温度が変化して
Ｇｍ値が変化したとしても帯域幅自己調整回路４０を構
成するＦＥＴのＧｍ値とオペアンプ１１を構成するＦＥ
ＴのＧｍ値とは同時に変化するので、Ｇｍ値の比は一定
のまま保たれることになり、よって、帯域幅自己調整回
路４０のＧｍ−Ｃフィルタ４１のＧＢ積とオペアンプ１
１のカットオフ周波数ｆｃとの比が常に一定となり、こ
のとき、Ｇｍ−Ｃフィルタ４１のカットオフ周波数ｆｃ
は所定の一定値となるように調整されていることから、
オペアンプ１１のＧＢ積も一定の値に調整されることに
なる。したがって、温度変化等によって増幅器１１ａの
ロールオフ域で最大ゲインがばらつくことを防止するこ
とができる。

【００５９】したがって、低消費電流でオペアンプ１１
の出力信号レベルを一定に保つことができると共に、温
度変化等が生じた場合でも最大ゲインがばらつくことの
ないオペアンプ１１を実現することができる。次に、本
発明の第４実施例について説明する。図１２は、第４実
施例における自動利得制御増幅器１０の概略構成を示す
構成図であり、図４に示す上記第２実施例の構成におい
て、積分回路１３とほぼ同様に作動する積分回路１３′
の出力側に積分器ロック制御回路７０を設け、積分器ロ
ック制御回路７０の出力信号を積分回路１３′に供給す
るようにしたことを除いては上記第２実施例と同一構成
であり、同一部分には同一符号を付与している。そし
て、その詳細説明は省略する。

【００６０】積分回路１３′は、上記第２実施例の積分
回路１３と同様に、例えば、低域通過フィルタで構成さ
れ、ピーク検出器１２からのピークレベルＶｐと基準信
号レベルＶαと積分器ロック制御回路７０からのロック
制御信号とを入力し、“Ｌ”のロック制御信号を入力し
たとき、基準信号レベルＶαからピークレベルＶｐを減
算したこれらの差の信号を積分し、この積分信号を最大
電流設定回路３１に出力するが、“Ｈ”のロック制御信
号を入力したときには、積分処理を停止し、それ以前の
積分信号を最大電流設定回路３１に出力する。

【００６１】積分器ロック制御回路７０は、積分回路１
３から入力した積分信号が予め設定した第２の基準信号
レベルＶα′よりも小さいときロック制御信号を“Ｈ”
として出力し、積分信号が第２の基準信号レベルＶα′
よりも大きいときロック制御信号を“Ｌ”として出力す
る。図１３は、積分器ロック制御回路７０の概略構成を
示す回路図である。

【００６２】この積分器ロック制御回路７０は基準電圧
生成部７１と比較器７２とから構成され、基準電圧生成
部７１は、直列に接続された定電流源７３とＮチャネル
形ＭＯＳＦＥＴからなるＦＥＴ７４とから構成され、こ
の直列回路は電源ライン間に接続され、ＦＥＴ７４のゲ
ートは定電流源７３及びＦＥＴ７４の接続点と接続され
ると共に、比較器７２の反転入力端子と接続され、比較
器７２の非反転入力端子は積分回路１３の出力側と接続
され、積分信号が入力されるようになっている。そし
て、比較器７２の出力側は積分回路１３と接続されてい
る。

【００６３】そして、ＦＥＴ７４は最大電流設定回路３
１を構成するＦＥＴ３３と同種類のＦＥＴで構成され、
これらＦＥＴ７４及びＦＥＴ３３のしきい値電圧は同一
となっている。定電流源７３の電流値は、ＦＥＴ７４で
生成される電圧、すなわち、第２の基準信号レベルＶ
α′がほぼＦＥＴ７４のしきい値電圧となるように設定
されている。

【００６４】そして、比較器７２で基準信号レベルＶ
α′と積分回路１３からの積分信号とを比較し、基準信
号レベルＶα′の方が積分信号よりも大きいとき出力信
号を“Ｌ”、基準信号レベルＶα′が積分信号よりも小
さいとき出力信号を“Ｈ”として積分回路１３に出力し
ており、積分回路１３の積分信号がＦＥＴ３３のしきい
値電圧より小さくなり過ぎないようにしている。

【００６５】次に、上記第４実施例の動作について説明
する。まず、積分回路１３に入力する基準信号レベルＶ
αを予め所望とする出力信号レベルに応じた電圧に設定
し、また、第２の基準信号レベルＶα′としてＦＥＴ７
４のしきい値電圧を設定し、この状態で、入力端子ｔ_in
に周波数が増幅器１１ａのロールオフ帯域内にある入力
信号を入力する。これにより、上記第２実施例と同様
に、オペアンプ１１の出力信号レベルに応じてオペアン
プ１１のゲインが調整され、常に一定の出力信号レベル
を維持するように制御されている。そして、例えば、オ
ペアンプ１１への入力信号レベルが小さくなると、積分
信号がより大きくなるが、その最大値が最大電流設定回
路３１の電流値設定端子ｔ３１への印加電圧によって設
定される電流値設定信号を越えないように最大電流設定
回路３１で制限し、オペアンプ１１に大電流が流れない
ようにしている。

【００６６】このとき、例えば、オペアンプ１１への入
力信号レベルが非常に小さい場合には、積分回路１３か
らの積分信号がより小さくなる。そして、この積分信号
が基準信号レベルＶα′よりも小さくなると、比較器７
２の出力信号が“Ｈ”となることから、積分回路１３で
は、ピーク検出器１２からのピークレベルＶｐと基準信
号レベルＶαとの差の積分処理を停止し、それ以前の積
分信号、すなわち、基準信号レベルＶα′を最大電流設
定回路３１に出力する。したがって、最大電流設定回路
３１のＦＥＴ３３には、基準信号レベルＶα′が印加さ
れることになる。この基準信号レベルＶα′はＦＥＴ７
４のしきい値電圧を設定しており、このしきい値電圧は
ＦＥＴ３３のしきい値電圧と同一に設定されているの
で、ＦＥＴ３３にしきい値電圧よりも小さい電圧が印加
されることはない。

【００６７】したがって、例えば、最大電流設定回路３
１では、ＦＥＴ３３にＦＥＴ３３のしきい値電圧よりも
低い電圧が供給された場合には、ＦＥＴ３４に予め設定
された最大電流が流れることになり、積分信号入力端子
ｔ３２への印加電圧がしきい値電圧以下で変化してもＦ
ＥＴ３４に流れる電流は変化せず、また、積分信号入力
端子ｔ３２への印加電圧が低くなり過ぎた状態で、オペ
アンプ１１への入力信号レベルが大きくなったときに
は、ＦＥＴ３３のゲート電圧はしきい値電圧よりも低く
なりすぎて不感帯域となっているので、ＦＥＴ３４に流
れる電流値が際大電流値からすぐに下がらないのでオペ
アンプ１１のゲインをすぐに小さくすることができず、
オペアンプ１１の出力信号レベルをすぐに下げることが
できないことがあるが、この第４実施例では、ＦＥＴ３
３にしきい値電圧よりも小さい電圧が印加されることは
ないので、ＦＥＴ３３のゲート電圧がしきい値電圧より
低くなりすぎることはなく、よって、オペアンプ１１の
ゲインを入力信号レベルに応じて変化させることができ
る。

【００６８】したがって、低消費電流でオペアンプ１１
の出力信号レベルを一定レベルに維持することができる
と共に、オペアンプ１１の帯域が所定の帯域よりも大き
くずれることを防止し、入力信号レベルに対する応答性
のよいオペアンプ１１を実現することができる。なお、
第４実施例では、上記第２実施例の自動利得制御増幅器
において、積分器ロック制御回路７０を追加して自動利
得制御増幅器を構成した場合について説明したが、上記
第３実施例の自動利得制御増幅器において、積分器ロッ
ク制御回路７０を追加して構成することも可能である。

【００６９】なお、上記第１〜第４実施例においては、
図２に示すようなアンプを用いた場合について説明した
が、これに限らず、例えば、カスコード形、Ｂ級増幅器
等を適用することも可能であり、通常よく使用される演
算増幅器でその帯域幅がバイアス端子で制御できるもの
であれば何でもよい。

【００７０】

【発明の効果】以上説明したように、請求項１に係る利
得制御方法は、入力信号の周波数を増幅器のロールオフ
帯域の範囲に設定し、増幅器の周波数特性を制御するこ
とにより、増幅器の利得を変化させて信号強度を一定に
することができる。また、請求項２に係る利得制御方法
は、増幅器の出力信号に基づいて、増幅器の周波数特性
を制御することにより、増幅器の出力特性に応じて増幅
器の利得を制御することができる。

【００７１】また、請求項３に係る利得制御方法は、オ
ペアンプのゲインバンド幅積を変化させることにより、
増幅器の利得を制御して信号強度を一定にすることがで
きる。また、請求項４に係る利得制御方法は、オペアン
プのバイアスを制御することによりゲインバンド幅積を
変化させ、周波数特性を変化させて増幅器の利得を変化
させることにより、低消費電流で信号強度を一定にする
ことができる。

【００７２】また、請求項５に係る自動利得制御増幅器
は、バイアス制御回路によりオペアンプのゲインバンド
幅積を変化させることによって、低消費電流で増幅器の
出力信号強度を一定にすることができる。また、請求項
６に係る自動利得制御増幅器は、ピーク検出回路からの
増幅器の出力信号のピークに応じた出力信号を積分回路
により積分処理し、この積分回路の出力信号に基づきオ
ペアンプのゲインバンド幅積を変化させることにより増
幅器の出力特性に応じて利得調整を行うことができる。

【００７３】また、請求項７に係る自動利得制御増幅器
は、オペアンプのゲインバンド幅積を変化させるとき
に、帯域制限回路によりオペアンプの帯域の最大値を制
限することにより、大電流が流れることによってオペア
ンプが誤動作することを防止することができる。また、
請求項８に係る自動利得制御増幅器は、温度変化等によ
りオペアンプのゲインバンド幅積に変動が生じた場合に
は、オペアンプの温度変化等による変動特性と同一の変
動特性で帯域制限回路の出力信号が変化するので、オペ
アンプの帯域の最大値を常に一定値に保ち、オペアンプ
の最大ゲインを一定にすることができる。

【００７４】さらに、請求項９に係る自動利得制御増幅
器は、帯域制限回路が動作時に、積分回路の出力をロッ
クするので、出力信号に基づくゲインバンド幅積の調整
により設定されるオペアンプの帯域と予め設定したオペ
アンプの所定の帯域設定値との差を制限し、信号強度の
変化に対する応答を向上させることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例における自動利得制御増幅
器の概略構成図である。

【図２】オペアンプ１１の一例を示す回路図である。

【図３】増幅器１１ａの周波数特性図である。

【図４】本発明の第２実施例における自動利得制御増幅
器の概略構成図である。

【図５】最大電流設定回路３１の一例を示す回路図であ
る。

【図６】本発明の第３実施例における自動利得制御増幅
器の概略構成図である。

【図７】帯域幅自己調整回路４０の一例を示す回路図で
ある。

【図８】Ｇｍ−Ｃフィルタ４１の一例を示す概略構成図
である。

【図９】Ｇｍ−Ｃフィルタ４１の出力特性を表す説明図
である。

【図１０】Ｇｍ−Ｃフィルタ４１の動作説明に供する説
明図である。

【図１１】Ｇｍアンプの一例を示す回路図である。

【図１２】本発明の第４実施例における自動利得制御増
幅器の概略構成図である。

【図１３】積分器ロック制御回路７０の一例を示す回路
図である。

【図１４】従来のＡＧＣアンプの一例を示す回路図であ
る。

【符号の説明】

１０自動利得制御増幅器１１オペアンプ１１ａ増幅器１２ピーク検出器１３積分回路３１最大電流設定回路４０帯域幅自己調整回路４１Ｇｍ−Ｃフィルタ４２位相比較器４５積分器５１〜５４Ｇｍアンプ７０積分器ロック制御回路１００ＡＧＣアンプ

Claims

【特許請求の範囲】

【請求項１】入力信号が入力される、帰還回路とオペ
アンプとで構成される増幅器の出力信号強度を一定にす
るために、利得を可変制御する利得制御方法において、
前記入力信号の周波数を前記増幅器のロールオフ帯域の
範囲内に設定し、前記増幅器の周波数特性を可変制御す
ることにより当該増幅器の利得を変化させて前記出力信
号強度を一定にすることを特徴とする利得制御方法。
【請求項２】前記増幅器の周波数特性を当該増幅器の
出力信号に基づいて可変制御することを特徴とする請求
項１記載の利得制御方法。
【請求項３】前記オペアンプのゲインバンド幅積を制
御することにより前記利得を制御することを特徴とする
請求項１又は２記載の利得制御方法。
【請求項４】前記オペアンプのバイアスを制御するこ
とにより前記ゲインバンド幅積を制御することを特徴と
する請求項３記載の利得制御方法。
【請求項５】周波数特性が可変なオペアンプと帰還回
路とで構成される増幅器と、該増幅器の出力強度を所定
の設定値に一致させるように前記オペアンプのゲインバ
ンド幅積を可変制御するバイアス制御回路とを備えるこ
とを特徴とする自動利得制御増幅器。
【請求項６】前記バイアス制御回路は、前記増幅器の
出力信号のピークを検出するピーク検出回路と、該ピー
ク検出回路の出力信号と予め設定した基準電圧との差を
積分する積分回路とを備えることを特徴とする請求項５
記載の自動利得制御増幅器。
【請求項７】前記バイアス制御回路は、前記オペアン
プの帯域の最大値を制限する帯域制限回路を備えたこと
を特徴とする請求項６記載の自動利得制御増幅器。
【請求項８】前記オペアンプと前記帯域制限回路とが
同一チップに形成され、前記帯域制限回路は前記オペア
ンプの温度によるゲインバンド幅積の変動と同じ変動特
性を有するＰＬＬ回路により構成されていることを特徴
とする請求項７記載の自動利得制御増幅器。
【請求項９】前記帯域制限回路が動作時に、前記積分
回路の出力をロックすることを特徴とする請求項７又は
８記載の自動利得制御増幅器。