JP3478752B2 - 演算増幅器 - Google Patents
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- JP3478752B2 JP3478752B2 JP4188499A JP4188499A JP3478752B2 JP 3478752 B2 JP3478752 B2 JP 3478752B2 JP 4188499 A JP4188499 A JP 4188499A JP 4188499 A JP4188499 A JP 4188499A JP 3478752 B2 JP3478752 B2 JP 3478752B2
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Description
【０００１】
【発明の属する技術分野】本発明は演算増幅器に係わ
り、特に信号を増幅する演算増幅器に関するものであ
る。
り、特に信号を増幅する演算増幅器に関するものであ
る。
【０００２】
【従来の技術】図６は従来の演算増幅器（以後オペアン
プと言う）の構成例を示す回路構成図である。図６に示
すオペアンプは、いわゆる folded-cascode タイプと呼
ばれるもので、同図中ブロック１０は入力差動段、ブロ
ック１１はゲート接地回路を含む電圧増幅段、ブロック
１２は出力バッファー段を表わしている。また、Ｍ１，
Ｍ２，Ｍ５〜Ｍ８はｎＭＯＳトランジスタ、Ｍ３，Ｍ
４，Ｍ９，Ｍ１０はｐＭＯＳトランジスタであり、Ｉ１
〜Ｉ５はトランジスタのバイアス設定用定電流源、Ｃ１
は位相補償容量、Ｃ２は出力端子４に付く負荷容量、Ｖ
１はゲート接地トランジスタＭ５，Ｍ６のゲートバイア
スを与える電圧源である。端子１は電源端子、２は正極
性入力端子、３は負極性入力端子、４は出力端子をそれ
ぞれ示している。出力端子４と負極性入力端子３を短絡
すると、このオペアンプは電圧フォロワーとして動作す
る。
プと言う）の構成例を示す回路構成図である。図６に示
すオペアンプは、いわゆる folded-cascode タイプと呼
ばれるもので、同図中ブロック１０は入力差動段、ブロ
ック１１はゲート接地回路を含む電圧増幅段、ブロック
１２は出力バッファー段を表わしている。また、Ｍ１，
Ｍ２，Ｍ５〜Ｍ８はｎＭＯＳトランジスタ、Ｍ３，Ｍ
４，Ｍ９，Ｍ１０はｐＭＯＳトランジスタであり、Ｉ１
〜Ｉ５はトランジスタのバイアス設定用定電流源、Ｃ１
は位相補償容量、Ｃ２は出力端子４に付く負荷容量、Ｖ
１はゲート接地トランジスタＭ５，Ｍ６のゲートバイア
スを与える電圧源である。端子１は電源端子、２は正極
性入力端子、３は負極性入力端子、４は出力端子をそれ
ぞれ示している。出力端子４と負極性入力端子３を短絡
すると、このオペアンプは電圧フォロワーとして動作す
る。
【０００３】
【発明が解決しようとする課題】このようなオペアンプ
を用いてＣＣＤ等のセンサーに代表される各種信号源か
らの出力を増幅する際、要求されるオペアンプの特性は
低ランダムノイズ、高速性、高安定性、低消費電力、高
精度（高オープンループゲイン）などである。
を用いてＣＣＤ等のセンサーに代表される各種信号源か
らの出力を増幅する際、要求されるオペアンプの特性は
低ランダムノイズ、高速性、高安定性、低消費電力、高
精度（高オープンループゲイン）などである。
【０００４】ランダムノイズに関しては、直接信号のＳ
／Ｎ比やダイナミックレンジに影響を与えるので、それ
を抑制することは重要である。高精細な映像信号を扱う
ＣＣＤセンサーの信号出力をデジタル処理すべく、ステ
ップ状に変化するセンサー出力をサンプリングすること
を要求される場合には、オペアンプのステップ応答出力
は入力に応じてすばやく変化し、かつ最終的な値にすぐ
に落ち着くことが求められる。こういう時は、高速性、
高安定性が重要となる。またオペアンプを図６の例のよ
うに電圧フォロワーとして使用した場合、その出力電圧
の精度はオペアンプのオープンループゲインに比例する
ため高精度出力を求めるにはオペアンプのオープンルー
プゲインはある程度高くすることが求められる。例えば
映像を扱う製品にはバッテリー駆動のものが多いため製
品の動作可能時間を長くする必要がある。こういう時は
低消費電力化が重要である。
／Ｎ比やダイナミックレンジに影響を与えるので、それ
を抑制することは重要である。高精細な映像信号を扱う
ＣＣＤセンサーの信号出力をデジタル処理すべく、ステ
ップ状に変化するセンサー出力をサンプリングすること
を要求される場合には、オペアンプのステップ応答出力
は入力に応じてすばやく変化し、かつ最終的な値にすぐ
に落ち着くことが求められる。こういう時は、高速性、
高安定性が重要となる。またオペアンプを図６の例のよ
うに電圧フォロワーとして使用した場合、その出力電圧
の精度はオペアンプのオープンループゲインに比例する
ため高精度出力を求めるにはオペアンプのオープンルー
プゲインはある程度高くすることが求められる。例えば
映像を扱う製品にはバッテリー駆動のものが多いため製
品の動作可能時間を長くする必要がある。こういう時は
低消費電力化が重要である。
【０００５】しかしながら、以上説明したオペアンプに
要求される各性能は、以下に説明するように互いにトレ
ードオフの関係がある。
要求される各性能は、以下に説明するように互いにトレ
ードオフの関係がある。
【０００６】図６に示すオペアンプにおいて発生するラ
ンダムノイズは、いわゆる１／ｆ（ｆは周波数）特性を
示すフリッカーノイズと、ＭＯＳトランジスタのチャネ
ル抵抗等によるサーマルノイズがあり、その主な発生源
は入力ＭＯＳトランジスタＭ１，Ｍ２である。特に広帯
域アンプで影響が大きいものが、ノイズの大きさに周波
数依存性のないサーマルノイズである。ゲート入力で、
ノイズ電圧源として換算した場合、サーマルノイズの大
きさＶは下記式（１）のようになる。
ンダムノイズは、いわゆる１／ｆ（ｆは周波数）特性を
示すフリッカーノイズと、ＭＯＳトランジスタのチャネ
ル抵抗等によるサーマルノイズがあり、その主な発生源
は入力ＭＯＳトランジスタＭ１，Ｍ２である。特に広帯
域アンプで影響が大きいものが、ノイズの大きさに周波
数依存性のないサーマルノイズである。ゲート入力で、
ノイズ電圧源として換算した場合、サーマルノイズの大
きさＶは下記式（１）のようになる。
【０００７】
【数１】
（１）式から明らかなようにこのサーマルノイズはトラ
ンジスタの相互コンダクタンスｇm に反比例する。
ンジスタの相互コンダクタンスｇm に反比例する。
【０００８】一方、図６のオペアンプのオープンループ
電圧ゲインの低周波数領域での値はｇmiＲL と表わせ
る。ここでｇmiは入力ＭＯＳトランジスタＭ１，Ｍ２の
相互コンダクタンス、ＲL は図６中の点Ａのインピーダ
ンスである。さらにこのオペアンプのオープンループ電
圧ゲインの周波数特性図を図７に示す。ここでωP1は第
１のポール、ωP2は第２のポールを表わし、通常ωP1は
位相補償容量Ｃ１と図６の点ＡのインピーダンスＲL の
値で決定され、ωP2は出力ＭＯＳトランジスタＭ８，Ｍ
１０の合成出力インピーダンスと負荷容量Ｃ２の値で決
定される。
電圧ゲインの低周波数領域での値はｇmiＲL と表わせ
る。ここでｇmiは入力ＭＯＳトランジスタＭ１，Ｍ２の
相互コンダクタンス、ＲL は図６中の点Ａのインピーダ
ンスである。さらにこのオペアンプのオープンループ電
圧ゲインの周波数特性図を図７に示す。ここでωP1は第
１のポール、ωP2は第２のポールを表わし、通常ωP1は
位相補償容量Ｃ１と図６の点ＡのインピーダンスＲL の
値で決定され、ωP2は出力ＭＯＳトランジスタＭ８，Ｍ
１０の合成出力インピーダンスと負荷容量Ｃ２の値で決
定される。
【０００９】アンプの安定性を示すセトリングタイム
（オプアンプにステップ入力が与えられた場合、オぺア
ンプの出力がそれに応じて変化し最終的に落ち着く値の
±０．１％、あるいは±０．０１％に達するまでの時
間）は、周波数ωP2におけるオープンループゲインの大
きさに依存し、その大きさが０ｄｂ以下で、より小さい
ほどステップ応答でのリンギングが小さくなるのでセト
リングタイムは短かくなる。負荷容量Ｃ２の大きさは通
常思いどおりに小さくできないことが多いので、周波数
ωP2をより高い周波数へ移動させるには出力トランジス
タＭ８，Ｍ９のｇmを大きくすることが求められ、それ
には出力トランジスタＭ８，Ｍ９のゲート幅Ｗとゲート
長Ｌの比（Ｗ／Ｌ）を大きくし、そのドレイン電流を大
きくすればよい。しかし、Ｗ／Ｌを大きくするのは半導
体チップの占有面積が増加するためコストアップにつな
がる。またドレイン電流の増加は当然消費電流の増加に
つながる。よって、ωP2はあまり高周波側へは移動でき
ないのが実情である。
（オプアンプにステップ入力が与えられた場合、オぺア
ンプの出力がそれに応じて変化し最終的に落ち着く値の
±０．１％、あるいは±０．０１％に達するまでの時
間）は、周波数ωP2におけるオープンループゲインの大
きさに依存し、その大きさが０ｄｂ以下で、より小さい
ほどステップ応答でのリンギングが小さくなるのでセト
リングタイムは短かくなる。負荷容量Ｃ２の大きさは通
常思いどおりに小さくできないことが多いので、周波数
ωP2をより高い周波数へ移動させるには出力トランジス
タＭ８，Ｍ９のｇmを大きくすることが求められ、それ
には出力トランジスタＭ８，Ｍ９のゲート幅Ｗとゲート
長Ｌの比（Ｗ／Ｌ）を大きくし、そのドレイン電流を大
きくすればよい。しかし、Ｗ／Ｌを大きくするのは半導
体チップの占有面積が増加するためコストアップにつな
がる。またドレイン電流の増加は当然消費電流の増加に
つながる。よって、ωP2はあまり高周波側へは移動でき
ないのが実情である。
【００１０】したがって、アンプの安定性を増すには周
波数ωP1の位置を低周波数側へ移動させるか、オープン
ループゲイン自体を小さくすることになる。しかし、ω
P1を低周波数側へ移動させるには位相補償容量を大きく
することが求められるが、それはアンプの高速性を示す
スルーレートの低下につながる。
波数ωP1の位置を低周波数側へ移動させるか、オープン
ループゲイン自体を小さくすることになる。しかし、ω
P1を低周波数側へ移動させるには位相補償容量を大きく
することが求められるが、それはアンプの高速性を示す
スルーレートの低下につながる。
【００１１】したがって、残された方法はオープンルー
プゲインを小さくすることであり、それには入力トラン
ジスタのｇm を小さくすることが求められる。しかしな
がら、入力トランジスタのｇm は前述したようにランダ
ムノイズに直接関与するため小さくできないという相反
する状況が生まれてしまう。
プゲインを小さくすることであり、それには入力トラン
ジスタのｇm を小さくすることが求められる。しかしな
がら、入力トランジスタのｇm は前述したようにランダ
ムノイズに直接関与するため小さくできないという相反
する状況が生まれてしまう。
【００１２】本発明の目的は、上記の従来トレードオフ
の関係にあった、要求される性能の両立を図ることがで
きる演算増幅器を提供することにある。
の関係にあった、要求される性能の両立を図ることがで
きる演算増幅器を提供することにある。
【００１３】本発明の別の目的は、リンギングが抑制さ
れ且つスルーレートが向上した高安定で高速な動作を行
う演算増幅器を提供することにある。
れ且つスルーレートが向上した高安定で高速な動作を行
う演算増幅器を提供することにある。
【００１４】
【課題を解決するための手段及び作用】本発明の第１の
演算増幅器は、位相補償容量を有する演算増幅手段と、
該位相補償容量に直列に接続された、抵抗値が可変とな
る能動素子と、該演算増幅手段の入力電圧と出力電圧の
差に基づいて、該能動素子の抵抗値を変える差動制御手
段と、を有し、前記入力電圧及び出力電圧は前記演算増
幅手段の２つの入力端子にそれぞれ入力され、前記差動
制御手段は、その差動入力にオフセットが与えられ、前
記演算増幅手段の前記入力電圧と前記出力電圧の間にオ
フセット値以上の差があるときは前記能動素子の抵抗値
を増大させ、前記演算増幅手段の前記入力電圧と前記出
力電圧の間の差が該オフセット値より小さくなったとき
は前記能動素子の抵抗値を減少させることを特徴とす
る。
演算増幅器は、位相補償容量を有する演算増幅手段と、
該位相補償容量に直列に接続された、抵抗値が可変とな
る能動素子と、該演算増幅手段の入力電圧と出力電圧の
差に基づいて、該能動素子の抵抗値を変える差動制御手
段と、を有し、前記入力電圧及び出力電圧は前記演算増
幅手段の２つの入力端子にそれぞれ入力され、前記差動
制御手段は、その差動入力にオフセットが与えられ、前
記演算増幅手段の前記入力電圧と前記出力電圧の間にオ
フセット値以上の差があるときは前記能動素子の抵抗値
を増大させ、前記演算増幅手段の前記入力電圧と前記出
力電圧の間の差が該オフセット値より小さくなったとき
は前記能動素子の抵抗値を減少させることを特徴とす
る。
【００１５】
【００１６】また、本発明の第２の演算増幅器は、上記
第１の演算増幅器において、前記能動素子は電界効果型
トランジスタであり、前記差動制御手段の出力端子は該
電界効果型トランジスタのゲートと接続されていること
を特徴とする。
第１の演算増幅器において、前記能動素子は電界効果型
トランジスタであり、前記差動制御手段の出力端子は該
電界効果型トランジスタのゲートと接続されていること
を特徴とする。
【００１７】また、本発明の第３の演算増幅器は、上記
第１の演算増幅器において、前記能動素子はバイポーラ
トランジスタであり、前記差動制御手段の出力端子は該
バイポーラトランジスタのベースと接続されていること
を特徴とする。
第１の演算増幅器において、前記能動素子はバイポーラ
トランジスタであり、前記差動制御手段の出力端子は該
バイポーラトランジスタのベースと接続されていること
を特徴とする。
【００１８】本発明は、例えば位相補償容量に直列に能
動素子を接続し、その抵抗を演算増幅手段の状態に応じ
て変化させるものである。例えば、ステップ応答におい
て、２つの入力の間の差が大きいときは位相補償容量に
直列に接続された能動素子の抵抗を大きくすることでス
ルーレートの低下を防ぎ、２つの入力の差が小さくなっ
たり、演算増幅手段が平衡状態に近くなったときには前
記能動素子の抵抗を小さくすることでωP1を低周波数側
に移動させアンプの安定性を増加させる。
動素子を接続し、その抵抗を演算増幅手段の状態に応じ
て変化させるものである。例えば、ステップ応答におい
て、２つの入力の間の差が大きいときは位相補償容量に
直列に接続された能動素子の抵抗を大きくすることでス
ルーレートの低下を防ぎ、２つの入力の差が小さくなっ
たり、演算増幅手段が平衡状態に近くなったときには前
記能動素子の抵抗を小さくすることでωP1を低周波数側
に移動させアンプの安定性を増加させる。
【００１９】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。
詳細に説明する。
【００２０】図１は本発明の構成の原理図で、ＯＰは入
力信号を増幅する本来のオペアンプ、ＶＲは可変抵抗特
性をもつ能動素子を表わし、差動制御手段としてのアン
プ１３の出力を受けその出力に応じてその抵抗を変化さ
せる。Ｃ１はオペアンプＯＰに使われる位相補償容量で
ある。アンプ１３は、可変抵抗素子ＶＲの抵抗値を制御
するためオペアンプＯＰの正極性入力、負極性入力それ
ぞれの電圧の差を検出し、その差に基づいた出力をＶＲ
へ供給する差動アンプである。アンプ１３の差動入力に
はオフセットが与えられており、その極性は前述したよ
うに、オペアンプＯＰの出力電圧がその入力端子に与え
られた入力電圧に対してオフセット値以上のときは能動
素子の抵抗値を大きくし、オペアンプＯＰの出力電圧が
その入力端子に与えられた入力電圧に対してオフセット
値より小さくなったときは能動素子の抵抗値を小さくす
るように、設定されている。オフセット値はオペアンプ
ＯＰのステップ応答におけるスルーレートとセトリング
を考慮してその最適値を決定する。
力信号を増幅する本来のオペアンプ、ＶＲは可変抵抗特
性をもつ能動素子を表わし、差動制御手段としてのアン
プ１３の出力を受けその出力に応じてその抵抗を変化さ
せる。Ｃ１はオペアンプＯＰに使われる位相補償容量で
ある。アンプ１３は、可変抵抗素子ＶＲの抵抗値を制御
するためオペアンプＯＰの正極性入力、負極性入力それ
ぞれの電圧の差を検出し、その差に基づいた出力をＶＲ
へ供給する差動アンプである。アンプ１３の差動入力に
はオフセットが与えられており、その極性は前述したよ
うに、オペアンプＯＰの出力電圧がその入力端子に与え
られた入力電圧に対してオフセット値以上のときは能動
素子の抵抗値を大きくし、オペアンプＯＰの出力電圧が
その入力端子に与えられた入力電圧に対してオフセット
値より小さくなったときは能動素子の抵抗値を小さくす
るように、設定されている。オフセット値はオペアンプ
ＯＰのステップ応答におけるスルーレートとセトリング
を考慮してその最適値を決定する。
【００２１】本発明に用いられる可変抵抗素子ＶＲとな
る能動素子としては、電界効果トランジスタやバイポー
ラトランジスタが挙げられる。
る能動素子としては、電界効果トランジスタやバイポー
ラトランジスタが挙げられる。
【００２２】ここで、再び図６に示した従来のオプアン
プの動作を説明しつつ本発明の技術的背景について説明
する。
プの動作を説明しつつ本発明の技術的背景について説明
する。
【００２３】図６に示すオペアンプの負極性入力端子
（以降、（−）入力と記す）と出力端子を短絡した場
合、出力端子にはオペアンプの正極性入力端子（以降、
（＋）入力と記す）に与えられた電圧とほぼ等しい電圧
が現われ、いわゆる“電圧フォロワー”となる。その電
圧フォロワーなどのように負帰還がかけられた状態で
（＋）入力端子にステップ入力を与えた場合を例に挙げ
て説明する。
（以降、（−）入力と記す）と出力端子を短絡した場
合、出力端子にはオペアンプの正極性入力端子（以降、
（＋）入力と記す）に与えられた電圧とほぼ等しい電圧
が現われ、いわゆる“電圧フォロワー”となる。その電
圧フォロワーなどのように負帰還がかけられた状態で
（＋）入力端子にステップ入力を与えた場合を例に挙げ
て説明する。
【００２４】オペアンプのもつ最大スルーレートよりも
速い変化の入力を与えた場合、オペアンプの出力と入力
の関係は通常図２のようになる。時間軸におけるＡ〜Ｂ
の区間では、オペアンプ内部の信号を増幅するブロック
１０の差動段やブロック１１の電圧増幅段では差動対を
なすトランジスタのバランスがくずれ、ＭＯＳトランジ
スタＭ１のドレイン電流はほぼバイアス定電流源Ｉ３に
等しい値になりＭＯＳトランジスタＭ２はほぼカットオ
フの状態になる。ＭＯＳトランジスタＭ１のドレイン電
流はゲート接地ＭＯＳトランジスタＭ５とカレントミラ
ー回路を構成するＭＯＳトランジスタＭ３，Ｍ４を経て
位相補償容量Ｃ１の充電電流になる。この状態では図７
で説明した小信号動作時のゲインと安定性の関係は成立
せず、したがって位相補償がなくとも発振や安定性の悪
化ということは起らない。
速い変化の入力を与えた場合、オペアンプの出力と入力
の関係は通常図２のようになる。時間軸におけるＡ〜Ｂ
の区間では、オペアンプ内部の信号を増幅するブロック
１０の差動段やブロック１１の電圧増幅段では差動対を
なすトランジスタのバランスがくずれ、ＭＯＳトランジ
スタＭ１のドレイン電流はほぼバイアス定電流源Ｉ３に
等しい値になりＭＯＳトランジスタＭ２はほぼカットオ
フの状態になる。ＭＯＳトランジスタＭ１のドレイン電
流はゲート接地ＭＯＳトランジスタＭ５とカレントミラ
ー回路を構成するＭＯＳトランジスタＭ３，Ｍ４を経て
位相補償容量Ｃ１の充電電流になる。この状態では図７
で説明した小信号動作時のゲインと安定性の関係は成立
せず、したがって位相補償がなくとも発振や安定性の悪
化ということは起らない。
【００２５】さらに言えば、位相補償容量Ｃ１がなけれ
ば図６中の点Ａの電圧は非常に速いスピードで上昇す
る。しかし図２での時刻Ｂ以降はオペアンプの出力は入
力電圧にかなり近づいているので図６でのブロック１０
の差動段などはバランスした状態に半ば戻っているので
前述の小信号理論が成立し、図７に示す周波数ωP2での
オープンループゲインは０ｄｂ以下になっていなければ
オペアンプの出力にリンギングが発生もしくは発振が起
ってしまう。したがって図２の時刻Ｂ以降ではある値以
上の位相補償容量が求められる。
ば図６中の点Ａの電圧は非常に速いスピードで上昇す
る。しかし図２での時刻Ｂ以降はオペアンプの出力は入
力電圧にかなり近づいているので図６でのブロック１０
の差動段などはバランスした状態に半ば戻っているので
前述の小信号理論が成立し、図７に示す周波数ωP2での
オープンループゲインは０ｄｂ以下になっていなければ
オペアンプの出力にリンギングが発生もしくは発振が起
ってしまう。したがって図２の時刻Ｂ以降ではある値以
上の位相補償容量が求められる。
【００２６】以上のことから、オペアンプのステップ応
答において、入力と出力の電圧差が大きいときは位相補
償容量はないほうが好ましく、入力と出力の電圧差があ
る値以下のとき（小信号動作理論が成立し、入力差動段
の差動対をなす入力トランジスタのバランスが大きくく
ずれていないとき）は、ある値（例えば図７のωP2での
ゲインが０ｄｂとなるようなωP1を形成するための位相
補償容量）以上の位相補償容量が必要となる。
答において、入力と出力の電圧差が大きいときは位相補
償容量はないほうが好ましく、入力と出力の電圧差があ
る値以下のとき（小信号動作理論が成立し、入力差動段
の差動対をなす入力トランジスタのバランスが大きくく
ずれていないとき）は、ある値（例えば図７のωP2での
ゲインが０ｄｂとなるようなωP1を形成するための位相
補償容量）以上の位相補償容量が必要となる。
【００２７】本発明においては、容量の値を実効的に変
化させるべく、位相補償容量に直列に可変抵抗を接続
し、その値を変化させることとした。位相補償容量に直
列接続される抵抗の値は、その値を無限大から０まで変
化できることが望ましいが、実際は０まで小さくしなく
てもある値以下であればその目的は達成できるので、こ
の可変させるべき抵抗をトランジスタ等の能動素子で構
成することが可能となる。この可変抵抗となるトランジ
スタがＭＯＳトランジスタの場合はゲート、バイポーラ
トランジスタの場合はベースに与える電圧を変えること
でそのＯＮ抵抗を変えることができる。
化させるべく、位相補償容量に直列に可変抵抗を接続
し、その値を変化させることとした。位相補償容量に直
列接続される抵抗の値は、その値を無限大から０まで変
化できることが望ましいが、実際は０まで小さくしなく
てもある値以下であればその目的は達成できるので、こ
の可変させるべき抵抗をトランジスタ等の能動素子で構
成することが可能となる。この可変抵抗となるトランジ
スタがＭＯＳトランジスタの場合はゲート、バイポーラ
トランジスタの場合はベースに与える電圧を変えること
でそのＯＮ抵抗を変えることができる。
【００２８】図３は本発明の一実施例を示す回路構成図
である。図３において、１は電源端子、２は正極性入力
端子、３は負極性入力端子、４は出力端子、Ｉ１〜Ｉ６
は各回路ブロックにてバイアス電流を与えるための定電
流源、Ｃ１は位相補償容量、Ｖ１はゲート接地トランジ
スタＭ５，Ｍ６のゲートバイアス電圧を与えるための定
電圧源、ブロック１０は第１の入力差動段、ブロック１
１はゲート接地トランジスタを含む電圧増幅段、ブロッ
ク１２は出力バッファー段、ブロック１３は位相補償容
量Ｃ１に直列に接続された可変抵抗機能をもつトランジ
スタＭ２０のＯＮ抵抗を制御するための第２の入力差動
段、ブロック１４はブロック１３の入力差動段からの出
力電流を受け電圧に変換するための負荷抵抗となるｎＭ
ＯＳトランジスタＭ１９と、そのｎＭＯＳトランジスタ
Ｍ１９で発生した電圧を受けてそのＯＮ抵抗が変化する
前記ｎＭＯＳトランジスタＭ２０と前記位相補償容量Ｃ
１とからなる回路段である。各ブロックにおいて、Ｍ
１，Ｍ２，Ｍ５〜Ｍ８，Ｍ１１，Ｍ１２，Ｍ１７〜Ｍ２
０はｎＭＯＳトランジスタ、Ｍ３，Ｍ４，Ｍ９，Ｍ１
０，Ｍ１３〜Ｍ１６はｐＭＯＳトランジスタである。
である。図３において、１は電源端子、２は正極性入力
端子、３は負極性入力端子、４は出力端子、Ｉ１〜Ｉ６
は各回路ブロックにてバイアス電流を与えるための定電
流源、Ｃ１は位相補償容量、Ｖ１はゲート接地トランジ
スタＭ５，Ｍ６のゲートバイアス電圧を与えるための定
電圧源、ブロック１０は第１の入力差動段、ブロック１
１はゲート接地トランジスタを含む電圧増幅段、ブロッ
ク１２は出力バッファー段、ブロック１３は位相補償容
量Ｃ１に直列に接続された可変抵抗機能をもつトランジ
スタＭ２０のＯＮ抵抗を制御するための第２の入力差動
段、ブロック１４はブロック１３の入力差動段からの出
力電流を受け電圧に変換するための負荷抵抗となるｎＭ
ＯＳトランジスタＭ１９と、そのｎＭＯＳトランジスタ
Ｍ１９で発生した電圧を受けてそのＯＮ抵抗が変化する
前記ｎＭＯＳトランジスタＭ２０と前記位相補償容量Ｃ
１とからなる回路段である。各ブロックにおいて、Ｍ
１，Ｍ２，Ｍ５〜Ｍ８，Ｍ１１，Ｍ１２，Ｍ１７〜Ｍ２
０はｎＭＯＳトランジスタ、Ｍ３，Ｍ４，Ｍ９，Ｍ１
０，Ｍ１３〜Ｍ１６はｐＭＯＳトランジスタである。
【００２９】以下に上記回路の動作について説明する。
【００３０】図３に示す回路では、可変抵抗となる能動
素子がｎＭＯＳトランジスタＭ２０であり、ブロック１
３の差動段が差動制御手段となっており、ここでオペア
ンプ１０，１１，１２の入力電圧と出力電圧の差を検出
し、その差電圧を電流に変換し、ＭＯＳトランジスタＭ
１３〜Ｍ１８のカレントミラー回路で電流を伝達する。
伝達された電流はゲート−ドレイン短絡のｎＭＯＳトラ
ンジスタＭ１９を負荷抵抗として電圧に変換され、ｎＭ
ＯＳトランジスタＭ２０のゲートに、オペアンプの入力
電圧と出力電圧の差に基づいた値として、変換された電
圧が加わる。
素子がｎＭＯＳトランジスタＭ２０であり、ブロック１
３の差動段が差動制御手段となっており、ここでオペア
ンプ１０，１１，１２の入力電圧と出力電圧の差を検出
し、その差電圧を電流に変換し、ＭＯＳトランジスタＭ
１３〜Ｍ１８のカレントミラー回路で電流を伝達する。
伝達された電流はゲート−ドレイン短絡のｎＭＯＳトラ
ンジスタＭ１９を負荷抵抗として電圧に変換され、ｎＭ
ＯＳトランジスタＭ２０のゲートに、オペアンプの入力
電圧と出力電圧の差に基づいた値として、変換された電
圧が加わる。
【００３１】次に、前述の図２に示すオペアンプのステ
ップ応答において、出力電圧が入力電圧にどこまで近づ
いたところからｎＭＯＳトランジスタＭ２０のＯＮ抵抗
を変化させ始めるかについて説明する。
ップ応答において、出力電圧が入力電圧にどこまで近づ
いたところからｎＭＯＳトランジスタＭ２０のＯＮ抵抗
を変化させ始めるかについて説明する。
【００３２】図２における時刻Ａ〜時刻Ｃまでの区間は
ｎＭＯＳトランジスタＭ２０の抵抗はほぼ∞で、オペア
ンプのスルーレートは最大になり、時刻Ｃ〜時刻Ｂまで
の間はｎＭＯＳトランジスタＭ２０のＯＮ抵抗は急激に
小さくなって、時刻Ｂ付近ではｎＭＯＳトランジスタＭ
２０のＯＮ抵抗は充分小さくなって容量Ｃ１が位相補償
の機能をはたし、オペアンプの安定性が向上してオペア
ンプ出力はリンギングが発生することなくすみやかに入
力電圧に漸近することが望ましい。したがって、ｎＭＯ
ＳトランジスタＭ２０のＯＮ抵抗を制御する図３内のブ
ロック１３の第２の差動入力段は図２でのΔＶに相当す
るオフセット電圧を故意に持たせることが望ましい。
ｎＭＯＳトランジスタＭ２０の抵抗はほぼ∞で、オペア
ンプのスルーレートは最大になり、時刻Ｃ〜時刻Ｂまで
の間はｎＭＯＳトランジスタＭ２０のＯＮ抵抗は急激に
小さくなって、時刻Ｂ付近ではｎＭＯＳトランジスタＭ
２０のＯＮ抵抗は充分小さくなって容量Ｃ１が位相補償
の機能をはたし、オペアンプの安定性が向上してオペア
ンプ出力はリンギングが発生することなくすみやかに入
力電圧に漸近することが望ましい。したがって、ｎＭＯ
ＳトランジスタＭ２０のＯＮ抵抗を制御する図３内のブ
ロック１３の第２の差動入力段は図２でのΔＶに相当す
るオフセット電圧を故意に持たせることが望ましい。
【００３３】第２の差動入力段が、ＭＯＳトランジスタ
Ｍ１１の入力の方がＭＯＳトランジスタＭ１２の入力よ
り高い極性でΔＶなる電圧だけオフセットをもっている
とした時の動作について説明する。
Ｍ１１の入力の方がＭＯＳトランジスタＭ１２の入力よ
り高い極性でΔＶなる電圧だけオフセットをもっている
とした時の動作について説明する。
【００３４】図２に示したようなステップ応答で、時刻
Ａに至るまではオペアンプの入力電圧と出力電圧はほぼ
等しいので、図３において（＋）入力に接続されたＭＯ
ＳトランジスタＭ１２の入力と（−）入力に接続された
ＭＯＳトランジスタＭ１１の入力のそれぞれの電圧もほ
ぼ等しく、かつ前述したオフセット電圧ΔＶをもってい
るので、第２の差動入力段のブロック１３の出力にはｇ
m ΔＶ（ｇm は第２の入力差動段の相互コンダクタン
ス）の出力電流が表われ、ＭＯＳトランジスタＭ１９に
よって電圧変換されＭＯＳトランジスタＭ２０のゲート
にその電圧が与えられＭＯＳトランジスタＭ２０はその
電圧に基づいたＯＮ抵抗を呈する。
Ａに至るまではオペアンプの入力電圧と出力電圧はほぼ
等しいので、図３において（＋）入力に接続されたＭＯ
ＳトランジスタＭ１２の入力と（−）入力に接続された
ＭＯＳトランジスタＭ１１の入力のそれぞれの電圧もほ
ぼ等しく、かつ前述したオフセット電圧ΔＶをもってい
るので、第２の差動入力段のブロック１３の出力にはｇ
m ΔＶ（ｇm は第２の入力差動段の相互コンダクタン
ス）の出力電流が表われ、ＭＯＳトランジスタＭ１９に
よって電圧変換されＭＯＳトランジスタＭ２０のゲート
にその電圧が与えられＭＯＳトランジスタＭ２０はその
電圧に基づいたＯＮ抵抗を呈する。
【００３５】図２における時刻Ａ〜時刻Ｃまでの間で
は、オペアンプの（＋）入力電圧の方が出力電圧（＝
（−）入力電圧）よりもΔＶ以上低い電圧となっている
ので、図３の第２の入力差動段のブロック１３のＭＯＳ
トランジスタＭ１２はほぼカットオフし、ＭＯＳトラン
ジスタＭ１１のドレインには定電流源Ｉ６にほぼ等しい
電流が流れるので、ＭＯＳトランジスタＭ１９には電流
は供給されず、したがってＭＯＳトランジスタＭ２０の
ゲート電圧も０ＶとなってＭＯＳトランジスタＭ２０の
抵抗は非常に大きい値となる。
は、オペアンプの（＋）入力電圧の方が出力電圧（＝
（−）入力電圧）よりもΔＶ以上低い電圧となっている
ので、図３の第２の入力差動段のブロック１３のＭＯＳ
トランジスタＭ１２はほぼカットオフし、ＭＯＳトラン
ジスタＭ１１のドレインには定電流源Ｉ６にほぼ等しい
電流が流れるので、ＭＯＳトランジスタＭ１９には電流
は供給されず、したがってＭＯＳトランジスタＭ２０の
ゲート電圧も０ＶとなってＭＯＳトランジスタＭ２０の
抵抗は非常に大きい値となる。
【００３６】図２における時刻Ｃ〜時刻Ｂまでの間はオ
ペアンプの（＋）入力と出力の電圧差がΔＶよりも小さ
くなるので、図３の第２の入力差動段のブロック１３の
出力には徐々に出力電流が表われＭＯＳトランジスタＭ
１９のドレイン（＝ＭＯＳトランジスタＭ２０のゲー
ト）にも電圧が表われ始めＭＯＳトランジスタＭ２０の
ＯＮ抵抗は低下してゆく。図２における時刻Ｂ以降は初
期から時刻Ａまでの間と同様である。
ペアンプの（＋）入力と出力の電圧差がΔＶよりも小さ
くなるので、図３の第２の入力差動段のブロック１３の
出力には徐々に出力電流が表われＭＯＳトランジスタＭ
１９のドレイン（＝ＭＯＳトランジスタＭ２０のゲー
ト）にも電圧が表われ始めＭＯＳトランジスタＭ２０の
ＯＮ抵抗は低下してゆく。図２における時刻Ｂ以降は初
期から時刻Ａまでの間と同様である。
【００３７】以上説明したようにステップ応答でのＭＯ
ＳトランジスタＭ２０の抵抗の変化によりオペアンプの
出力電圧が遷移している間は位相補償容量が実質的に電
圧増幅段１１の出力端子から切り離されたような状態に
なり位相補償機能は働かないが、出力電圧が入力電圧に
ある程度近づいたとき徐々に位相補償容量が機能する。
ＳトランジスタＭ２０の抵抗の変化によりオペアンプの
出力電圧が遷移している間は位相補償容量が実質的に電
圧増幅段１１の出力端子から切り離されたような状態に
なり位相補償機能は働かないが、出力電圧が入力電圧に
ある程度近づいたとき徐々に位相補償容量が機能する。
【００３８】図４は図２と同様のステップ応答の本実施
例のオペアンプ出力波形１００と、その時の図３内のＭ
ＯＳトランジスタＭ２０のゲート電圧波形１０１を表わ
したＳＰＩＣＥシミュレーション結果である。図４から
解るようにアンプ出力が下側に遷移している間だけＭＯ
ＳトランジスタＭ２０のゲート電圧が低下（したがって
ＭＯＳトランジスタＭ２０の抵抗が増大）している。ま
た出力が入力に近づいたところからＭＯＳトランジスタ
Ｍ２０のゲート電圧は増加し始め位相補償が機能しアン
プの出力にはリンギングは発生していない。また図５は
従来の位相補償形式との比較を示した図で、位相補償容
量に直列に抵抗は接続しない従来型のアンプのステップ
応答１０４と、位相補償容量に可変ＯＮ抵抗用ＭＯＳト
ランジスタＭ２０とその制御アンプを付加しアンプ本体
部分には変更を加えていない本発明の実施例のステップ
応答１０３である。アンプのスルーレートやセトリング
が改善されていることが解る。
例のオペアンプ出力波形１００と、その時の図３内のＭ
ＯＳトランジスタＭ２０のゲート電圧波形１０１を表わ
したＳＰＩＣＥシミュレーション結果である。図４から
解るようにアンプ出力が下側に遷移している間だけＭＯ
ＳトランジスタＭ２０のゲート電圧が低下（したがって
ＭＯＳトランジスタＭ２０の抵抗が増大）している。ま
た出力が入力に近づいたところからＭＯＳトランジスタ
Ｍ２０のゲート電圧は増加し始め位相補償が機能しアン
プの出力にはリンギングは発生していない。また図５は
従来の位相補償形式との比較を示した図で、位相補償容
量に直列に抵抗は接続しない従来型のアンプのステップ
応答１０４と、位相補償容量に可変ＯＮ抵抗用ＭＯＳト
ランジスタＭ２０とその制御アンプを付加しアンプ本体
部分には変更を加えていない本発明の実施例のステップ
応答１０３である。アンプのスルーレートやセトリング
が改善されていることが解る。
【００３９】本発明の一実施例である図３におけるＭＯ
ＳトランジスタＭ２０はその入力に応じてＯＮ抵抗値が
可変となる能動素子であれば素子に限定はない。
ＳトランジスタＭ２０はその入力に応じてＯＮ抵抗値が
可変となる能動素子であれば素子に限定はない。
【００４０】また図３における第２の入力差動段のブロ
ック１３は位相補償容量に直列に接続される可変抵抗素
子の抵抗値を変えるための電圧または電流を出力し、そ
の出力はオペアンプの出力と（＋）入力のそれぞれの電
圧を比較し、その大きさに応じた値となる回路であれ
ば、図３に示したものに限定されない。またオペアンプ
の出力電圧と（＋）入力電圧を比較する際のオフセット
（図２のΔＶに相当するもの）の極性は、アンプのステ
ップ応答でのオペアンプ出力の遷移期間中に位相補償容
量に直列に接続される可変抵抗素子の抵抗値が大きく、
オペアンプ出力がその入力に近づいた時に小さくなるよ
うな設定にすれば良い。オフセット値は、トランジスタ
Ｍ１１とＭ１２、Ｍ１３とＭ１４、Ｍ１５とＭ１６、Ｍ
１７とＭ１８等のように対になっているトランジスタの
サイズを互いに異ならしめたり、ソースに接続される抵
抗の値を互いに異ならしめれば適宜所望の値に設定でき
る。
ック１３は位相補償容量に直列に接続される可変抵抗素
子の抵抗値を変えるための電圧または電流を出力し、そ
の出力はオペアンプの出力と（＋）入力のそれぞれの電
圧を比較し、その大きさに応じた値となる回路であれ
ば、図３に示したものに限定されない。またオペアンプ
の出力電圧と（＋）入力電圧を比較する際のオフセット
（図２のΔＶに相当するもの）の極性は、アンプのステ
ップ応答でのオペアンプ出力の遷移期間中に位相補償容
量に直列に接続される可変抵抗素子の抵抗値が大きく、
オペアンプ出力がその入力に近づいた時に小さくなるよ
うな設定にすれば良い。オフセット値は、トランジスタ
Ｍ１１とＭ１２、Ｍ１３とＭ１４、Ｍ１５とＭ１６、Ｍ
１７とＭ１８等のように対になっているトランジスタの
サイズを互いに異ならしめたり、ソースに接続される抵
抗の値を互いに異ならしめれば適宜所望の値に設定でき
る。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
オペアンプの回路構成やトランジスタサイズ、抵抗、容
量などの定数を変えないで、オペアンプのステップ応答
におけるスルーレートやセトリングが改善されるので、
オペアンプの初段の入力トランジスタのｇm （相互コン
ダクタンス）やオペアンプのオープンループゲインを従
来よりも増加させることが可能となり、したがって低ノ
イズ、高精度出力といったオペアンプの重要な特性を改
善することも可能となる。
オペアンプの回路構成やトランジスタサイズ、抵抗、容
量などの定数を変えないで、オペアンプのステップ応答
におけるスルーレートやセトリングが改善されるので、
オペアンプの初段の入力トランジスタのｇm （相互コン
ダクタンス）やオペアンプのオープンループゲインを従
来よりも増加させることが可能となり、したがって低ノ
イズ、高精度出力といったオペアンプの重要な特性を改
善することも可能となる。
【図１】本発明の構成の原理図である。
【図２】オペアンプの出力と入力の関係を示す特性図で
ある。
ある。
【図３】本発明の一実施例を示す回路構成図である。
【図４】ステップ応答の本発明のオペアンプ出力波形
と、その時のＭＯＳトランジスタＭ２０のゲート電圧波
形を表わしたＳＰＩＣＥシミュレーション結果を示す図
である。
と、その時のＭＯＳトランジスタＭ２０のゲート電圧波
形を表わしたＳＰＩＣＥシミュレーション結果を示す図
である。
【図５】本実施例と従来の位相補償形式との比較を示し
た特性図である。
た特性図である。
【図６】従来のオペアンプの構成例を示す回路構成図で
ある。
ある。
【図７】オペアンプのオープンループ電圧ゲインの周波
数特性を示す特性図である。
数特性を示す特性図である。
１ 電源端子
２ 正極性入力端子
３ 負極性入力端子
４ 出力端子
Ｉ１〜Ｉ６ 定電流源
Ｃ１ 位相補償容量
Ｖ１ 定電圧源
ａ ブロック（第１の入力差動段）
ｂ ブロック（電圧増幅段）
ｃ ブロック（出力バッファー段）
ｄ ブロック（第２の入力差動段）
ｅ ブロック
Ｍ１，Ｍ２，Ｍ５〜Ｍ８，Ｍ１１，Ｍ１２，Ｍ１７〜Ｍ
２０ ＮＭＯＳトランジスタ Ｍ３，Ｍ４，Ｍ９，Ｍ１０，Ｍ１３〜Ｍ１６ ＰＭＯＳ
トランジスタ
２０ ＮＭＯＳトランジスタ Ｍ３，Ｍ４，Ｍ９，Ｍ１０，Ｍ１３〜Ｍ１６ ＰＭＯＳ
トランジスタ
Claims (3)
- 【請求項１】 位相補償容量を有する演算増幅手段と、
該位相補償容量に直列に接続された、抵抗値が可変とな
る能動素子と、該演算増幅手段の入力電圧と出力電圧の
差に基づいて、該能動素子の抵抗値を変える差動制御手
段と、を有し、前記入力電圧及び出力電圧は前記演算増幅手段の２つの
入力端子にそれぞれ入力され、 前記差動制御手段は、その差動入力にオフセットが与え
られ、前記演算増幅手段の前記入力電圧と前記出力電圧
の間にオフセット値以上の差があるときは前記能動素子
の抵抗値を増大させ、前記演算増幅手段の前記入力電圧
と前記出力電圧の間の差が該オフセット値より小さくな
ったときは前記能動素子の抵抗値を減少させることを特
徴とする演算増幅器。 - 【請求項２】 請求項１に記載の演算増幅器において、
前記能動素子は電界効果型トランジスタであり、前記差
動制御手段の出力端子は該電界効果型トランジスタのゲ
ートと接続されていることを特徴とする演算増幅器。 - 【請求項３】 請求項１に記載の演算増幅器において、
前記能動素子はバイポーラトランジスタであり、前記差
動制御手段の出力端子は該バイポーラトランジスタのベ
ースと接続されていることを特徴とする演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4188499A JP3478752B2 (ja) | 1998-02-23 | 1999-02-19 | 演算増幅器 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4017598 | 1998-02-23 | ||
| JP10-40175 | 1998-02-23 | ||
| JP4188499A JP3478752B2 (ja) | 1998-02-23 | 1999-02-19 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11340753A JPH11340753A (ja) | 1999-12-10 |
| JP3478752B2 true JP3478752B2 (ja) | 2003-12-15 |
Family
ID=26379617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4188499A Expired - Fee Related JP3478752B2 (ja) | 1998-02-23 | 1999-02-19 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3478752B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009135938A (ja) * | 2008-12-29 | 2009-06-18 | Seiko Epson Corp | アナログ回路及び電子機器 |
| US11264955B2 (en) | 2019-08-08 | 2022-03-01 | Kabushiki Kaisha Toshiba | Semiconductor amplifier circuit and semiconductor circuit |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI107476B (fi) * | 1999-10-18 | 2001-08-15 | Micro Analog Syst Oy | Vahvistimen taajuuskompensointi |
| JP2004120564A (ja) * | 2002-09-27 | 2004-04-15 | Ricoh Co Ltd | 演算増幅器 |
| JP4549273B2 (ja) * | 2005-10-11 | 2010-09-22 | 旭化成エレクトロニクス株式会社 | 演算増幅器 |
| JP4757623B2 (ja) | 2005-12-21 | 2011-08-24 | パナソニック株式会社 | 電源回路 |
| JP4889341B2 (ja) * | 2006-03-30 | 2012-03-07 | 新日本無線株式会社 | 電流出力回路 |
| JP2008015875A (ja) * | 2006-07-07 | 2008-01-24 | Matsushita Electric Ind Co Ltd | 電源回路 |
| JP2008205738A (ja) * | 2007-02-19 | 2008-09-04 | New Japan Radio Co Ltd | 演算増幅器 |
| JP2008211654A (ja) * | 2007-02-27 | 2008-09-11 | New Japan Radio Co Ltd | 演算増幅器 |
| JP2008252029A (ja) * | 2007-03-30 | 2008-10-16 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
1999
- 1999-02-19 JP JP4188499A patent/JP3478752B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009135938A (ja) * | 2008-12-29 | 2009-06-18 | Seiko Epson Corp | アナログ回路及び電子機器 |
| US11264955B2 (en) | 2019-08-08 | 2022-03-01 | Kabushiki Kaisha Toshiba | Semiconductor amplifier circuit and semiconductor circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11340753A (ja) | 1999-12-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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