JP2014193048A - 集積回路装置、スイッチングレギュレーター及び電子機器 - Google Patents

Abstract

【課題】ポールとゼロ点の周波数の比のバラツキを抑制できる集積回路装置、スイッチングレギュレーター及び電子機器等を提供すること。
【解決手段】集積回路装置１１０は、スイッチングレギュレーターの制御信号ＳＧを生成する信号生成回路１０と、制御信号ＳＧを受けてスイッチングレギュレーターの駆動信号ＧＤを出力する出力回路２０と、を含む。そして、信号生成回路１０は、スイッチングレギュレーターの出力電圧ＶＯＵＴを分割する電圧分割回路１１と、誤差増幅回路１２と、電圧分割回路１１の出力ノードＮＸと誤差増幅回路１２の第１入力端子との間に設けられる第１抵抗回路（ＲＢ）と、第１入力端子と所定電圧のノードとの間に設けられる第１キャパシター回路（ＣＢ）と、を有する。
【選択図】 図４

Description

本発明は、集積回路装置、スイッチングレギュレーター及び電子機器等に関する。

インダクターを用いるタイプのスイッチングレギュレーターでは、帰還させた出力電圧に基づいてインダクター駆動用のトランジスターをオン・オフ制御し、スイッチングレギュレーターの出力電圧を制御している。

このような制御ループの安定性を向上させる手法として、例えば特許文献１には、インダクター駆動用のトランジスターのゲートと誤差増幅器の入力端子との間に、抵抗素子及びキャパシターで構成される位相補償回路と、スイッチ素子とを設ける手法が開示されている。

特開２０１１−２５０６２７号公報

制御ループの位相余裕には、ポールやゼロ点の周波数が関係している。ポールやゼロ点はループ内の構成要素により形成されるが、例えば製造バラツキ等によってポールとゼロ点の周波数の比が大きく変動すると、位相余裕を確保することが難しくなるという課題がある。

本発明の幾つかの態様によれば、ポールとゼロ点の周波数の比のバラツキを抑制できる集積回路装置、スイッチングレギュレーター及び電子機器等を提供できる。

本発明の一態様は、スイッチングレギュレーターの制御信号を生成する信号生成回路と、前記制御信号を受けて前記スイッチングレギュレーターの駆動信号を出力する出力回路と、を含み、前記信号生成回路は、スイッチングレギュレーターの出力電圧を分割する電圧分割回路と、第１入力端子及び第２入力端子を有する誤差増幅回路と、前記電圧分割回路の分割電圧の出力ノードと前記誤差増幅回路の前記第１入力端子との間に設けられる第１抵抗回路と、前記誤差増幅回路の前記第１入力端子と所定電圧のノードとの間に設けられる第１キャパシター回路と、を有する集積回路装置に関係する。

本発明の一態様によれば、第１抵抗回路が、電圧分割回路の出力ノードと誤差増幅回路の第１入力端子との間に設けられ、第１キャパシター回路が、誤差増幅回路の第１入力端子と所定電圧のノードとの間に設けられる。これにより、ポールとゼロ点の周波数の比のバラツキを抑制することが可能となる。

また本発明の一態様では、前記電圧分割回路は、前記スイッチングレギュレーターの前記出力電圧のノードと前記電圧分割回路の前記出力ノードとの間に設けられる第２抵抗回路と、前記電圧分割回路の前記出力ノードと前記所定電圧のノードとの間に設けられる第３抵抗回路と、前記出力電圧のノードと前記電圧分割回路の前記出力ノードとの間に設けられる第２キャパシター回路と、を有してもよい。

このようにすれば、ポールとゼロ点の周波数を、第１抵抗回路、第２抵抗回路、第１キャパシター回路、第２キャパシター回路により設定できる。これらの回路は集積回路装置に内蔵されており、抵抗値の比や容量値の比の変動が抑制されるので、ポールとゼロ点の周波数の比の変動を抑制できる。

また本発明の一態様では、前記第２抵抗回路及び前記第２キャパシター回路により形成されるゼロ点の周波数ｆｚ１と、前記第１抵抗回路及び前記第１キャパシター回路により形成される第１ポールの周波数ｆｐ１とは、ｆｚ１＞ｆｐ１を満たすように設定されてもよい。

このようにすれば、第１ポールにおけるゲインの降下と位相の回転を、その第１ポールよりも周波数が大きいゼロ点により戻すことが可能となる。これにより、第１ポールとゼロ点の周波数を調整することで、制御ループの発振を抑制するために必要な位相余裕を確保できる。

また本発明の一態様では、前記ゼロ点の周波数ｆｚ１と前記第１ポールの周波数ｆｐ１との比は、２≦ｆｚ１／ｆｐ１≦４の範囲内に設定されてもよい。

このようにすれば、ゼロ点と第１ポールの周波数の比を２≦ｆｚ１／ｆｐ１≦４の範囲に設定することで、ユニティゲイン周波数をスイッチングレギュレーターの共振周波数よりも小さくすると共に、位相余裕を十分に確保することが可能となる。

また本発明の一態様では、前記スイッチングレギュレーターの共振周波数をｆｐとする場合に、前記ゼロ点の周波数ｆｚ１は、ｆｚ１＜ｆｐを満たすように設定されてもよい。

スイッチングレギュレーターの共振周波数では位相が１８０度回るため、共振周波数までにゲインが０ｄＢに達しないと発振する。この点、本発明の一態様では、ゼロ点と第１ポールが共振周波数よりも低い周波数になるため、共振周波数よりも低い周波数でゲインを０ｄＢにして、位相余裕を確保することが可能となる。

また本発明の一態様では、前記第２抵抗回路及び前記第３抵抗回路及び前記第２キャパシター回路により形成される第２ポールの周波数をｆｐ２とする場合に、前記誤差増幅回路が有するポールのうち最も低い周波数のポールの周波数ｆｐＥは、ｆｐＥ＞ｆｐ２を満たすように設定されてもよい。

本発明の一態様では、ゼロ点と第１ポールの周波数の比により制御ループの発振を制御しているため、それらの付近に他のポールが存在すると、発振が制御できなくなる可能性がある。この点、本発明の一態様によれば、誤差増幅回路が有するポールを、制御ループの周波数特性に影響を与えない周波数に設定できる。

また本発明の一態様では、前記第１キャパシター回路及び前記第２キャパシター回路は、ユニットキャパシターで形成されてもよい。

キャパシターはプロセス変動により容量値が変動するが、ユニットキャパシターでは、ユニット間での変動量の違いが非常に小さくなる。これにより、ゼロ点と第１ポールの周波数の比の変動を非常に小さく抑えることが可能となる。

また本発明の一態様では、前記第１キャパシター回路及び前記第２キャパシター回路は、前記ユニットキャパシターの接続をオン・オフすることにより容量値を変化させるスイッチ素子を有してもよい。

このようにすれば、第１キャパシター回路及び第２キャパシター回路の容量値を変化させることで第１ポールやゼロ点を所望の周波数に設定することが可能となる。

また本発明の一態様では、前記第１キャパシター回路及び前記第２キャパシター回路は、ＭＩＭ型キャパシター又はＰＩＰ型キャパシターで形成されてもよい。

このようにすれば、第１キャパシター回路及び第２キャパシター回路を、集積回路装置に内蔵されたキャパシター素子で形成できるので、ゼロ点と第１ポールの周波数のプロセス変動を抑制できる。

また本発明の一態様では、前記第１抵抗回路及び前記第２抵抗回路は、前記集積回路装置内の同一タイプの抵抗素子で形成され、前記第１キャパシター回路及び前記第２キャパシター回路は、前記集積回路装置内の同一タイプのキャパシター素子で形成されてもよい。

このようにすれば、集積回路装置に内蔵された同一タイプの抵抗素子及び同一タイプのキャパシター素子でゼロ点と第１ポールを発生できるので、ゼロ点と第１ポールの周波数のプロセス変動を抑制できる。

また本発明の一態様では、前記第１抵抗回路及び前記第２抵抗回路は、半導体プロセスのプロセス変動による抵抗値の変化が同方向である抵抗素子で形成され、前記第１キャパシター回路及び前記第２キャパシター回路は、半導体プロセスのプロセス変動による容量値の変化が同方向であるキャパシター素子で形成されてもよい。

このようにすれば、プロセス変動による抵抗値の変化が同方向である抵抗素子及びプロセス変動による容量値の変化が同方向であるキャパシター素子でゼロ点と第１ポールを発生できるので、ゼロ点と第１ポールの周波数のプロセス変動を抑制できる。

また本発明の他の態様は、上記のいずれかに記載された集積回路装置を含むスイッチングレギュレーターに関係する。

また本発明の更に他の態様は、上記に記載されたスイッチングレギュレーターを含む電子機器に関係する。

本実施形態のスイッチングレギュレーターの比較例。 制御ループのボーデ線図。 図３（Ａ）、図３（Ｂ）は、ポールとゼロ点の周波数の比を変化させた場合の周波数特性のシミュレーション結果。 本実施形態の集積回路装置の構成例。 スイッチングレギュレーターの動作タイミング波形の例。 ポールとゼロ点の周波数の比を変えた場合の、電流断続モードにおける周波数特性のシミュレーション結果。 抵抗回路及びキャパシター回路の詳細な構成例。 ユニット抵抗で抵抗回路を構成し、ユニットキャパシターでキャパシター回路を構成した場合のレイアウト例。 誤差増幅回路の詳細な構成例。 図１０（Ａ）、図１０（Ｂ）は、誤差増幅回路の周波数特性のシミュレーション結果。 電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。例えば、以下では入力電圧を正転昇圧するスイッチングレギュレーターを例に説明するが、本実施形態はこれに限定されず、入力電圧を反転昇圧するスイッチングレギュレーターや入力電圧を降圧するスイッチングレギュレーターにも適用可能である。

１．比較例
図１に、本実施形態のスイッチングレギュレーターの比較例を示す。比較例のスイッチングレギュレーターは、Ｎ型トランジスター３０、インダクター４０、ダイオード５０、キャパシター６０、制御回路１００を含む。

インダクター４０は、電源電圧ＶＤＤ（高電位側電源電圧）のノードとノードＮｄとの間に設けられる。Ｎ型トランジスター３０は、ノードＮｄとグランド電圧ＶＳＳ（低電位側電源電圧）のノードとの間に設けられ、そのゲートには制御回路１００からの駆動信号ＧＤが供給される。ダイオード５０は、ノードＮｄとスイッチングレギュレーターの出力電圧ＶＯＵＴのノードＮＶＱとの間に設けられる。キャパシター６０は、ノードＮＶＱとグランド電圧ＶＳＳのノードとの間に設けられる。

制御回路１００は、スイッチングレギュレーターの出力電圧ＶＯＵＴに基づいて駆動信号ＧＤを出力し、Ｎ型トランジスター３０のオン・オフ制御を行う。具体的には、制御回路１００は、電圧分割回路１１、誤差増幅回路１２（エラーアンプ）、基準電圧生成回路１３、発振回路１４（三角波生成回路）、比較回路１５（コンパレーター）、出力回路２０を含む。

図１のスイッチングレギュレーターは昇圧型のＤＣ−ＤＣ電圧変換器であり、制御回路１００は、ＰＷＭ（Pulse Width Modulation）制御により出力電圧ＶＯＵＴを制御する。即ち、電圧分割回路１１は、端子ＴＶＱを介して入力される出力電圧ＶＯＵＴを抵抗素子Ｒ１、Ｒ２により電圧分割する。誤差増幅回路１２は、その分割電圧ＶＸ（＝ＶＯＵＴ×Ｒ２／（Ｒ１＋Ｒ２））と基準電圧生成回路１３からの基準電圧Ｖｒｅｆとの差分を増幅する。そして、比較回路１５は、誤差増幅回路１２の出力電圧ＶＥと発振回路１４からの三角波ＶＴＷとを比較し、矩形波の制御信号ＳＧを出力する。出力回路２０は、その制御信号ＳＧをバッファリングし、駆動信号ＧＤとして端子ＴＧＤを介してＮ型トランジスター３０のゲートへ出力する。

この駆動信号ＧＤのパルス幅はスイッチングレギュレーターの出力電圧ＶＯＵＴを一定に保つように制御されている。例えばスイッチングレギュレーターの出力電圧ＶＯＵＴが下がった場合には誤差増幅回路１２の出力電圧ＶＥ（図５に示すＶＥ）が下がるので、三角波ＶＴＷが電圧ＶＥよりも高い期間が長くなり、駆動信号ＧＤのハイレベルの幅が大きくなる。そうすると、Ｎ型トランジスター３０がインダクター４０を電流駆動する期間が長くなり、キャパシター６０へより多くの電荷が供給されるので、出力電圧ＶＯＵＴが上昇する。一方、出力電圧ＶＯＵＴが上がった場合には、上記とは逆の動作となり出力電圧ＶＯＵＴが下降する。

２．制御ループの周波数特性
図２に、上記のような制御ループ（帰還ループ）のボーデ線図を示す。ボーデ線図は、ループのゲインと位相の周波数特性を線図で示したものである。横軸の周波数は、対数スケールで表している。

図２に示すように、制御ループは、周波数ｆｐ０、ｆｐ１、ｆｐ２のポールと、周波数ｆｚ１のゼロ点と、共振周波数ｆｐとを有している。なお以下では、適宜、ポールｆｐ１やゼロ点ｆｚ１等と省略して表記する。ポールｆｐ０は、電流断続モードにおけるスイッチングレギュレーターの動作に起因するものである。具体的には、発振回路１４、比較回路１５、出力回路２０、Ｎ型トランジスター３０、インダクター４０、ダイオード５０、キャパシター６０の動作により生じる。ポールｆｐ２は抵抗素子Ｒ１、Ｒ２とキャパシターＣ１により生じる（下式（１））。共振周波数ｆｐは、インダクター４０とキャパシター６０の共振周波数（下式（２））である。

さて、ループが発振しないためには、ゲインが０ｄＢとなるユニティゲイン周波数ｆｕｇにおいて十分な位相余裕（例えば６０度程度）を確保する必要がある。また、共振周波数ｆｐでは位相が急激に１８０度回るため、共振周波数ｆｐよりも前にゲインが０ｄＢとなる（即ちｆｕｇ＜ｆｐとなる）必要がある。これらの条件は、ポールｆｐ１とゼロ点ｆｚ１の周波数を調整することで実現される。

即ち、ポールｆｐ０においてゲインの傾きが−２０ｄＢ／ｄｅｃ増すと共に位相は−９０度回るため、２つのポールｆｐ０、ｆｐ１で位相が−１８０度回り、発振してしまう。一方、ゼロ点ではゲインの傾きが＋２０ｄＢ／ｄｅｃ戻ると共に位相が＋９０度戻る。そこで、ポールｆｐ１にゼロ点ｆｚ１を組み合わせることによって、ゲインの落ち方と位相の回り方を調整し、ユニティゲイン周波数ｆｕｇと位相余裕を決めることが可能となる。具体的には、ポールｆｐ１とゼロ点ｆｚ１の周波数の比ｆｚ１／ｆｐ１を調整する。

しかしながら、周波数の比ｆｚ１／ｆｐ１が例えば製造バラツキ等によって大きく変動する場合には、そのバラツキの範囲でループの安定性を保障することが困難になる。この点について、図３（Ａ）、図３（Ｂ）を例にとり説明する。

図３（Ａ）は、周波数の比をｆｚ１／ｆｐ１＝１と小さくした場合のゲインと位相の周波数特性のシミュレーション結果である。この場合、ゼロ点ｆｚ１がポールｆｐ１と同じ周波数となるためゲインが落ちず、ユニティゲイン周波数ｆｕｇが大きくなる（ｆｕｇ＝３６５，３ｋＨｚ）。共振周波数ｆｐは例えば数百ｋＨｚなので、ユニティゲイン周波数ｆｕｇが共振周波数ｆｐよりも大きくなる可能性がある。一方、図３（Ｂ）は、周波数の比をｆｚ１／ｆｐ１＝２０と大きくした場合のゲインと位相の周波数特性のシミュレーション結果である。この場合、ゼロ点ｆｚ１がポールｆｐ１から離れすぎるため位相を十分戻すことができず、位相余裕が確保できなくなる（位相余裕４０．２度）。

図１の比較例では、ゼロ点ｆｚ１は抵抗素子Ｒ１とキャパシターＣ１で発生させており（下式（３））、ポールｆｐ１は誤差増幅回路１２で発生させている。例えば、制御回路１００をディスクリートの部品で構成した場合には、抵抗素子Ｒ１やキャパシターＣ１、誤差増幅回路１２は、そもそも別の工程で作られた部品であるため、周波数の比ｆｚ１／ｆｐ１の変動は非常に大きくなる。

また、制御回路１００を集積回路装置として構成した場合であっても、ゼロ点ｆｚ１とポールｆｐ１ではプロセス変動の方向や大きさが異なる。具体的には、ポールｆｐ１は、図９に示す誤差増幅回路１２のキャパシターＣＥＰにより調整できるが、その周波数は、トランジスターを含む誤差増幅回路１２の回路構成で決まっている。そのため、ポールｆｐ１の周波数はトランジスターのプロセス変動の影響も受け、抵抗素子Ｒ１とキャパシターＣ１で決まるゼロ点ｆｚ１との周波数の比を保つことは難しい。

３．集積回路装置
図４に、上記のような課題を解決できる本実施形態の集積回路装置の構成例を示す。集積回路装置１１０は、スイッチングレギュレーターの制御回路であり、信号生成回路１０、出力回路２０を含む。信号生成回路１０は、電圧分割回路１１、誤差増幅回路１２（エラーアンプ）、基準電圧生成回路１３、発振回路１４（三角波生成回路）、比較回路１５（コンパレーター）、抵抗回路ＲＢ、キャパシター回路ＣＢを含む。なお、図１で説明した構成要素と同一の構成要素については同一の符号を付し、適宜説明を省略する。

本実施形態では、集積回路装置１１０に内蔵された電圧分割回路１１及び抵抗回路ＲＢ、キャパシター回路ＣＢによりポールｆｐ１及びゼロ点ｆｚ１を発生させる。具体的には、電圧分割回路１１は、抵抗回路ＲＡ、ＲＣとキャパシター回路ＣＡとを含む。

抵抗回路ＲＡは、スイッチングレギュレーターの出力電圧ＶＯＵＴが入力される端子ＴＶＱに接続されるノードＮＶＱと、電圧分割回路１１の出力ノードＮＸとの間に設けられる。抵抗回路ＲＣは、出力ノードＮＸとグランド電圧ＶＳＳのノードとの間に設けられる。キャパシター回路ＣＡは、ノードＮＶＱと出力ノードＮＸとの間に設けられる。これらの抵抗回路ＲＡ、ＲＣ及びキャパシター回路ＣＡは、ゼロ点ｆｚ１（下式（４））とポールｆｐ２（第２ポール、下式（５））を発生させる。

抵抗回路ＲＢは、電圧分割回路１１の出力ノードＮＸと、ノードＮＸＱとの間に設けられる。キャパシター回路ＣＢは、ノードＮＸＱとグランド電圧ＶＳＳのノードとの間に設けられる。これらの抵抗回路ＲＢとキャパシター回路ＣＢは、ポールｆｐ１（第１ポール、下式（６））を発生させる。上式（４）及び下式（６）より、周波数の比ｆｚ１／ｆｐ１は下式（７）となる。なお、ノードＮＸＱは、誤差増幅回路１２の第１入力端子に接続されるノードであり、ノードＮＸＱには分割電圧ＶＸＱ＝ＶＸ＝ＶＯＵＴ×ＲＣ／（ＲＡ＋ＲＣ）が出力される。

上記の抵抗回路ＲＡ〜ＲＣは、それぞれ１又は複数の抵抗素子で構成してもよいし、抵抗素子以外の素子を含む複数の回路素子を組み合わせて構成してもよい。同様にキャパシター回路ＣＡ、ＣＢは、それぞれ１又は複数のキャパシターで構成してもよいし、キャパシター以外の素子を含む複数の回路素子を組み合わせて構成してもよい（例えば図７）。

図１の比較例ではポールｆｐ１を誤差増幅回路１２で発生させていたが、本実施形態ではポールｆｐ１を抵抗回路ＲＢとキャパシター回路ＣＢとで発生させる。例えば、ユニティゲイン周波数ｆｕｇよりも高い周波数、或はポールｆｐ２よりも高い周波数に設定する。なお、誤差増幅回路１２のポールが複数ある場合には、最も低い周波数（ｆｐＥ）のポールが上記のような周波数となるように設計する（ｆｐＥ＞ｆｐ２、又はｆｐＥ＞ｆｕｇ）。このようにすれば、誤差増幅回路１２のポールをループの安定性に影響を与えない高周波側へ移動できるので、抵抗回路及びキャパシター回路で形成するポールとゼロ点でループの周波数特性を決定できる。

次に、上記構成例の動作及び周波数特性について説明する。図５に、図４のスイッチングレギュレーターの動作タイミング波形の例を示す。図５に示すように、期間Ｔ１では駆動信号ＧＤがハイレベル（例えばＶＤＤ）となり、Ｎ型トランジスター３０がオンする。この期間Ｔ１では、Ｎ型トランジスター３０がインダクター４０を駆動する電流ＩＴが時間の経過と共に増加し、インダクター４０に電力が蓄積される。

期間Ｔ１に続く期間Ｔ２では、駆動信号ＧＤがローレベル（例えばＶＳＳ）となり、Ｎ型トランジスター３０がオフする。この期間Ｔ２では、インダクター４０に蓄えられた電力がキャパシター６０へ移行し、ダイオード５０を介してインダクター４０からキャパシター６０へ流れる電流ＩＱが時間の経過と共に減少してゼロになる。期間Ｔ２に続く期間Ｔ３では、電流ＩＱはゼロである。

以降、期間Ｔ１〜Ｔ３を繰り返すが、図１で説明したように期間Ｔ１の長さはＰＷＭ制御されている。出力電圧ＶＯＵＴが下がると期間Ｔ１が長くなるため、期間Ｔ２も長くなるが、スイッチングレギュレーターの電流負荷が比較的小さい場合には、キャパシター６０へ供給する電荷は少なくて済むため、次の期間Ｔ１となる前に電流ＩＱはゼロになる。このような電流ＩＱがゼロになる期間Ｔ３が存在する動作モードを電流断続モードと呼ぶ。本実施形態では、この電流断続モードにおける制御ループの周波数特性を考えており、そのボーデ線図は上述した図２のようになる。

図６に、ポールｆｐ１とゼロ点ｆｚ１の周波数の比を変えた場合の、電流断続モードにおける周波数特性のシミュレーション結果を示す。図６では、例として周波数の比ｆｚ１／ｆｐ１を１から２０まで変化させている。

位相余裕の点では、周波数の比ｆｚ１／ｆｐ１が小さいほど位相余裕が大きくなり、発振を抑えることができる。しかしながら、ユニティゲイン周波数ｆｕｇが大きくなるため、共振周波数ｆｐでゲインが０ｄＢとならずに発振する可能性がある。例えば共振周波数ｆｐとしては数百ｋＨｚ程度を想定できるので、それよりもユニティゲイン周波数ｆｕｇが低くなるように周波数の比ｆｚ１／ｆｐ１を２より大きく設定することが望ましい。一方、周波数の比ｆｚ１／ｆｐ１を大きくしていくと位相余裕が小さくなり、発振する可能性が高まる。例えば位相余裕として５５度付近を許容範囲とした場合、周波数の比ｆｚ１／ｆｐ１を４より小さく設定することが望ましい。このように、本実施形態では周波数の比ｆｚ１／ｆｐ１を２から４の範囲内に設定する。理想的には、ユニティゲイン周波数ｆｕｇと位相余裕のバランスがとれるように周波数の比ｆｚ１／ｆｐ１を３程度に設定することが望ましい。

以上に説明したように、本実施形態の集積回路装置１１０は、スイッチングレギュレーターの制御信号ＳＧを生成する信号生成回路１０と、制御信号ＳＧを受けてスイッチングレギュレーターの駆動信号ＧＤを出力する出力回路２０と、を含む。そして、信号生成回路１０は、スイッチングレギュレーターの出力電圧ＶＯＵＴを分割する電圧分割回路１１と、第１入力端子及び第２入力端子を有する誤差増幅回路１２と、電圧分割回路１１の分割電圧ＶＸの出力ノードＮＸと誤差増幅回路１２の第１入力端子（ノードＮＸＱ）との間に設けられる第１抵抗回路（ＲＢ）と、誤差増幅回路１２の第１入力端子と所定電圧（例えばグランド電圧ＶＳＳ）のノードとの間に設けられる第１キャパシター回路（ＣＢ）と、を有する。なお、所定電圧はグランド電圧ＶＳＳに限定されず、例えば他の電源電圧やアナロググランド、コモン電圧等の一定の電圧であればよい。

このようにすれば、上式（６）に示すように第１抵抗回路（ＲＢ）と第１キャパシター回路（ＣＢ）とで第１ポールｆｐ１を発生させることが可能となる。ゼロ点ｆｚ１と同様に抵抗値とキャパシター値で第１ポールｆｐ１の周波数を設定でき、共に集積回路装置に内蔵された回路で発生するので、プロセス変動により似た傾向（例えば変動の方向や大きさ等）の周波数変動を生じる。これにより、図１の比較例の場合と比べて、周波数の比ｆｚ１／ｆｐ１のバラツキを小さく抑えることが可能となり、スイッチングレギュレーターの制御ループの安定性を向上できる。

また本実施形態では、電圧分割回路１１は、出力電圧ＶＯＵＴのノードＮＶＱと電圧分割回路１１の出力ノードＮＸとの間に設けられる第２抵抗回路（ＲＡ）と、電圧分割回路１１の出力ノードＮＸと所定電圧（ＶＳＳ）のノードとの間に設けられる第３抵抗回路（ＲＣ）と、スイッチングレギュレーターの出力電圧ＶＯＵＴのノードＮＶＱと電圧分割回路１１の出力ノードＮＸとの間に設けられる第２キャパシター回路（ＣＡ）と、を有する。

このようにすれば、上式（４）、（６）に示すように、ポールｆｐ１及びゼロ点ｆｚ１の周波数を、集積回路装置１１０内の抵抗回路ＲＡ、ＲＢ及びキャパシター回路ＣＡ、ＣＢにより設定できる。これにより、上式（７）に示すように、周波数の比ｆｚ１／ｆｐ１を容量値の比及び抵抗値の比で決定できる。容量値や抵抗値は絶対値がバラツキを生じても、比のバラツキは小さいので、周波数の比ｆｚ１／ｆｐ１の変動が抑制される。

また本実施形態では、第２抵抗回路（ＲＡ）及び第２キャパシター回路（ＣＡ）により形成されるゼロ点ｆｚ１の周波数と、第１抵抗回路（ＲＢ）及び第１キャパシター回路（ＣＢ）により形成される第１ポール（ｆｐ１）の周波数とは、ｆｚ１＞ｆｐ１を満たすように設定される。より具体的には、ゼロ点ｆｚ１の周波数と第１ポール（ｆｐ１）の周波数との比は、２≦ｆｚ１／ｆｐ１≦４の範囲内に設定されることが望ましい。

このようにすれば、ポールｆｐ１におけるゲインの降下と位相の回転をゼロ点ｆｚ１により戻すことが可能となり、位相余裕を確保できる。また図６で説明したように、周波数の比ｆｚ１／ｆｐ１を２から４の範囲内に設定することで、ユニティゲイン周波数ｆｕｇを共振周波数ｆｐよりも小さくすると共に、位相余裕を十分に確保することが可能となる。

４．電圧分割回路
図７に、抵抗回路ＲＡ〜ＲＣ及びキャパシター回路ＣＡ、ＣＢの詳細な構成例を示す。抵抗回路ＲＡは抵抗素子ＲＡ１を有し、抵抗回路ＲＢは抵抗素子ＲＢ１を有し、抵抗回路ＲＣは抵抗素子ＲＣ１を有する。キャパシター回路ＣＡは、キャパシターＣＡ０〜ＣＡ３とスイッチ素子ＳＡ１〜ＳＡ３とを有し、キャパシター回路ＣＢは、キャパシターＣＢ０〜ＣＢ３とスイッチ素子ＳＢ１〜ＳＢ３とを有する。

キャパシター回路ＣＡのキャパシターＣＡ０は、スイッチングレギュレーターの出力電圧ＶＯＵＴのノードＮＶＱとノードＮＸとの間に設けられる。スイッチ素子ＳＡ１（ＳＡ２、ＳＡ３）とキャパシターＣＡ１（ＣＡ２、ＣＡ３）は、ノードＮＶＱとノードＮＸとの間に直列接続される。スイッチ素子ＳＡ１〜ＳＡ３をオン／オフしてキャパシター回路ＣＡの容量値を調整することで、ゼロ点ｆｚ１（上式（４））を所望の周波数に設定する。

キャパシター回路ＣＢのキャパシターＣＢ０は、ノードＮＸＱとグランド電圧ＶＳＳのノードとの間に設けられる。スイッチ素子ＳＢ１（ＳＢ２、ＳＢ３）とキャパシターＣＢ１（ＣＢ２、ＣＢ３）は、ノードＮＸＱとグランド電圧ＶＳＳのノードとの間に直列接続される。スイッチ素子ＳＢ１〜ＳＢ３をオン／オフしてキャパシター回路ＣＢの容量値を調整することで、ポールｆｐ１（上式（６））を所望の周波数に設定する。

図８に、ユニット抵抗で抵抗回路ＲＡ〜ＲＣを構成し、ユニットキャパシターでキャパシター回路ＣＡ、ＣＢで構成した場合のレイアウト例を示す。なお図８では、スイッチ素子ＳＡ１〜ＳＡ３、ＳＢ１〜ＳＢ３と素子間の接続配線は図示を省略している。

ユニットキャパシターＣＵ１〜ＣＵ８は、集積回路装置１１０の基板に対する平面視において、第１方向Ｄ１及び第２方向Ｄ２に沿った等間隔のマトリックス状に配置される。第２方向Ｄ２は第１方向に直交する方向である。ユニットキャパシターＣＵ１〜ＣＵ８は、縦横のサイズが同一であり、同一タイプ（種類）のキャパシター（例えばＭＩＭ（Metal Insulator Metal）型キャパシター、ＰＩＰ（Poly-silicon Insulator Poly-silicon）型キャパシター等）である。図７のキャパシターＣＡ０〜ＣＡ３、ＣＢ０〜ＣＢ３は、それぞれ、１つの又は並列接続された複数のユニットキャパシターで構成される。

ユニット抵抗ＲＵ１〜ＲＵ１０は、第１方向Ｄ１に沿って等間隔に並んでおり、その長辺が第２方向Ｄ２に沿うように配置される。例えば長辺方向（Ｄ２又はＤ２の反対方向）がユニット抵抗ＲＵ１〜ＲＵ１０に電流の流れる方向である。ユニット抵抗ＲＵ１〜ＲＵ１０は、縦横のサイズが同一であり、同一タイプ（種類）の抵抗素子（例えばポリシリコン抵抗等）である。ユニット抵抗ＲＵ１〜ＲＵ１０の周囲には、各ユニットでプロセスの影響（例えばエッチングによる抵抗値の変動）を同一にするためにダミー抵抗ＤＲが配置される。ユニット抵抗ＲＵ１〜ＲＵ１０とダミー抵抗ＤＲは、同一タイプの抵抗素子である。図７の抵抗素子ＲＡ１〜ＲＣ１は、それぞれ、１つの又は直列接続された複数のユニット抵抗で構成される。

なお、ユニットキャパシターＣＵ１〜ＣＵ８とユニット抵抗ＲＵ１〜ＲＵ１０の数や配置は図８に限定されない。また、ユニット抵抗は全て同一サイズである必要はなく、例えばユニット抵抗ＲＵ１〜ＲＵ１０とはサイズが異なるユニット抵抗を用意し、それらを組み合わせて抵抗回路を構成してもよい。

以上に説明したように、本実施形態では、第１キャパシター回路（ＣＢ）及び第２キャパシター回路（ＣＡ）は、ユニットキャパシターで形成される。ここでユニットキャパシターとは、半導体プロセスにおいて、同一形状のレイアウトにより形成されるキャパシター素子である。

ユニットキャパシターは形状が同一であるため、例えばエッチング工程等のバラツキによって縦横の長さが変動したとしても、その変動による容量値の変化をほぼ同一にすることが可能である。これにより、ゼロ点ｆｚ１とポールｆｐ１の周波数の比ｆｚ１／ｆｐ１の変動幅をより低下させることができる。

なお本実施形態では、ユニット抵抗やユニットキャパシターを用いる場合に限定されない。例えば、第１抵抗回路（ＲＢ）及び第２抵抗回路（ＲＡ）は、集積回路装置１１０内の同一タイプの抵抗素子で形成され、第１キャパシター回路（ＣＢ）及び第２キャパシター回路（ＣＡ）は、集積回路装置１１０内の同一タイプのキャパシター素子で形成されてもよい。

ユニット抵抗やユニットキャパシターを用いなくても、集積回路装置１１０内の同一素子を用いることで、抵抗値の比や容量値の比をほぼ一定に保つことができるため、制御ループが発振しない程度の範囲内に周波数の比ｆｚ１／ｆｐ１を収めることが可能である。

また、本実施形態では、第１抵抗回路（ＲＢ）及び第２抵抗回路（ＲＡ）は、半導体プロセスのプロセス変動による抵抗値の変化が同方向である抵抗素子で形成され、第１キャパシター回路（ＣＢ）及び第２キャパシター回路（ＣＡ）は、半導体プロセスのプロセス変動による容量値の変化が同方向であるキャパシター素子で形成されてもよい。

例えば、２つの抵抗素子を、電流の流れる向きが同方向となるように配置しておけば、それらの抵抗素子のサイズが異なる場合であっても、プロセス変動による抵抗値の変化は同方向である。変化が同方向とは、一方の値が大きくなれば他方の値も大きくなることであり、その変化の大きさは同一でなくともよい。このような手法によっても、抵抗値の比や容量値の比の変動を抑制し、ループの安定性を向上できる。

５．誤差増幅回路
図９に、誤差増幅回路１２の詳細な構成例を示す。誤差増幅回路１２は、Ｐ型トランジスターＴＰＡ〜ＴＰＤ、Ｎ型トランジスターＴＮＡ〜ＴＮＤ、キャパシターＣＥＰ、電流バイアス回路ＩＢ（例えばカレントミラー回路）を含む。

Ｐ型トランジスターＴＰＡのゲートには、正極の入力ノードＮＩＰが接続され、Ｐ型トランジスターＴＰＢのゲートには、負極の入力ノードＮＩＮが接続される。例えば負極の入力ノードＮＩＮの電圧よりも正極の入力ノードＮＩＰの電圧が高くなった場合を考える。この場合、差動対の負極側の電流の方が正極側の電流よりも大きくなり、Ｎ型トランジスターＴＮＤのゲート電圧はＮ型トランジスターＴＮＣのゲート電圧よりも小さくなる。Ｐ型トランジスターＴＰＣ、ＴＰＤはカレントミラーを構成しているので、出力ノードＮＥＱの電圧が上昇することになる。このようにして、差動入力の電圧差が増幅される。

このような誤差増幅回路１２を小信号近似でモデル化した場合、出力ノードＮＥＱから見るとキャパシターＣＥＰとトランジスターＴＰＤ、ＴＮＤの抵抗とが並列に接続されており、ポールが発生する。このポールの周波数は、キャパシターＣＥＰの有無や容量値、トランジスターのサイズや特性（例えばｇｍ）等により決まり、それらのパラメーターのプロセス変動によってバラツキが生じる。

図１０（Ａ）に、キャパシターＣＥＰを設けない場合（ＣＥＰ＝０ｐＦ）の場合の誤差増幅回路１２の周波数特性のシミュレーション結果を示す。図１０（Ｂ）に、キャパシターＣＥＰを設けた場合の誤差増幅回路１２の周波数特性のシミュレーション結果を示す。図１０（Ａ）、図１０（Ｂ）から、キャパシターＣＥＰの容量を小さくするほどポールの周波数を高く設定できることが分かる。即ち、誤差増幅回路１２のポール（最も低い周波数のポール）の周波数がポールｆｐ２よりも高くなるように、キャパシターＣＥＰの容量値を調整することによって、誤差増幅回路１２のポールがスイッチングレギュレーターの制御ループの周波数特性に影響を与えないようにできる。

６．電子機器
図１１に、本実施形態のスイッチングレギュレーターを適用した電子機器の構成例を示す。なお、以下では電気光学パネルを駆動するドライバーにスイッチングレギュレーターを適用した場合を例に説明するが、本実施形態はこれに限定されず、スイッチングレギュレーターにより電源供給を行う種々の電子機器に適用できる。

図１１の電子機器は、画像表示を行う電気光学パネル２３０と、電気光学パネル２３０を駆動するドライバー２１０と、ドライバー２１０の制御を行うホストコントローラー２００と、を含む。このような電子機器としては、例えば携帯電話端末やスマートフォン等のモバイル端末を想定でき、ホストコントローラー２００としては、例えばアンテナを介して基地局との通信を行うベースバンドエンジンを想定できる。

電気光学パネル２３０は、基板（ガラス基板）上に液晶とトランジスター（例えばＴＦＴ（Thin Film Transistor））で構成された画素がマトリックス状に配置されたアクティブマトリックス型の液晶パネルである。なお電気光学パネル２３０は、パッシブマトリックス型の液晶パネルであってもよいし、或はＥＬ（Electro-Luminescence）パネル等の液晶パネル以外の表示パネルであってもよい。

ドライバー２１０は、スイッチングレギュレーター３０１を有する電源回路３００と、電気光学パネル２３０のデータ線（ソース線）を駆動するデータドライバー３１０（ソースドライバー）と、電気光学パネル２３０の走査線（ゲート線）を選択する走査ドライバー３２０（ゲートドライバー）と、を含む。このドライバー２１０は、例えば集積回路装置として構成される。図示を省略しているが、スイッチングレギュレーター３０１に用いるインダクター等は外付け部品として集積回路装置の外部に設けられる。

電源回路３００は、スイッチングレギュレーター３０１を含む。また更に、スイッチドキャパシター回路により電圧変換を行う昇圧回路や、レギュレーター等を含んでもよい。それらの昇圧回路やレギュレーターは、システムの電源電圧ＶＤＤやスイッチングレギュレーター３０１の出力電圧ＶＯＵＴに基づいて、電気光学パネル２３０を駆動するための電圧を生成する。

データドライバー３１０は、電源回路３００が生成したデータ線駆動用電圧ＡＶＤＤＰ、ＡＶＤＤＮに基づいて電気光学パネル２３０のデータ線を駆動する。例えばデータドライバー３１０は、隣り合うデータ線を正負交互に極性を反転させて駆動するドット反転駆動を行う。ドット反転駆動とは、例えばＲＧＢのデータ線がある場合に、Ｒ、Ｂのデータ線を正極性（ＡＶＤＤＰ〜ＶＣＯＭの範囲）で駆動し、Ｇのデータ線を負極性（ＡＶＤＤＮ〜ＶＣＯＭの範囲）で駆動する手法である。

より具体的には、データドライバー３１０には、ホストコントローラー２００から水平同期信号と、ドットクロックと、ドットクロックに同期した画像データと、が入力される。データドライバー３１０は、水平同期信号とドットクロックに基づいて走査線ごとに画像データをラッチする。またデータドライバー３１０は、電圧ＡＶＤＤＰやＡＶＤＤＮを用いて階調電圧を生成する。そして、ラッチした画像データに応じた階調電圧をデータ線毎にＤ／Ａコンバーターで選択し、その階調電圧をデータ線駆動アンプで増幅してデータ線に出力する。データ線駆動アンプには、電圧ＡＶＤＤＰを電源とする正極性用アンプと電圧ＡＶＤＤＮを電源とする負極性用アンプとがあり、ドット反転駆動に応じていずれかのアンプが選択される。

走査ドライバー３２０は、電源回路３００が生成したゲート用電圧ＶＧＨ、ＶＧＬに基づいて電気光学パネル２３０の走査線を選択する。具体的には、走査ドライバー３２０には、ホストコントローラー２００から垂直同期信号と水平同期信号が入力される。走査ドライバー３２０は、その垂直同期信号と水平同期信号に基づいて選択した走査線をアクティブ（例えばゲート用電圧ＶＧＨ）にする。電気光学パネル２３０では、その選択された走査線に接続される画素のトランジスターがオンになり、その画素にデータ線を介してデータ電圧が書き込まれる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また集積回路装置（制御回路）、スイッチングレギュレーター、ドライバー、電子機器の構成・動作や、スイッチングレギュレーターの制御手法等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０ 信号生成回路、１１ 電圧分割回路、１２ 誤差増幅回路、
１３ 基準電圧生成回路、１４ 発振回路、１５ 比較回路、２０ 出力回路、
３０ Ｎ型トランジスター、４０ インダクター、５０ ダイオード、
６０ キャパシター、１００ 制御回路、１１０ 集積回路装置、
２００ ホストコントローラー、２１０ ドライバー、２３０ 電気光学パネル、
３００ 電源回路、３０１ スイッチングレギュレーター、
３１０ データドライバー、３２０ 走査ドライバー、
Ｃ１ キャパシター、ＣＡ，ＣＢ キャパシター回路、
ＣＡ０〜ＣＡ３，ＣＢ０〜ＣＢ３ キャパシター、ＣＥＰ キャパシター、
ＣＵ１〜ＣＵ８ ユニットキャパシター、ＤＲ ダミー抵抗、
ｆｐ 共振周波数、ｆｐ０〜ｆｐ２ ポール、ｆｕｇ ユニティゲイン周波数、
ｆｚ１ ゼロ点、ＧＤ 駆動信号、ＩＢ 電流バイアス回路、
ＩＱ，ＩＴ 電流、ＲＡ〜ＲＣ 抵抗回路、ＲＡ１〜ＲＣ１ 抵抗素子、
ＲＵ１〜ＲＵ１０ ユニット抵抗、
ＳＡ１〜ＳＡ３，ＳＢ１〜ＳＢ３ スイッチ素子、ＳＧ 制御信号、
Ｔ１〜Ｔ３ 期間、ＴＮＡ〜ＴＮＤ Ｎ型トランジスター、
ＴＰＡ〜ＴＰＤ Ｐ型トランジスター、ＶＤＤ 電源電圧、
ＶＯＵＴ 出力電圧、Ｖｒｅｆ 基準電圧、ＶＳＳ グランド電圧、
ＶＴＷ 三角波、ＶＸ 分割電圧

Claims (13)

1. スイッチングレギュレーターの制御信号を生成する信号生成回路と、
   前記制御信号を受けて前記スイッチングレギュレーターの駆動信号を出力する出力回路と、
   を含み、
   前記信号生成回路は、
   スイッチングレギュレーターの出力電圧を分割する電圧分割回路と、
   第１入力端子及び第２入力端子を有する誤差増幅回路と、
   前記電圧分割回路の分割電圧の出力ノードと前記誤差増幅回路の前記第１入力端子との間に設けられる第１抵抗回路と、
   前記誤差増幅回路の前記第１入力端子と所定電圧のノードとの間に設けられる第１キャパシター回路と、
   を有することを特徴とする集積回路装置。
2. 請求項１において、
   前記電圧分割回路は、
   前記スイッチングレギュレーターの前記出力電圧のノードと前記電圧分割回路の前記出力ノードとの間に設けられる第２抵抗回路と、
   前記電圧分割回路の前記出力ノードと前記所定電圧のノードとの間に設けられる第３抵抗回路と、
   前記出力電圧のノードと前記電圧分割回路の前記出力ノードとの間に設けられる第２キャパシター回路と、
   を有することを特徴とする集積回路装置。
3. 請求項２において、
   前記第２抵抗回路及び前記第２キャパシター回路により形成されるゼロ点の周波数ｆｚ１と、前記第１抵抗回路及び前記第１キャパシター回路により形成される第１ポールの周波数ｆｐ１とは、ｆｚ１＞ｆｐ１を満たすように設定されることを特徴とする集積回路装置。
4. 請求項３において、
   前記ゼロ点の周波数ｆｚ１と前記第１ポールの周波数ｆｐ１との比は、２≦ｆｚ１／ｆｐ１≦４の範囲内に設定されることを特徴とする集積回路装置。
5. 請求項３又は４において、
   前記スイッチングレギュレーターの共振周波数をｆｐとする場合に、前記ゼロ点の周波数ｆｚ１は、ｆｚ１＜ｆｐを満たすように設定されることを特徴とする集積回路装置。
6. 請求項２乃至５のいずれかにおいて、
   前記第２抵抗回路及び前記第３抵抗回路及び前記第２キャパシター回路により形成される第２ポールの周波数をｆｐ２とする場合に、前記誤差増幅回路が有するポールのうち最も低い周波数のポールの周波数ｆｐＥは、ｆｐＥ＞ｆｐ２を満たすように設定されることを特徴とする集積回路装置。
7. 請求項２乃至６のいずれかにおいて、
   前記第１キャパシター回路及び前記第２キャパシター回路は、ユニットキャパシターで形成されることを特徴とする集積回路装置。
8. 請求項７において、
   前記第１キャパシター回路及び前記第２キャパシター回路は、前記ユニットキャパシターの接続をオン・オフすることにより容量値を変化させるスイッチ素子を有することを特徴とする集積回路装置。
9. 請求項２乃至８のいずれかにおいて、
   前記第１キャパシター回路及び前記第２キャパシター回路は、ＭＩＭ型キャパシター又はＰＩＰ型キャパシターで形成されることを特徴とする集積回路装置。
10. 請求項２乃至６のいずれかにおいて、
    前記第１抵抗回路及び前記第２抵抗回路は、前記集積回路装置内の同一タイプの抵抗素子で形成され、
    前記第１キャパシター回路及び前記第２キャパシター回路は、前記集積回路装置内の同一タイプのキャパシター素子で形成されることを特徴とする集積回路装置。
11. 請求項２乃至６のいずれかにおいて、
    前記第１抵抗回路及び前記第２抵抗回路は、半導体プロセスのプロセス変動による抵抗値の変化が同方向である抵抗素子で形成され、
    前記第１キャパシター回路及び前記第２キャパシター回路は、半導体プロセスのプロセス変動による容量値の変化が同方向であるキャパシター素子で形成されることを特徴とする集積回路装置。
12. 請求項１乃至１１のいずれかに記載された集積回路装置を含むことを特徴とするスイッチングレギュレーター。
13. 請求項１２に記載されたスイッチングレギュレーターを含むことを特徴とする電子機器。

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