KR20220046116A

KR20220046116A - 증폭기 및 증폭기를 포함하는 전자 장치

Info

Publication number: KR20220046116A
Application number: KR1020200129164A
Authority: KR
Inventors: 남현석
Original assignee: 삼성전자주식회사
Priority date: 2020-10-07
Filing date: 2020-10-07
Publication date: 2022-04-14
Also published as: US20220109408A1; US20230246598A1; CN114301398A; US11637533B2

Abstract

본 발명은 증폭기에 관한 것이다. 본 발명의 증폭기는 제1 입력 전압 및 제2 입력 전압의 차이를 증폭하여 제1 전류 및 제2 전류를 생성하는 입력 회로, 제1 전류 및 제2 전류의 차이를 증폭하여 제3 전류 및 제4 전류를 생성하고, 그리고 제3 전류 및 제4 전류의 차이를 출력 노드를 통해 출력하는 양의 피드백 회로, 그리고 온도의 변화에 응답하여 양의 피드백 단의 증폭률을 조절하는 온도 보상 회로를 포함한다.

Description

증폭기 및 증폭기를 포함하는 전자 장치{AMPLIFIER AND ELECTRONIC DEVICE INCLUDING AMPLIFIER}

본 발명은 전자 장치에 관한 것으로, 더 상세하게는 온도 및 전압에 따른 변화를 보상하는 증폭기 및 증폭기를 포함하는 전자 장치에 관한 것이다.

증폭기는 입력되는 전압들의 차이 또는 입력되는 전류들의 차이를 증폭하고, 증폭된 결과를 전압 또는 전류로 출력할 수 있다. 증폭기는 전자 장치들의 다양한 구성 요소들에서 사용될 수 있다. 특히 전자 장치들의 전력을 제어하는 구성 요소들에서 증폭기가 사용될 수 있다.

증폭기의 증폭 과정은 아날로그 방식으로 수행된다. 따라서, 주변 온도, 전원 전압의 변화와 같은 변인들은 증폭기의 증폭 과정에 영향을 줄 수 있다. 예를 들어, 온도 및 전압이 변화함에 따라, 증폭기의 증폭률이 달라질 수 있다. 이러한 증폭기의 민감도는 증폭기를 포함하는 구성 요소들 및 전자 장치의 성능에 영향을 줄 수 있다.

특히 증폭기는 전자 장치의 내부에서 보상 회로에 주로 사용되며, 따라서 증폭기의 증폭률이 변화하는 것은 증폭기를 포함하는 전자 장치의 안정성을 열화시킬 수 있다. 따라서, 온도의 변화 및 전압의 변화와 같은 환경의 변화에 영향을 받지 않는, 또는 적어도 환경의 변화를 보상할 수 있는 증폭기에 대한 요구가 존재한다.

본 발명의 목적은 온도의 변화를 보상하여, 온도의 변화에 영향을 받지 않는 증폭기를 제공하는 데 있다. 본 발명의 또 다른 목적은 전압의 변화를 보상하여, 전압의 변화에 영향을 받지 않는 증폭기를 제공하는 데 있다.

본 발명의 실시 예에 따른 증폭기는 제1 입력 전압 및 제2 입력 전압의 차이를 증폭하여 제1 전류 및 제2 전류를 생성하는 입력 회로, 제1 전류 및 제2 전류의 차이를 증폭하여 제3 전류 및 제4 전류를 생성하고, 그리고 제3 전류 및 제4 전류의 차이를 출력 노드를 통해 출력하는 양의 피드백 회로, 그리고 온도의 변화에 응답하여 양의 피드백 단의 증폭률을 조절하는 온도 보상 회로를 포함한다.

본 발명의 실시 예에 따른 전자 장치는 증폭기, 온도의 변화에 따른 증폭기의 증폭률의 변화를 보상하는 온도 보상 회로, 그리고 전원 전압의 변화에 따른 증폭기의 증폭률의 변화를 보상하는 전압 보상 회로를 포함한다. 증폭기는 전류 소스, 제1 입력 전압에 응답하여 전류 소스로부터 제1 전류를 생성하는 제1 트랜지스터, 제2 입력 전압에 응답하여 전류 소스로부터 제2 전류를 생성하는 제2 트랜지스터, 제1 전류에 기반하여 제3 전류를 싱크하는 제1 전류 미러, 제2 전류에 기반하여 제4 전류를 싱크하는 제2 전류 미러, 제3 전류가 생성되는 제1 노드에 연결된 제1 단자, 온도 보상 회로에 연결된 제2 단자, 그리고 제2 전류가 생성되는 제2 노드에 연결된 게이트를 포함하는 제1 트랜지스터, 제2 노드에 연결된 제1 단자, 온도 보상 회로에 연결된 제2 단자, 그리고 제1 노드에 연결된 게이트를 포함하는 제2 트랜지스터, 제1 노드에 연결되고, 제1 전류 및 제1 트랜지스터를 통해 흐르는 전류에 기반하여 제5 전류를 생성하는 제3 전류 미러, 제2 노드에 연결되고, 제2 전류 및 제2 트랜지스터를 통해 흐르는 전류에 기반하여 제6 전류를 생성하는 제4 전류 미러, 그리고 제5 전류에 기반하여 제7 전류를 생성하는 제5 전류 미러를 포함한다. 증폭기는 제6 전류와 제7 전류의 차이를 출력한다.

본 발명의 실시 예에 따른 전자 장치는 운영체제 및 응용들을 구동하는 프로세서, 프로세서의 제어에 따라 제1 이미지를 표시하고 제2 이미지를 생성하는 디스플레이 장치, 프로세서의 제어에 따라 제1 오디오 신호를 출력하고 그리고 제2 오디오 신호를 생성하는 오디오 장치, 프로세서의 동작에 이용되는 시스템 메모리, 프로세서의 제어에 따라 데이터를 저장하는 불휘발성 메모리를 포함하는 스토리지 장치, 그리고 프로세서, 디스플레이 장치, 오디오 장치, 시스템 메모리, 또는 스토리지 장치 중 적어도 하나에 전원을 공급하는 전력 관리 회로를 포함한다. 전력 관리 회로는 증폭기를 포함한다. 증폭기는 제1 입력 전압 및 제2 입력 전압의 차이를 증폭하여 제1 전류 및 제2 전류를 생성하는 입력 회로, 제1 전류 및 제2 전류의 차이를 증폭하여 제3 전류 및 제4 전류를 생성하고, 그리고 제3 전류 및 제4 전류의 차이를 출력 노드를 통해 출력하는 양의 피드백 회로, 그리고 온도의 변화에 응답하여 양의 피드백 단의 증폭률을 조절하는 온도 보상 회로를 포함한다.

본 발명에 따르면, 온도의 변화에 따른 저항의 저항값의 변화와 트랜지스터의 저항값의 변화에 기반하여 증폭기의 트랜스컨덕턴스의 변화가 보상된다. 따라서, 온도의 변화에 영향을 받지 않는 증폭기가 제공된다. 또한, 본 발명에 따르면, 전압 강하량에 기반하여 증폭기가 바이어스 된다. 따라서, 전압의 변화에 영향을 받지 않는 증폭기가 제공된다.

도 1은 본 발명의 제1 실시 예에 따른 증폭기를 보여준다.
도 2는 도 1의 증폭기에서 양의 피드백이 작용하는 예를 보여준다.
도 3은 도 1의 증폭기에서 양의 피드백이 작용하는 과정을 보여준다.
도 4는 본 발명의 제2 실시 예에 따른 증폭기를 보여준다.
도 5는 온도에 따른 저항값들의 예를 보여준다.
도 6은 증폭기의 동작 방법의 예를 보여준다.
도 7은 본 발명의 제3 실시 예에 따른 증폭기를 보여준다.
도 8은 본 발명의 제4 실시 예에 따른 증폭기를 보여준다.
도 9는 본 발명의 실시 예에 따른 증폭기를 포함하는 전자 장치의 예를 보여준다.
도 10은 본 발명의 실시 예에 따른 증폭기를 포함하는 전자 장치의 다른 예를 보여준다.
도 11은 본 발명의 실시 예에 따른 증폭기를 포함하는 전자 장치의 또 다른 예를 보여준다.
도 12는 도 9의 전자 장치, 도 6의 전자 장치 또는 도 7의 전자 장치를 포함하는 전자 장치의 예를 보여준다.

이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.

아래의 상세한 설명에서, 다양한 전류 미러들이 언급될 수 있다. 별도로 언급되지 않으면, 전류 미러들의 미러링 비율은 1:1일 수 있다. 그러나 전류 미러링 비율은 한정되지 않으며, 필요에 따라 다양하게 조절될 수 있다.

도 1은 본 발명의 제1 실시 예에 따른 증폭기(100)를 보여준다. 도 1을 참조하면, 증폭기(100)는 입력 회로(110) 및 양의 피드백 회로(120)를 포함할 수 있다. 입력 회로(110)는 제1 입력 전압(VP) 및 제2 입력 전압(VN)을 수신할 수 있다. 입력 회로(110)는 제1 입력 전압(VP) 및 제2 입력 전압(VN)의 차이를 증폭하여 제1 전류(I1) 및 제2 전류(I2)를 생성(예를 들어, 싱크)할 수 있다.

양의 피드백 회로(120)는 제1 전류(I1) 및 제2 전류(I2)의 차이를 증폭하여 제3 전류(I3) 및 제4 전류(I4)를 생성할 수 있다. 제1 전류(I1) 및 제2 전류(I2)의 차이를 증폭하는 것은 양의 피드백에 기반하여 수행될 수 있다. 양의 피드백 회로(120)는 제3 전류(I3) 및 제4 전류(I4)의 차이를 제1 출력 노드(OUT)를 통해 출력 전류(IOUT)로 출력할 수 있다. 제1 출력 노드(OUT)에 부하 임피던스(ZL)가 연결된 때에, 양의 피드백 회로(120)는 제1 출력 노드(OUT)를 통해 제1 출력 전압(VOUT)을 출력하는 것으로 이해될 수 있다. 제1 출력 전압(VOUT)은 출력 전류(IOUT)와 부하 임피던스(ZL)의 곱에 대응할 수 있다.

입력 회로(110)는 전류 소스(111), 제1 입력 트랜지스터(112), 제2 입력 트랜지스터(113), 제3 입력 트랜지스터(114), 제4 입력 트랜지스터(115), 제5 입력 트랜지스터(116), 그리고 제6 입력 트랜지스터(117)를 포함할 수 있다. 전류 소스(111)는 전원 전압(VDD)이 인가되는 전원 노드로부터 전류를 출력할 수 있다.

제1 입력 트랜지스터(112)의 게이트에 제1 입력 전압(VP)이 인가될 수 있다. 제1 입력 트랜지스터(112)는 PMOS 트랜지스터일 수 있다. 제1 입력 트랜지스터(112)는 제1 입력 전압(VP)에 응답하여 전류 소스(111)로부터 출력되는 전류 중 일부 전류를 흘릴 수 있다. 제1 입력 전압(VP)의 레벨이 증가할수록, 제1 입력 트랜지스터(112)가 흘리는 일부 전류의 양은 감소할 수 있다. 제1 입력 전압(VP)의 레벨이 감소할수록, 제1 입력 트랜지스터(112)가 흘리는 일부 전류의 양은 증가할 수 있다.

제2 입력 트랜지스터(113)의 게이트에 제2 입력 전압(VN)이 인가될 수 있다. 제2 입력 트랜지스터(113)는 PMOS 트랜지스터일 수 있다. 제2 입력 트랜지스터(113)는 제2 입력 전압(VN)에 응답하여 전류 소스(111)로부터 출력되는 전류 중 나머지 일부 전류를 흘릴 수 있다. 제2 입력 전압(VN)의 레벨이 증가할수록, 제2 입력 트랜지스터(113)가 흘리는 나머지 일부 전류의 양은 감소할 수 있다. 제2 입력 전압(VN)의 레벨이 감소할수록, 제2 입력 트랜지스터(113)가 흘리는 나머지 일부 전류의 양은 증가할 수 있다.

제3 입력 트랜지스터(114)는 제1 입력 트랜지스터(112)와 접지 전압(GND)이 인가되는 접지 노드의 사이에 연결될 수 있다. 제4 입력 트랜지스터(115)는 제1 노드(N1)와 접지 노드의 사이에 연결될 수 있다.

제3 입력 트랜지스터(114) 및 제4 입력 트랜지스터(115)는 제1 입력 트랜지스터(112)를 통해 흐르는 전류에 기반하여 제1 노드(N1)에서 제1 전류(I1)를 생성(예를 들어, 싱크)하는 제1 입력 전류 미러일 수 있다. 제1 입력 트랜지스터(112)를 통해 흐르는 전류의 양과 제1 전류(I1)의 양의 비율은 제3 입력 트랜지스터(114) 및 제4 입력 트랜지스터(115)의 사이즈(예를 들어, 채널 폭)의 비율에 대응할 수 있다. 예를 들어, 제1 입력 트랜지스터(112)를 통해 흐르는 전류의 양과 제1 전류(I1)의 양은 같을 수 있다. 제3 입력 트랜지스터(114) 및 제4 입력 트랜지스터(115)는 NMOS 트랜지스터들일 수 있다.

제5 입력 트랜지스터(116)는 제2 입력 트랜지스터(113)와 접지 전압(GND)이 인가되는 접지 노드의 사이에 연결될 수 있다. 제6 입력 트랜지스터(117)는 제2 노드(N2)와 접지 노드의 사이에 연결될 수 있다.

제5 입력 트랜지스터(116) 및 제6 입력 트랜지스터(117)는 제2 입력 트랜지스터(113)를 통해 흐르는 전류에 기반하여 제2 노드(N2)에서 제2 전류(I2)를 생성(예를 들어, 싱크)하는 제2 입력 전류 미러일 수 있다. 제2 입력 트랜지스터(113)를 통해 흐르는 전류의 양과 제2 전류(I2)의 양의 비율은 제5 입력 트랜지스터(116) 및 제6 입력 트랜지스터(117)의 사이즈(예를 들어, 채널 폭)의 비율에 대응할 수 있다. 예를 들어, 제2 입력 트랜지스터(113)를 통해 흐르는 전류의 양과 제2 전류(I2)의 양은 같을 수 있다. 제5 입력 트랜지스터(116) 및 제6 입력 트랜지스터(117)는 NMOS 트랜지스터들일 수 있다.

양의 피드백 회로(120)는 제1 피드백 트랜지스터(121), 제2 피드백 트랜지스터(122), 제3 피드백 트랜지스터(123), 제4 피드백 트랜지스터(124), 제5 피드백 트랜지스터(125), 제6 피드백 트랜지스터(126), 제7 피드백 트랜지스터(127), 그리고 제8 피드백 트랜지스터(128)를 포함할 수 있다.

제1 피드백 트랜지스터(121)의 게이트는 제2 노드(N2)에 연결될 수 있다. 제1 피드백 트랜지스터(121)는 제2 노드(N2)의 전압에 응답하여 전원 노드로부터 제1 노드(N1)로 전류(예를 들어, I_121)를 흘릴 수 있다. 제1 피드백 트랜지스터(121)는 PMOS 트랜지스터일 수 있다.

제2 피드백 트랜지스터(122)의 게이트는 제1 노드(N1)에 연결될 수 있다. 제2 피드백 트랜지스터(122)는 제1 노드(N1)의 전압에 응답하여 전원 노드로부터 제2 노드(N2)로 전류(예를 들어, I_122)를 흘릴 수 있다. 제2 피드백 트랜지스터(122)는 PMOS 트랜지스터일 수 있다.

제3 피드백 트랜지스터(123) 및 제4 피드백 트랜지스터(124)는 제1 전류(I1) 및 제1 피드백 트랜지스터(121)를 통해 흐르는 전류(I_121)에 기반하여 전류(예를 들어, 중간 전류)를 생성(예를 들어, 출력)하는 제1 피드백 전류 미러일 수 있다. 예를 들어, 제1 피드백 전류 미러는 제1 전류(I1)로부터 제1 피드백 트랜지스터(121)를 통해 흐르는 전류(I_121)를 감한 양에 해당하는 중간 전류를 생성할 수 있다. 제3 피드백 트랜지스터(123) 및 제4 피드백 트랜지스터(124)는 PMOS 트랜지스터들일 수 있다.

제5 피드백 트랜지스터(125) 및 제6 피드백 트랜지스터(126)는 제2 전류(I2) 및 제2 피드백 트랜지스터(122)를 통해 흐르는 전류(I_122)에 기반하여 제4 전류(I4)를 생성(예를 들어, 출력)하는 제2 피드백 전류 미러일 수 있다. 예를 들어, 제2 피드백 전류 미러는 제2 전류(I2)로부터 제5 피드백 트랜지스터(125)를 통해 흐르는 전류(I_125)를 감한 양에 해당하는 제8 전류(I8)를 생성할 수 있다. 제5 피드백 트랜지스터(125) 및 제6 피드백 트랜지스터(126)는 PMOS 트랜지스터들일 수 있다.

제7 피드백 트랜지스터(127) 및 제8 피드백 트랜지스터(128)는 제1 피드백 전류 미러로부터 출력되는 전류, 즉 제4 피드백 트랜지스터(124)를 통해 흐르는 전류(I_124)에 기반하여 제3 전류(I3)를 생성(예를 들어, 싱크)하는 제3 피드백 전류 미러일 수 있다. 제7 피드백 트랜지스터(127) 및 제8 피드백 트랜지스터(128)는 NMOS 트랜지스터들일 수 있다.

제6 피드백 트랜지스터(126)(또는 제2 피드백 전류 미러)는 제1 출력 노드(OUT)로 제4 전류(I4)를 출력하고, 그리고 제8 피드백 트랜지스터(128)(또는 제3 피드백 전류 미러)는 제1 출력 노드(OUT)로부터 제3 전류(I3)를 싱크할 수 있다. 제4 전류(I4)의 양과 제3 전류(I3)의 양에 기반하여, 제1 출력 노드(OUT)의 출력 전류(IOUT)의 양 또는 제1 출력 노드(OUT)에 연결된 부하 임피던스(ZL)의 제1 출력 전압(VOUT)이 결정될 수 있다.

도 2는 도 1의 증폭기(100)에서 양의 피드백이 작용하는 예를 보여준다. 도 3은 도 1의 증폭기(100)에서 양의 피드백이 작용하는 과정을 보여준다. 도 2 및 도 3을 참조하면, S210 단계에서, 제1 입력 전압(VP)의 증가는 제1 전류(I1)의 감소를 유발할 수 있다. S110 단계로 표시된 바와 같이, 제1 입력 전압(VP)의 증가는 제1 입력 트랜지스터(112)를 통해 흐르는 전류의 감소를 유발할 수 있다. 제1 입력 트랜지스터(112)의 전류가 감소함에 따라, 제1 입력 전류 미러가 생성하는 제1 전류(I1)가 감소할 수 있다.

S220 단계에서, 제1 입력 전압(VP)의 증가는 제2 전류(I2)의 증가를 유발할 수 있다. S110 단계로 표시된 바와 같이, 제1 입력 전압(VP)의 증가는 제1 입력 트랜지스터(112)를 통해 흐르는 전류의 감소를 유발할 수 있다. S120 단계로 표시된 바와 같이, 전류 소스(111)의 전류량은 일정하므로, 제1 입력 트랜지스터(112)를 통해 흐르는 전류의 감소는 제2 입력 트랜지스터(113)를 통해 흐르는 전류의 증가를 유발할 수 있다. 제2 입력 트랜지스터(113)의 전류가 증가함에 따라, 제2 입력 전류 미러가 생성하는 제2 전류(I2)가 증가할 수 있다.

S230 단계에서, 제2 전류(I2)의 증가는 제2 노드(N2)의 전압의 감소를 유발할 수 있다. S130 단계로 표시된 바와 같이, 제2 입력 전류 미러에 의해 싱크되는 제2 전류(I2)의 양이 증가하므로, 제2 전류(I2)가 싱크되는 제2 노드(N2)의 전압이 감소할 수 있다.

이하에서, 양의 피드백이 제1 경로 및 제2 경로로 나뉘어 설명된다. 제1 경로 및 제2 경로에 의한 양의 피드백은 동시에(또는 병렬로) 수행될 수 있다. 제1 경로의 양의 피드백을 우선 참조하면, S240 단계에서, 제2 노드(N2)의 전압의 감소는 제1 피드백 트랜지스터(121)의 전류(I_121)의 증가를 유발할 수 있다. S140 단계로 표시된 바와 같이, 제2 노드(N2)의 전압이 감소하면, 제1 피드백 트랜지스터(121)의 채널이 확장될 수 있다. 따라서, 제1 피드백 트랜지스터(121)를 통해 흐르는 전류(I_121)의 양이 증가할 수 있다.

S250 단계에서, 제1 피드백 트랜지스터(121)를 통해 흐르는 전류(I_121)의 증가는 제1 노드(N1)의 전압의 증가를 유발할 수 있다. S150 단계로 표시된 바와 같이, 제1 피드백 트랜지스터(121)를 통해 제1 노드(N1)에 공급되는 전류(I_121)의 양이 증가함에 따라, 제1 노드(N1)의 전압이 증가할 수 있다.

S260 단계에서, 제1 노드(N1)의 전압의 증가, 제1 피드백 트랜지스터(121)의 전류(I_121)의 증가, 그리고 제1 전류(I1)의 감소는 제3 전류(I3)의 감소를 유발할 수 있다. S160 단계로 표시된 바와 같이, 제1 노드(N1)의 전압이 증가하면, 제3 피드백 트랜지스터(123)를 통해 흐르는 전류(I_123)의 양이 감소할 수 있다.

또한, 제1 피드백 트랜지스터(121)의 전류(I_121)와 제3 피드백 트랜지스터(123)의 전류(I_123)의 합이 제1 전류(I1)인데, 제2 노드(N2)의 전압의 감소로 인해 제1 피드백 트랜지스터(121)의 전류(I_121)가 증가할 수 있다. 따라서, 제3 피드백 트랜지스터(123)의 전류(I_123)는 더 감소할 수 있다. 이에 더하여, 제1 전류(I1)의 감소는 제3 피드백 트랜지스터(123)의 전류(I_123)의 감소를 더 강화할 수 있다.

제3 피드백 트랜지스터(123)의 전류(I_123)가 감소함에 따라 제1 피드백 전류 미러가 출력하는 전류가 감소할 수 있다. 제1 피드백 전류 미러가 출력하는 전류가 감소함에 따라, 제2 피드백 전류 미러가 싱크하는 제3 전류(I3)의 양이 감소할 수 있다.

제2 경로의 양의 피드백을 참조하면, S270 단계에서, 제2 노드(N2)의 전압의 증가, 제2 피드백 트랜지스터(122)의 전류(I_122)의 증가, 그리고 제2 전류(I2)의 감소는 제4 전류(I4)의 감소를 유발할 수 있다. S170 단계로 표시된 바와 같이, 제2 노드(N2)의 전압이 증가하면, 제5 피드백 트랜지스터(125)를 통해 흐르는 전류(I_125)의 양이 감소할 수 있다.

또한, 제2 피드백 트랜지스터(122)의 전류(I_122)와 제5 피드백 트랜지스터(125)의 전류(I_125)의 합이 제2 전류(I2)인데, 제1 노드(N1)의 전압의 증가로 인해 제2 피드백 트랜지스터(122)의 전류(I_122)가 감소할 수 있다. 따라서, 제5 피드백 트랜지스터(125)의 전류(I_125)는 더 증가할 수 있다. 이에 더하여, 제2 전류(I2)의 증가는 제5 피드백 트랜지스터(125)의 전류(I_125)의 증가를 더 강화할 수 있다.

제5 피드백 트랜지스터(125)의 전류(I_125)가 증가함에 따라, S280 단계에서, 제6 피드백 트랜지스터(126)의 전류(I_126), 즉 제2 피드백 전류 미러가 출력하는 제4 전류(I4)가 증가할 수 있다. 제3 전류(I3)(즉, 제8 피드백 트랜지스터(128)의 전류(I_128))가 감소하고 제4 전류(I4)(즉, 제6 피드백 트랜지스터(126)의 전류(I_126))가 증가하므로, S290 단계에서, 출력 전류(IOUT)는 증가하고, 그리고 제1 출력 전압(VOUT)은 증가할 수 있다.

예를 들어, 증폭기(100)는 OTA(Operational Transconductance Amplifier)일 수 있다. 증폭기(100)의 트랜스컨덕턴스는 제1 내지 제8 피드백 트랜지스터들(121~128)의 사이즈들에 의해 조절될 수 있다. 예시적으로, 제1 및 제2 피드백 트랜지스터들(121, 122)의 사이즈들은 동일할 수 있다. 제3 및 제4 피드백 트랜지스터들(123, 124)의 사이즈들은 동일할 수 있다. 제5 및 제6 피드백 트랜지스터들(125, 126)의 사이즈들은 동일할 수 있다. 제7 및 제8 피드백 트랜지스터들(127, 128)의 사이즈들은 동일할 수 있다.

제3 피드백 트랜지스터(123)의 사이즈와 제1 피드백 트랜지스터(121)의 사이즈의 비율은 N:1일 수 있다. 제5 피드백 트랜지스터(125)의 사이즈와 제2 피드백 트랜지스터(122)의 사이즈의 비율은 N:1일 수 있다. N은 '2' 또는 '2'와 인접한 수일 수 있다. 증폭기(100)의 트랜스컨덕턴스(Gm)는 수학식 1로 정의될 수 있다.

수학식 1에서, gm은 입력 회로(110)의 트랜스컨덕턴스일 수 있다. K1은 제3 피드백 트랜지스터(123)의 사이즈(또는 제5 피드백 트랜지스터(125)의 사이즈)에 대한 제1 피드백 트랜지스터(121)의 사이즈(또는 제2 피드백 트랜지스터(122)의 사이즈)의 비율일 수 있다. K2는 제3 피드백 트랜지스터(123)의 사이즈(또는 제5 피드백 트랜지스터(125)의 사이즈)에 대한 제4 피드백 트랜지스터(124)의 사이즈(또는 제6 피드백 트랜지스터(126)의 사이즈)의 비율일 수 있다. 수학식 1은 N에 기반한 수학식 2로 정리될 수 있다.

입력 회로(110)의 트랜스컨덕턴스(gm)는 온도에 의존하여 변할 수 있다. 예를 들어, 온도가 상승함에 따라 입력 회로(110)의 트랜스컨덕턴스(gm)는 감소할 수 있다. 온도가 감소함에 따라 입력 회로(110)의 트랜스컨덕턴스(gm)는 상승할 수 있다.

통상적으로, 증폭기(100)는 전자 장치의 보상 회로의 구성 요소로 사용된다. 증폭기(100)의 트랜스컨덕턴스(Gm)가 온도에 따라 변하면, 보상 회로 및 전자 장치의 안정성이 감소할 수 있다.

도 4는 본 발명의 제2 실시 예에 따른 증폭기(200)를 보여준다. 도 4를 참조하면, 증폭기(200)는 입력 회로(210), 양의 피드백 회로(220), 온도 보상 회로(230), 그리고 전압 보상 회로(240)를 포함할 수 있다.

입력 회로(210)는 전류 소스(211), 그리고 제1 내지 제6 입력 트랜지스터들(212~217)을 포함할 수 있다. 입력 회로(210)는 제1 입력 전압(VP) 및 제2 입력 전압(VN)을 수신하고, 그리고 제1 전류(I1) 및 제2 전류(I2)를 생성(예를 들어, 싱크)할 수 있다. 입력 회로(210)는 도 1의 입력 회로(110)와 동일하게 구성되고 그리고 동일하게 동작한다. 따라서, 중복되는 설명은 생략된다.

양의 피드백 회로(220)는 제1 내지 제8 피드백 트랜지스터들(221~218)을 포함할 수 있다. 양의 피드백 회로(220)는 온도 보상 회로(230)로부터 전압들을 수신하고, 그리고 입력 회로(210)로부터 제1 전류(I1) 및 제2 전류(I2)를 수신할(예를 들어, 입력 회로(210)에 의해 싱크될) 수 있다. 양의 피드백 회로(220)는 제1 출력 노드(OUT)에서 출력 전류(IOUT)를 출력하거나 또는 제1 출력 노드(OUT)의 부하 임피던스(ZL)에서 제1 출력 전압(VOUT)을 출력할 수 있다.

전원 전압(VDD)을 수신하는 대신 온도 보상 회로(230)로부터 전압들을 수신하는 것을 제외하면, 양의 피드백 회로(220)는 도 1의 양의 피드백 회로(120)와 동일하게 구성되고 그리고 동일하게 동작한다. 따라서, 중복되는 설명은 생략된다.

온도 보상 회로(230)는 전원 전압(VDD)을 수신하고, 그리고 온도의 변화를 보상하여 전압들을 생성하고, 그리고 생성된 전압들을 양의 피드백 회로(220)로 전달할 수 있다. 온도 보상 회로(230)는 전압 보상 회로(240)로부터 전달되는 바이어스 전압(VB)에 응답하여 동작할 수 있다.

온도 보상 회로(230)는 제1 온도 보상 저항(231), 제2 온도 보상 저항(232), 제1 온도 보상 트랜지스터(233), 제2 온도 보상 트랜지스터(234), 제3 온도 보상 트랜지스터(235), 그리고 제4 온도 보상 트랜지스터(236)를 포함할 수 있다.

제1 온도 보상 저항(231)은 제1 피드백 트랜지스터(221)와 전원 노드의 사이에 연결될 수 있다. 제2 온도 보상 저항(232)은 제2 피드백 트랜지스터(222)와 전원 노드의 사이에 연결될 수 있다. 제1 온도 보상 저항(231) 및 제2 온도 보상 저항(232)은 온도에 의해 변하지 않는(또는 온도가 변해도 기준값 이내로 변하는) 저항값들을 가질 수 있다.

예를 들어, 제1 온도 보상 저항(231) 및 제2 온도 보상 저항(232)의 각각은 양의 온도 계수를 갖는 저항과 음의 온도 계수를 갖는 저항의 조합으로 구현될 수 있다. 예시적으로, n형으로 도핑된 폴리실리콘은 음의 온도 계수를 가질 수 있다. p형으로 도핑된 폴리실리콘은 양의 온도 계수를 가질 수 있다. 제1 온도 보상 저항(231) 및 제2 온도 보상 저항(232)은 n형으로 도핑된 폴리실리콘 및 p형으로 도핑된 폴리실리콘의 조합으로 구현될 수 있다.

제1 온도 보상 트랜지스터(233)는 제3 피드백 트랜지스터(223)와 전원 노드의 사이에 연결될 수 있다. 제2 온도 보상 트랜지스터(234)는 제4 피드백 트랜지스터(224)와 전원 노드의 사이에 연결될 수 있다. 제3 온도 보상 트랜지스터(235)는 제5 피드백 트랜지스터(225)와 전원 노드의 사이에 연결될 수 있다. 제4 온도 보상 트랜지스터(236)는 제4 피드백 트랜지스터(224)와 전원 노드의 사이에 연결될 수 있다.

제1 내지 제4 온도 보상 트랜지스터들(233~236)은 바이어스 전압(VB)에 의해 트라이오드 상태(triode state)로 바이어스될 수 있다. 트라이오드 상태에서, 제1 내지 제4 온도 보상 트랜지스터들(233~236)은 온도에 따라 변하는 저항값들을 가질 수 있다.

도 5는 온도에 따른 저항값들의 예를 보여준다. 도 5에서, 가로축은 온도를 나타내고, 세로축은 저항값을 나타낸다. 도 4 및 도 5를 참조하면, 제1선(L1)은 제1 온도 보상 저항(131) 및 제2 온도 보상 저항(132)의 저항값들을 나타낸다. 제2선(L2)은 제1 내지 제4 온도 보상 트랜지스터들(233~236)의 저항값들을 나타낸다.

제1 온도 보상 저항(131) 및 제2 온도 보상 저항(132)의 저항값들은 온도가 변해도 변하지 않거나 또는 기준값 이내로 변할 수 있다. 제1 내지 제4 온도 보상 트랜지스터들(233~236)의 저항값들은 온도에 비례하여 변할 수 있다. 예를 들어, 온도가 상승함에 따라 제1 내지 제4 온도 보상 트랜지스터들(233~236)의 저항값들이 상승할 수 있다. 온도가 감소함에 따라 제1 내지 제4 온도 보상 트랜지스터들(233~236)의 저항값들이 감소할 수 있다.

동일한 바이어스 전압(VB)에 의해 바이어스 되므로, 제1 내지 제4 온도 보상 트랜지스터들(233~236)의 저항값들은 동일할 수 있다. 예시적으로, 제1 온도 보상 저항(231)의 양단 전압(또는 제2 온도 보상 저항(232)의 양단 전압)과 제1 온도 보상 트랜지스터(233)의 양단 전압(또는 제3 온도 보상 트랜지스터(235)의 양단 전압)은 같을 수 있다. 제3 피드백 트랜지스터(223)의 전류(I_223)의 양(또는 제5 피드백 트랜지스터(225)의 전류(I_225)의 양)은 제1 피드백 트랜지스터(221)의 전류(I_221)의 전류의 양(또는 제2 피드백 트랜지스터(222)의 전류(I_222)의 양)의 N배일 수 있다.

이때, 제1 온도 보상 저항(231)의 저항값(R_231)(또는 제2 온도 보상 저항(232)의 저항값(R_232))과 제1 온도 보상 트랜지스터(233)의 저항값(R_233)(또는 제3 온도 보상 트랜지스터(235)의 저항값(R_235))의 관계는 수학식 3으로 정리될 수 있다.

수학식 3에 기반하여, 수학식 2는 제1 온도 보상 저항(231)의 저항값(R_231)(또는 제2 온도 보상 저항(232)의 저항값(R_232))과 제1 온도 보상 트랜지스터(233)의 저항값(R_233)(또는 제3 온도 보상 트랜지스터(235)의 저항값(R_235))에 기반하여 수학식 4와 같이 정리될 수 있다.

수학식 4로부터, 증폭기(200)의 트랜스컨덕턴스(Gm) 중에서 양의 피드백 회로(220) 및 온도 보상 회로(230)가 기여하는 부분 트랜스컨덕턴스(Gms)는 수학식 5로 정리될 수 있다.

제1 온도 보상 저항(231)의 저항값(R_231)은 온도에 독립적이고, 그리고 제1 온도 보상 트랜지스터(233)의 저항값(R_233)은 온도에 비례한다. 따라서, 부분 트랜스컨덕턴스(Gms)는 온도에 비례할 수 있다.

입력 회로(210)의 트랜스컨덕턴스(gm)는 온도가 증가함에 따라 감소하고, 그리고 온도가 감소함에 따라 증가한다. 양의 피드백 회로(220) 및 온도 보상 회로(230)의 부분 트랜스컨덕턴스(Gms)는 온도가 증가함에 따라 증가하고, 그리고 온도가 감소함에 따라 감소한다. 따라서, 입력 회로(210)의 트랜스컨덕턴스(gm)의 온도에 따른 변화는 양의 피드백 회로(220) 및 온도 보상 회로(230)의 부분 트랜스컨덕턴스(Gms)의 온도에 따른 변화에 의해 보상될 수 있다.

전압 보상 회로(240)는 전원 전압(VDD)의 변화를 보상하여 바이어스 전압(VB)을 생성할 수 있다. 예를 들어, 전원 전압(VDD)이 변해도, 전압 보상 회로(240)는 바이어스 전압(VB)과 전원 전압(VDD) 사이의 차이를 일정하게 유지할 수 있다.

전압 보상 회로(240)는 전압 보상 저항(241), 그리고 전류 소스(242)를 포함할 수 있다. 전류 소스(242)가 일정량의 전류를 싱크함에 따라, 전원 전압(VDD)으로부터 전압 보상 저항(241)에 의해 전압 강하된 전압이 바이어스 전압(VB)으로 출력될 수 있다.

예시적으로, 전압 보상 저항(241)은 온도가 변해도 변하지 않는, 또는 온도가 변할 때 기준값 이내로 변하는 저항값을 가질 수 있다. 따라서, 전원 전압(VDD)이 변해도, 전원 전압(VDD)과 바이어스 전압(VB) 사이의 차이는 일정하게 유지될 수 있다. 전원 전압(VDD)과 바이어스 전압(VB)의 차이가 일정하게 유지되면, 전원 전압(VDD)이 변해도 제1 내지 제4 온도 보상 트랜지스터들(233~236)의 저항값들은 일정하게 유지될 수 있다.

도 6은 증폭기(200)의 동작 방법의 예를 보여준다. 도 4 및 도 6을 참조하면, S310 단계에서, 증폭기(200)의 전압 보상 회로(240)는 전원 전압(VDD)으로부터의 전압 강하에 의해 바이어스 전압(VB)을 생성할 수 있다. 전원 전압(VDD)이 변해도, 전원 전압(VDD)과 바이어스 전압(VB)의 차이는 유지될 수 있다.

S320 단계에서, 온도 보상 회로(130)는 바이어스 전압(VB)을 이용하여, 트랜지스터들을 온도-의존 저항 소자들로 동작시킬 수 있다. 온도가 증가함에 따라, 제1 내지 제4 온도 보상 트랜지스터들(233~236)의 저항값들은 증가할 수 있다. 온도가 감소함에 따라, 제1 내지 제4 온도 보상 트랜지스터들(233~236)의 저항값들은 감소할 수 있다.

S330 단계에서, 증폭기(200)의 입력 회로(210) 및 양의 피드백 회로(220)는 온도-의존 저항 소자들에 기반하여 양의 피드백을 수행할 수 있다. 양의 피드백으로 인해, 입력 회로(210)의 트랜스컨덕턴스(gm)가 온도에 따라 변하는 특성이 보상될 수 있다.

상술된 바와 같이, 본 발명의 실시 예에 따른 증폭기(200)는 온도 및 전원 전압(VDD)의 변화를 보상할 수 있다. 따라서, 증폭기(200)의 안정성이 향상되고, 증폭기(200)를 포함하는 전자 장치 및 시스템의 안정성이 향상될 수 있다.

본 발명의 기술적 사상에 따른 구성 요소들의 명칭들은 한정되지 않는다. 예시적으로, 입력 회로(210) 및 양의 피드백 회로(220)는 증폭기로 참조될 수 있다. 또한, 온도 보상 회로(230) 및 전압 보상 회로(240)는 증폭기의 온도 및 전압 의존 특성들을 보상하는 보상 회로로 참조될 수 있다.

도 7은 본 발명의 제3 실시 예에 따른 증폭기(300)를 보여준다. 도 7을 참조하면, 증폭기(300)는 입력 회로(310) 및 양의 피드백 회로(320)를 포함할 수 있다. 입력 회로(310)는 제1 입력 전압(VP) 및 제2 입력 전압(VN)을 수신할 수 있다. 입력 회로(310)는 제1 입력 전압(VP) 및 제2 입력 전압(VN)의 차이를 증폭하여 제5 전류(I5) 및 제6 전류(I6)를 생성(예를 들어, 출력)할 수 있다.

양의 피드백 회로(320)는 제5 전류(I5) 및 제6 전류(I6)의 차이를 증폭하여 제7 전류(I7) 및 제8 전류(I8)를 생성할 수 있다. 제5 전류(I5) 및 제6 전류(I6)의 차이를 증폭하는 것은 양의 피드백에 기반하여 수행될 수 있다. 양의 피드백 회로(320)는 제7 전류(I7) 및 제8 전류(I8)의 차이를 제1 출력 노드(OUT)를 통해 출력 전류(IOUT)로 출력할 수 있다. 제1 출력 노드(OUT)에 부하 임피던스(ZL)가 연결된 때에, 양의 피드백 회로(320)는 제1 출력 노드(OUT)를 통해 제1 출력 전압(VOUT)을 출력하는 것으로 이해될 수 있다. 제1 출력 전압(VOUT)은 출력 전류(IOUT)와 부하 임피던스(ZL)의 곱에 대응할 수 있다.

입력 회로(310)는 전류 소스(311), 제1 입력 트랜지스터(312), 제2 입력 트랜지스터(313), 제3 입력 트랜지스터(314), 제4 입력 트랜지스터(315), 제5 입력 트랜지스터(316), 그리고 제6 입력 트랜지스터(317)를 포함할 수 있다. 전류 소스(311)는 접지 전압(GND)이 인가되는 접지 노드로 전류를 싱크할 수 있다.

제1 입력 트랜지스터(312)의 게이트에 제1 입력 전압(VP)이 인가될 수 있다. 제1 입력 트랜지스터(312)는 NMOS 트랜지스터일 수 있다. 제1 입력 트랜지스터(312)는 제1 입력 전압(VP)에 응답하여 전류 소스(311)에 의해 싱크되는 전류 중 일부 전류를 흘릴 수 있다. 제1 입력 전압(VP)의 레벨이 증가할수록, 제1 입력 트랜지스터(312)가 흘리는 일부 전류의 양은 증가할 수 있다. 제1 입력 전압(VP)의 레벨이 감소할수록, 제1 입력 트랜지스터(312)가 흘리는 일부 전류의 양은 감소할 수 있다.

제2 입력 트랜지스터(313)의 게이트에 제2 입력 전압(VN)이 인가될 수 있다. 제2 입력 트랜지스터(313)는 NMOS 트랜지스터일 수 있다. 제2 입력 트랜지스터(313)는 제2 입력 전압(VN)에 응답하여 전류 소스(311)에 의해 싱크되는 전류 중 나머지 일부 전류를 흘릴 수 있다. 제2 입력 전압(VN)의 레벨이 증가할수록, 제2 입력 트랜지스터(313)가 흘리는 나머지 일부 전류의 양은 증가할 수 있다. 제2 입력 전압(VN)의 레벨이 감소할수록, 제2 입력 트랜지스터(313)가 흘리는 나머지 일부 전류의 양은 감소할 수 있다.

제3 입력 트랜지스터(314)는 제1 입력 트랜지스터(312)와 전원 전압(VDD)이 인가되는 전원 노드의 사이에 연결될 수 있다. 제4 입력 트랜지스터(315)는 제1 노드(N1)와 전원 노드의 사이에 연결될 수 있다.

제3 입력 트랜지스터(314) 및 제4 입력 트랜지스터(315)는 제1 입력 트랜지스터(312)를 통해 흐르는 전류에 기반하여 제1 노드(N1)에서 제5 전류(I5)를 생성(예를 들어, 출력)하는 제1 입력 전류 미러일 수 있다. 제1 입력 트랜지스터(112)를 통해 흐르는 전류의 양과 제5 전류(I5)의 양의 비율은 제3 입력 트랜지스터(314) 및 제4 입력 트랜지스터(315)의 사이즈(예를 들어, 채널 폭)의 비율에 대응할 수 있다. 예를 들어, 제1 입력 트랜지스터(312)를 통해 흐르는 전류의 양과 제5 전류(I5)의 양은 같을 수 있다. 제3 입력 트랜지스터(314) 및 제4 입력 트랜지스터(315)는 PMOS 트랜지스터들일 수 있다.

제5 입력 트랜지스터(316)는 제2 입력 트랜지스터(313)와 전원 전압(VDD)이 인가되는 전원 노드의 사이에 연결될 수 있다. 제6 입력 트랜지스터(317)는 제2 노드(N2)와 전원 노드의 사이에 연결될 수 있다.

제5 입력 트랜지스터(316) 및 제6 입력 트랜지스터(317)는 제2 입력 트랜지스터(313)를 통해 흐르는 전류에 기반하여 제2 노드(N2)에서 제6 전류(I6)를 생성(예를 들어, 출력)하는 제2 입력 전류 미러일 수 있다. 제2 입력 트랜지스터(313)를 통해 흐르는 전류의 양과 제6 전류(I6)의 양의 비율은 제5 입력 트랜지스터(316) 및 제6 입력 트랜지스터(317)의 사이즈(예를 들어, 채널 폭)의 비율에 대응할 수 있다. 예를 들어, 제2 입력 트랜지스터(311)를 통해 흐르는 전류의 양과 제6 전류(I6)의 양은 같을 수 있다. 제5 입력 트랜지스터(316) 및 제6 입력 트랜지스터(317)는 PMOS 트랜지스터들일 수 있다.

양의 피드백 회로(320)는 제1 피드백 트랜지스터(321), 제2 피드백 트랜지스터(322), 제3 피드백 트랜지스터(323), 제4 피드백 트랜지스터(324), 제5 피드백 트랜지스터(325), 제6 피드백 트랜지스터(326), 제7 피드백 트랜지스터(327), 그리고 제8 피드백 트랜지스터(328)를 포함할 수 있다.

제1 피드백 트랜지스터(321)의 게이트는 제2 노드(N2)에 연결될 수 있다. 제1 피드백 트랜지스터(321)는 제2 노드(N2)의 전압에 응답하여 접지 노드로부터 제1 노드(N1)로 전류(예를 들어, I_321)를 흘릴 수 있다. 제1 피드백 트랜지스터(321)는 NMOS 트랜지스터일 수 있다.

제2 피드백 트랜지스터(322)의 게이트는 제1 노드(N1)에 연결될 수 있다. 제2 피드백 트랜지스터(322)는 제1 노드(N1)의 전압에 응답하여 전원 노드로부터 제2 노드(N2)로 전류(예를 들어, I_322)를 흘릴 수 있다. 제2 피드백 트랜지스터(322)는 NMOS 트랜지스터일 수 있다.

제3 피드백 트랜지스터(323) 및 제4 피드백 트랜지스터(324)는 제5 전류(I5) 및 제1 피드백 트랜지스터(321)를 통해 흐르는 전류(I_321)에 기반하여 전류(예를 들어, 중간 전류)를 생성(예를 들어, 출력)하는 제4 피드백 전류 미러일 수 있다. 예를 들어, 제4 피드백 전류 미러는 제5 전류(I5)로부터 제1 피드백 트랜지스터(321)를 통해 흐르는 전류(I_321)를 감한 양에 해당하는 중간 전류를 생성할 수 있다. 제3 피드백 트랜지스터(323) 및 제4 피드백 트랜지스터(324)는 NMOS 트랜지스터들일 수 있다.

제5 피드백 트랜지스터(325) 및 제6 피드백 트랜지스터(326)는 제6 전류(I6) 및 제2 피드백 트랜지스터(322)를 통해 흐르는 전류(I_322)에 기반하여 제8 전류(I8)를 생성(예를 들어, 출력)하는 제5 피드백 전류 미러일 수 있다. 예를 들어, 제5 피드백 전류 미러는 제6 전류(I6)로부터 제5 피드백 트랜지스터(325)를 통해 흐르는 전류(I_325)를 감한 양에 해당하는 제8 전류(I8)를 생성할 수 있다. 제5 피드백 트랜지스터(325) 및 제6 피드백 트랜지스터(326)는 NMOS 트랜지스터들일 수 있다.

제7 피드백 트랜지스터(327) 및 제8 피드백 트랜지스터(328)는 제1 피드백 전류 미러로부터 출력되는 전류, 즉 제4 피드백 트랜지스터(324)를 통해 흐르는 전류(I_324)에 기반하여 제7 전류(I7)를 생성(예를 들어, 출력)하는 제6 피드백 전류 미러일 수 있다. 제7 피드백 트랜지스터(327) 및 제8 피드백 트랜지스터(328)는 PMOS 트랜지스터들일 수 있다.

제6 피드백 트랜지스터(326)(또는 제5 피드백 전류 미러)는 제1 출력 노드(OUT)로 제8 전류(I8)를 출력하고, 그리고 제8 피드백 트랜지스터(328)(또는 제6 피드백 전류 미러)는 제1 출력 노드(OUT)로부터 제7 전류(I7)를 싱크할 수 있다. 제8 전류(I8)의 양과 제7 전류(I7)의 양에 기반하여, 제1 출력 노드(OUT)의 출력 전류(IOUT)의 양 또는 제1 출력 노드(OUT)에 연결된 부하 임피던스(ZL)의 제1 출력 전압(VOUT)이 결정될 수 있다.

도 7의 증폭기(300)는 PMOS 트랜지스터들이 NMOS 트랜지스터들로 변경되고, NMOS 트랜지스터들이 PMOS 트랜지스터들로 변경되고, 전원 노드가 접지 노드로 변경되고, 그리고 접지 노드가 전원 노드로 변경된 것을 제외하면, 도 1의 증폭기(100)와 동일하게 구성되고 그리고 동일하게 동작할 수 있다. 따라서, 도 7의 증폭기(300)에 대한 중복되는 설명은 생략된다.

도 8은 본 발명의 제4 실시 예에 따른 증폭기(400)를 보여준다. 도 8을 참조하면, 증폭기(400)는 입력 회로(410), 양의 피드백 회로(420), 온도 보상 회로(430), 그리고 전압 보상 회로(440)를 포함할 수 있다.

입력 회로(410)는 전류 소스(411), 그리고 제1 내지 제6 입력 트랜지스터들(412~417)을 포함할 수 있다. 입력 회로(410)는 제1 입력 전압(VP) 및 제2 입력 전압(VN)을 수신하고, 그리고 제5 전류(I5) 및 제6 전류(I6)를 생성(예를 들어, 싱크)할 수 있다. 입력 회로(410)는 도 7의 입력 회로(110)와 동일하게 구성되고 그리고 동일하게 동작한다. 따라서, 중복되는 설명은 생략된다.

양의 피드백 회로(420)는 제1 내지 제8 피드백 트랜지스터들(421~418)을 포함할 수 있다. 양의 피드백 회로(420)는 온도 보상 회로(430)로부터 전압들을 수신하고, 그리고 입력 회로(410)로부터 제5 전류(I5) 및 제6 전류(I6)를 수신할 수 있다. 양의 피드백 회로(420)는 제1 출력 노드(OUT)에서 출력 전류(IOUT)를 출력하거나 또는 제1 출력 노드(OUT)의 부하 임피던스(ZL)에서 제1 출력 전압(VOUT)을 출력할 수 있다.

전원 전압(VDD)을 수신하는 대신 온도 보상 회로(430)로부터 전압들을 수신하는 것을 제외하면, 양의 피드백 회로(420)는 도 7의 양의 피드백 회로(320)와 동일하게 구성되고 그리고 동일하게 동작한다. 따라서, 중복되는 설명은 생략된다.

온도 보상 회로(430)는 접지 전압(GND)을 수신하고, 그리고 온도의 변화를 보상하여 전압들을 생성하고, 그리고 생성된 전압들을 양의 피드백 회로(420)로 전달할 수 있다. 온도 보상 회로(430)는 전압 보상 회로(440)로부터 전달되는 바이어스 전압(VB)에 응답하여 동작할 수 있다.

온도 보상 회로(430)는 제1 온도 보상 저항(431), 제2 온도 보상 저항(432), 제1 온도 보상 트랜지스터(433), 제2 온도 보상 트랜지스터(434), 제3 온도 보상 트랜지스터(435), 그리고 제4 온도 보상 트랜지스터(436)를 포함할 수 있다.

제1 온도 보상 저항(431)은 제1 피드백 트랜지스터(421)와 전원 노드의 사이에 연결될 수 있다. 제2 온도 보상 저항(432)은 제2 피드백 트랜지스터(422)와 전원 노드의 사이에 연결될 수 있다. 제1 온도 보상 저항(431) 및 제2 온도 보상 저항(432)은 온도에 의해 변하지 않는(또는 온도가 변해도 기준값 이내로 변하는) 저항값들을 가질 수 있다.

예를 들어, 제1 온도 보상 저항(431) 및 제2 온도 보상 저항(432)의 각각은 양의 온도 계수를 갖는 저항과 음의 온도 계수를 갖는 저항의 조합으로 구현될 수 있다. 예시적으로, n형으로 도핑된 폴리실리콘은 음의 온도 계수를 가질 수 있다. p형으로 도핑된 폴리실리콘은 양의 온도 계수를 가질 수 있다. 제1 온도 보상 저항(431) 및 제2 온도 보상 저항(432)은 n형으로 도핑된 폴리실리콘 및 p형으로 도핑된 폴리실리콘의 조합으로 구현될 수 있다.

제1 온도 보상 트랜지스터(433)는 제3 피드백 트랜지스터(423)와 접지 노드의 사이에 연결될 수 있다. 제2 온도 보상 트랜지스터(434)는 제4 피드백 트랜지스터(424)와 접지 노드의 사이에 연결될 수 있다. 제3 온도 보상 트랜지스터(435)는 제5 피드백 트랜지스터(425)와 접지 노드의 사이에 연결될 수 있다. 제4 온도 보상 트랜지스터(436)는 제6 피드백 트랜지스터(426)와 접지 노드의 사이에 연결될 수 있다.

제1 내지 제4 온도 보상 트랜지스터들(433~436)은 바이어스 전압(VB)에 의해 트라이오드 상태(triode state)로 바이어스될 수 있다. 트라이오드 상태에서, 제1 내지 제4 온도 보상 트랜지스터들(433~436)은 온도에 따라 변하는 저항값들을 가질 수 있다. 예를 들어, 온도가 상승함에 따라 제1 내지 제4 온도 보상 트랜지스터들(433~436)의 저항값들이 상승할 수 있다. 온도가 감소함에 따라 제1 내지 제4 온도 보상 트랜지스터들(433~436)의 저항값들이 감소할 수 있다. 동일한 바이어스 전압(VB)에 의해 바이어스 되므로, 제1 내지 제4 온도 보상 트랜지스터들(433~436)의 저항값들은 동일할 수 있다.

수학식 3 내지 수학식 5를 참조하여 설명된 바와 같이, 입력 회로(410)의 트랜스컨덕턴스(gm)는 온도가 증가함에 따라 감소하고, 그리고 온도가 감소함에 따라 증가한다. 양의 피드백 회로(420) 및 온도 보상 회로(430)의 부분 트랜스컨덕턴스(Gms)는 온도가 증가함에 따라 증가하고, 그리고 온도가 감소함에 따라 감소한다. 따라서, 입력 회로(410)의 트랜스컨덕턴스(gm)의 온도에 따른 변화는 양의 피드백 회로(420) 및 온도 보상 회로(430)의 부분 트랜스컨덕턴스(Gms)의 온도에 따른 변화에 의해 보상될 수 있다.

전압 보상 회로(440)는 전원 전압(VDD)의 변화를 보상하여 바이어스 전압(VB)을 생성할 수 있다. 예를 들어, 전원 전압(VDD)이 변해도, 전압 보상 회로(440)는 바이어스 전압(VB)과 접지 전압(GND) 사이의 차이를 일정하게 유지할 수 있다.

전압 보상 회로(440)는 전압 보상 저항(441), 그리고 전류 소스(442)를 포함할 수 있다. 전류 소스(442)가 일정량의 전류를 출력함에 따라, 접지 전압(GND)으로부터 전압 보상 저항(441)에 의해 전압 상승된 전압이 바이어스 전압(VB)으로 출력될 수 있다.

예시적으로, 전압 보상 저항(441)은 온도가 변해도 변하지 않는, 또는 온도가 변할 때 기준값 이내로 변하는 저항값을 가질 수 있다. 따라서, 전원 전압(VDD)이 변해도, 접지 전압(GND)과 바이어스 전압(VB) 사이의 차이는 일정하게 유지될 수 있다. 접지 전압(GND)과 바이어스 전압(VB)의 차이가 일정하게 유지되면, 전원 전압(VDD)이 변해도 제1 내지 제4 온도 보상 트랜지스터들(433~436)의 저항값들은 일정하게 유지될 수 있다.

도 9는 본 발명의 실시 예에 따른 증폭기(100, 200, 300 또는 400)를 포함하는 전자 장치(500)의 예를 보여준다. 도 9를 참조하면, 전자 장치(500)는 벅 변환기(buck converter)일 수 있다. 전자 장치(500)는 입력 전압(VIN)을 감압하여 제2 출력 노드(NO)에서 제2 출력 전압(VO)으로 출력할 수 있다.

전자 장치(500)는 제1 구동 트랜지스터(511), 제2 구동 트랜지스터(512), 제1 충전 소자(513), 제2 충전 소자(514), 제1 분배 저항(515), 제2 분배 저항(516), 기준 전압 생성기(517), 증폭기(518), 부하 저항(519), 램프 전압 생성기(520), 비교기(521), 펄스 전압 생성기(522), 플립-플롭(523), 그리고 구동기(524)를 포함할 수 있다.

제1 구동 트랜지스터(511)는 제1 전압(V1)에 응답하여 턴-온 또는 턴-오프 될 수 있다. 턴-온 된 때에, 제1 구동 트랜지스터(511)는 제1 충전 소자(513)에 입력 전압(VIN)을 전달할 수 있다. 제1 구동 트랜지스터(511)는 PMOS 트랜지스터일 수 있으나, 한정되지 않는다.

제2 구동 트랜지스터(512)는 제2 전압(V2)에 응답하여 턴-온 또는 턴-오프 될 수 있다. 턴-온 된 때에, 제2 구동 트랜지스터(512)는 제1 충전 소자(513)로부터 접지 전압(GND)이 인가되는 접지 노드로 전류를 싱크할 수 있다. 제2 구동 트랜지스터(512)는 NMOS 트랜지스터일 수 있으나, 한정되지 않는다.

제1 충전 소자(513)는 인덕터일 수 있다. 제2 충전 소자(514)는 커패시터일 수 있다. 제1 페이즈 동안, 제1 구동 트랜지스터(511)가 턴-온 되고, 그리고 제2 구동 트랜지스터(512)가 턴-오프 될 수 있다. 입력 전압은 제1 충전 소자(513) 및 제2 충전 소자(514)에 충전될 수 있다. 제2 페이즈 동안, 제1 구동 트랜지스터(511)가 턴-오프 되고, 그리고 제2 구동 트랜지스터(512)가 턴-온 될 수 있다. 제1 충전 소자(513) 및 제2 충전 소자(514)에 충전된 전하들은 접지 전압(VSS)을 기반으로, 출력 노드로 공급될 수 있다.

제1 페이즈 및 제2 페이즈가 교대로 수행되면, 제2 출력 노드(NO)의 제2 출력 전압(VO)은 입력 전압(VIN)보다 낮은 전압일 수 있다. 제1 페이즈의 시간 길이 및 제2 페이즈의 시간 길이를 조절함으로써, 제2 출력 전압(VO)의 레벨이 조절될 수 있다.

제1 분배 저항(515) 및 제2 분배 저항(516)은 제2 출력 노드(NO)와 접지 노드의 사이에 연결될 수 있다. 제1 분배 저항(515) 및 제2 분배 저항(516)은 제2 출력 전압(VO)을 분배하여 피드백 전압(VFB)을 출력할 수 있다.

기준 전압 생성기(517)는 기준 전압(VREF)을 생성할 수 있다. 증폭기(518)는 피드백 전압(VFB)을 기준 전압(VREF)과 비교할 수 있다. 증폭기(518)는 도 1 내지 도 8을 참조하여 설명된 증폭기(100, 200, 300 또는 400)를 포함할 수 있다. 증폭기(518)의 출력은 부하 저항(519)에 연결될 수 있다. 부하 저항(519)은 도 1 내지 도 8을 참조하여 설명된 부하 임피던스(ZL)에 대응할 수 있다.

증폭기(518)는 부하 저항(519)이 연결된 출력 노드에서 에러 전압(VEA)을 출력할 수 있다. 예시적으로, 제1 분배 저항(515), 제2 분배 저항(516), 기준 전압 생성기(517), 그리고 증폭기(518)는 제2 출력 전압(VO)이 목표 전압에 도달했는지 비교하도록 구성될 수 있다. 목표 전압은 전자 장치(500)의 제2 출력 전압(VO)의 목표 값일 수 있다.

제2 출력 전압(VO)이 목표 전압보다 높을 때, 증폭기(518)는 음의 에러 전압(VEA)을 출력하도록 구성될 수 있다. 제2 출력 전압(VO)이 목표 전압 이하일 때, 증폭기(518)는 양의 에러 전압(VEA)을 출력하도록 구성될 수 있다. 증폭기(518)는 에러 증폭기로 여겨질 수 있다. 제2 출력 전압(VO)과 목표 전압의 차이가 증가할수록, 증폭기(518)가 출력하는 전압의 절대 레벨은 증가할 수 있다.

램프 전압 생성기(520)는 램프 전압(VRP)을 생성할 수 있다. 램프 전압의 주기는 제1 구동 트랜지스터(511) 및 제2 구동 트랜지스터(512)의 제1 페이즈의 시간 길이와 제2 페이즈의 시간 길이의 합, 즉 전자 장치(500)의 동작 주기에 대응할 수 있다.

비교기(521)는 램프 전압(VRP)과 에러 전압(VEA)을 비교할 수 있다. 램프 전압(VRP)이 에러 전압(VEA)보다 클 때, 비교기(521)는 제1 논리 레벨의 신호를 출력할 수 있다. 램프 전압(VRP)이 에러 전압(VEA) 이하일 때, 비교기(521)는 제2 논리 레벨의 신호를 출력할 수 있다. 하나의 동작 주기 동안 램프 전압(VRP)이 점진적으로 상승하므로, 비교기(521)의 초기 출력은 제2 논리 레벨일 수 있다. 램프 전압(VRP)의 레벨이 에러 전압(VEA)의 레벨보다 커질 때, 비교기(521)의 출력은 제2 논리 레벨로부터 제1 논리 레벨로 변경될 수 있다.

펄스 전압 생성기(522)는 동작 주기의 초기에 로우 레벨로부터 하이 레벨로, 그리고 하이 레벨로부터 로우 레벨로 천이하는 펄스 전압(VPS)을 출력할 수 있다. 펄스 전압(VPS)은 동작 주기에 기반하여 주기적으로 토글할 수 있다.

플립-플롭(523)은 펄스 전압(VPS)을 수신하는 셋 입력(S), 그리고 비교기(521)의 출력을 수신하는 리셋 입력(R)을 포함할 수 있다. 플립-플롭(523)의 출력은 펄스 폭 변조 신호(PWM)로서 구동기(524)로 출력될 수 있다.

동작 주기의 추기에, 펄스 폭 변조 신호(PWM)는 펄스 전압(VPS)에 의해 하이 레벨로 셋 될 수 있다. 램프 전압(VRP)이 에러 전압(VEA)보다 높아질 때, 비교기(521)의 출력은 제2 논리 레벨로부터 제1 논리 레벨로 천이할 수 있다. 비교기(521)로부터 출력되는 제1 논리 레벨에 응답하여, 플립-플롭(523)은 펄스 폭 변조 신호(PWM)를 로우 레벨로 리셋할 수 있다.

즉, 제2 출력 전압(VO)이 목표 전압보다 낮아질수록, 증폭기(518)로부터 출력되는 에러 전압(VEA)은 상승할 수 있다. 증폭기(518)로부터 출력되는 에러 전압(VEA)은 상승하는 것에 응답하여, 동작 주기에서 비교기(521)의 출력이 제2 논리 레벨로부터 제1 논리 레벨로 전환되는 시점이 지연될 수 있다. 비교기(521)의 출력이 제2 논리 레벨로부터 제1 논리 레벨로 전환되는 시점이 지연되는 것에 응답하여, 동작 주기에서 펄스 폭 변조 신호(PWM)가 로우 레벨로 리셋되는 시점이 지연될 수 있다.

펄스 폭 변조 신호(PWM)는 동작 주기 동안 하이 레벨과 로우 레벨을 가질 수 있다. 펄스 폭 변조 신호(PWM)는 동작 주기의 초기에 펄스 전압(VPS)에 의해 하이 레벨이 될 수 있다. 램프 전압(VRP)이 에러 전압(VEA)보다 높아질 때, 펄스 폭 변조 신호(PWM)는 비교기(521)의 출력에 의해 로우 레벨이 될 수 있다. 동작 주기 동안 펄스 폭 변조 신호(PWM)가 하이 레벨인 구간의 비율은 듀티 비(duty ratio)일 수 있다.

제2 출력 전압(VO)이 목표 전압보다 낮아질수록, 펄스 폭 변조 신호(PWM)의 듀티 비는 증가할 수 있다. 즉, 펄스 폭 변조 신호(PWM)의 듀티 비는 제2 출력 전압(VO)이 목표 전압보다 얼마나 낮은지에 대한 정보를 포함할 수 있다. 구동기(524)는 펄스 폭 변조 신호(PWM)가 하이 레벨인 동안 제1 전압(V1)을 통해 제1 구동 트랜지스터(511)를 턴-온 할 수 있다. 구동기(524)는 펄스 폭 변조 신호(PWM)가 로우 레벨인 동안 제2 전압(V2)을 통해 제2 구동 트랜지스터(512)를 턴-온 할 수 있다.

예시적으로, 제1 구동 트랜지스터(511) 및 제2 구동 트랜지스터(512)가 함께 턴-온 되어 대량의 전류가 흐르는 것을 방지하기 위하여, 구동기(524)는 펄스 폭 변조 신호(PWM)가 천이할 때에 제1 구동 트랜지스터(511) 및 제2 구동 트랜지스터(512)를 모두 턴-오프 하는 데드 타입(dead time)을 삽입할 수 있다.

도 10은 본 발명의 실시 예에 따른 증폭기(100, 200, 300 또는 400)를 포함하는 전자 장치(600)의 다른 예를 보여준다. 도 10을 참조하면, 전자 장치(600)는 부스트 변환기(boost converter)일 수 있다. 전자 장치(600)는 입력 전압(VIN)을 승압하여 제2 출력 노드(NO)에서 제2 출력 전압(VO)으로 출력할 수 있다.

전자 장치(600)는 제1 구동 트랜지스터(611), 제2 구동 트랜지스터(612), 제1 충전 소자(613), 제2 충전 소자(614), 제1 분배 저항(615), 제2 분배 저항(616), 기준 전압 생성기(617), 증폭기(618), 부하 저항(619), 램프 전압 생성기(620), 비교기(621), 펄스 전압 생성기(622), 플립-플롭(623), 그리고 구동기(624)를 포함할 수 있다.

제1 구동 트랜지스터(611)는 제1 전압(V1)에 응답하여 턴-온 또는 턴-오프 될 수 있다. 제1 구동 트랜지스터(611)는 PMOS 트랜지스터일 수 있으나, 한정되지 않는다. 제2 구동 트랜지스터(612)는 제2 전압(V2)에 응답하여 턴-온 또는 턴-오프 될 수 있다. 제2 구동 트랜지스터(612)는 NMOS 트랜지스터일 수 있으나, 한정되지 않는다.

제1 충전 소자(613)는 인덕터일 수 있다. 제2 충전 소자(614)는 커패시터일 수 있다. 제2 페이즈 동안, 제1 구동 트랜지스터(611)가 턴-오프 되고, 그리고 제2 구동 트랜지스터(612)가 턴-온 될 수 있다. 입력 전압(VIN)은 제1 충전 소자(613)에 충전될 수 있다. 제1 페이즈 동안, 제1 구동 트랜지스터(611)가 턴-온 되고, 그리고 제2 구동 트랜지스터(612)가 턴-오프 될 수 있다. 입력 전압(VIN)과 제1 충전 소자(613)에 충전된 전압을 합한 전압이 제2 출력 노드(NO)에서 제2 출력 전압(VO)으로 출력될 수 있다. 제1 페이즈 및 제2 페이즈가 교대로 수행되면, 제2 출력 노드(NO)의 제2 출력 전압(VO)은 입력 전압(VIN)보다 높은 전압일 수 있다. 제1 페이즈의 시간 길이 및 제2 페이즈의 시간 길이를 조절함으로써, 제2 출력 전압(VO)의 레벨이 조절될 수 있다.

제1 분배 저항(615), 제2 분배 저항(616), 기준 전압 생성기(617), 증폭기(618), 부하 저항(619), 램프 전압 생성기(620), 비교기(621), 펄스 전압 생성기(622), 플립-플롭(623), 그리고 구동기(624)의 동작 및 구성은 도 9를 참조하여 설명된 제1 분배 저항(515), 제2 분배 저항(516), 기준 전압 생성기(517), 증폭기(518), 부하 저항(519), 램프 전압 생성기(520), 비교기(521), 펄스 전압 생성기(522), 플립-플롭(523), 그리고 구동기(524)의 동작 및 구성과 동일하다. 따라서, 중복되는 설명은 생략된다.

도 11은 본 발명의 실시 예에 따른 증폭기(100, 200, 300 또는 400)를 포함하는 전자 장치(700)의 또 다른 예를 보여준다. 도 11을 참조하면, 전자 장치(700)는 벅-부스트 변환기(buck-boost converter)일 수 있다. 전자 장치(700)는 입력 전압(VIN)을 감압 및 승압하여 제2 출력 노드(NO)에서 제2 출력 전압(VO)으로 출력할 수 있다.

전자 장치(700)는 제1 구동 트랜지스터(711), 제2 구동 트랜지스터(712), 제1 충전 소자(713), 제2 충전 소자(714), 제1 분배 저항(715), 제2 분배 저항(716), 기준 전압 생성기(717), 증폭기(718), 부하 저항(719), 램프 전압 생성기(720), 비교기(721), 펄스 전압 생성기(722), 플립-플롭(723), 구동기(724), 제3 구동 트랜지스터(725), 그리고 제4 구동 트랜지스터(726)를 포함할 수 있다.

제1 구동 트랜지스터(711)는 제1 전압(V1)에 응답하여 턴-온 또는 턴-오프 될 수 있다. 턴-온 된 때에, 제1 구동 트랜지스터(711)는 제1 충전 소자(713)에 입력 전압(VIN)을 전달할 수 있다. 제1 구동 트랜지스터(711)는 PMOS 트랜지스터일 수 있으나, 한정되지 않는다.

제2 구동 트랜지스터(712)는 제2 전압(V2)에 응답하여 턴-온 또는 턴-오프 될 수 있다. 턴-온 된 때에, 제2 구동 트랜지스터(712)는 제1 충전 소자(713)로부터 접지 전압(GND)이 인가되는 접지 노드로 전류를 싱크할 수 있다. 제2 구동 트랜지스터(712)는 NMOS 트랜지스터일 수 있으나, 한정되지 않는다.

제3 구동 트랜지스터(725)는 제3 전압(V3)에 응답하여 턴-온 또는 턴-오프 될 수 있다. 제3 구동 트랜지스터(725)는 PMOS 트랜지스터일 수 있으나, 한정되지 않는다. 제4 구동 트랜지스터(726)는 제4 전압(V4)에 응답하여 턴-온 또는 턴-오프 될 수 있다. 제4 구동 트랜지스터(726)는 NMOS 트랜지스터일 수 있으나, 한정되지 않는다. 제1 충전 소자(713)는 인덕터일 수 있다. 제2 충전 소자(714)는 커패시터일 수 있다.

전자 장치(700)는 제1 모드, 제2 모드, 그리고 제3 모드 중 선택된 하나의 모드로 동작할 수 있다. 제1 모드는 벅 모드일 수 있다. 제1 모드에서, 제3 구동 트랜지스터(725) 및 제4 구동 트랜지스터(726)는 제3 전압(V3) 및 제4 전압(V4)에 의해 턴-오프 상태를 유지할 수 있다. 제1 구동 트랜지스터(711) 및 제2 구동 트랜지스터(712)는 제1 전압(V1) 및 제2 전압(V2)에 의해, 도 9를 참조하여 설명된 바와 같이, 벅 변환을 수행할 수 있다.

제2 모드는 부스트 모드일 수 있다. 제2 모드에서, 제1 구동 트랜지스터(711) 및 제2 구동 트랜지스터(712)는 제1 전압(V1) 및 제2 전압(V2)에 의해 턴-오프 상태를 유지할 수 있다. 제3 구동 트랜지스터(725) 및 제4 구동 트랜지스터(726)는 제3 전압(V3) 및 제4 전압(V4)에 의해, 도 10을 참조하여 설명된 바와 같이, 부스트 변환을 수행할 수 있다.

제3 모드는 벅-부스트 모드일 수 있다. 제3 모드에서, 제1 구동 트랜지스터(711) 및 제2 구동 트랜지스터(712)는 제1 전압(V1) 및 제2 전압(V2)에 의해, 도 9를 참조하여 설명된 바와 같이, 벅 변환을 수행할 수 있다. 제3 구동 트랜지스터(725) 및 제4 구동 트랜지스터(726)는 제3 전압(V3) 및 제4 전압(V4)에 의해, 도 10를 참조하여 설명된 바와 같이, 부스트 변환을 수행할 수 있다.

전자 장치(700)는 입력 전압(VIN)의 레벨에 따다 제1 모드, 제2 모드 및 제3 모드 중 하나로 동작할 수 있다. 입력 전압(VIN)이 제1 문턱 전압보다 높을 때, 전자 장치(700)는 제1 모드에서 벅 변환을 수행할 수 있다. 입력 전압(VIN)이 제2 문턱 전압보다 낮을 때, 전자 장치(700)는 제2 모드에서 부스트 변환을 수행할 수 있다. 입력 전압(VIN)이 제1 문턱 전압 이하이고 그리고 제2 문턱 전압 이상일 때, 전자 장치(700)는 제3 모드에서 벅-부스트 변환을 수행할 수 있다.

제1 분배 저항(715), 제2 분배 저항(716), 기준 전압 생성기(717), 증폭기(718), 부하 저항(719), 램프 전압 생성기(720), 비교기(721), 펄스 전압 생성기(722), 플립-플롭(723), 그리고 구동기(724)의 동작 및 구성은 도 9를 참조하여 설명된 제1 분배 저항(515), 제2 분배 저항(516), 기준 전압 생성기(517), 증폭기(518), 부하 저항(519), 램프 전압 생성기(520), 비교기(521), 펄스 전압 생성기(522), 플립-플롭(523), 그리고 구동기(524)의 동작 및 구성과 동일하다. 따라서, 중복되는 설명은 생략된다.

도 12는 도 9의 전자 장치(500), 도 6의 전자 장치(600) 또는 도 7의 전자 장치(700)를 포함하는 전자 장치(1000)의 예를 보여준다. 도 12를 참조하면, 전자 장치(1000)는 메인 프로세서(1100), 터치 패널(1200), 터치 구동 회로(1202)(TDI)(Touch Driver IC), 디스플레이 패널(1300), 디스플레이 구동 회로(1302)(DDI)(Display Driver IC), 시스템 메모리(1400), 스토리지 장치(1500), 오디오 처리기(1600), 통신 블록(1700), 이미지 처리기(1800), 그리고 사용자 인터페이스(1900)를 포함할 수 있다. 예시적인 실시 예에서, 전자 장치(1000)는 개인용 컴퓨터, 랩탑 컴퓨터, 서버, 워크스테이션, 이동식 통신 단말기, PDA(Personal Digital Assistant), PMP(Portable Media Player), 디지털 카메라, 스마트폰, 태블릿 컴퓨터, 웨어러블(Wearable) 장치 등과 같은 다양한 전자 장치 중 하나일 수 있다.

메인 프로세서(1100)는 전자 장치(1000)의 전반적인 동작들을 제어할 수 있다. 메인 프로세서(1100)는 전자 장치(1000)의 구성 요소들의 동작들을 제어/관리할 수 있다. 메인 프로세서(1100)는 전자 장치(1000)를 동작시키기 위해 다양한 연산을 처리할 수 있다. 터치 패널(1200)은 터치 구동 회로(1202)의 제어에 따라 사용자로부터의 터치 입력을 감지하도록 구성될 수 있다. 디스플레이 패널(1300)은 디스플레이 구동 회로(1302)의 제어에 따라 영상 정보를 표시하도록 구성될 수 있다.

시스템 메모리(1400)는 전자 장치(1000)의 동작에 이용되는 데이터를 저장할 수 있다. 예로서, 시스템 메모리(1400)는 SRAM(Static Random Access Memory), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등과 같은 휘발성 메모리, 및/또는 PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.

스토리지 장치(1500)는 전원 공급에 관계없이 데이터를 저장할 수 있다. 예로서, 스토리지 장치(1500)는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등과 같은 다양한 불휘발성 메모리 중 적어도 하나를 포함할 수 있다. 예로서, 스토리지 장치(1500)는 전자 장치(1000)의 내장 메모리 및/또는 착탈식 메모리를 포함할 수 있다.

오디오 처리기(1600)는 오디오 신호 처리기(1610)를 이용하여 오디오 신호를 처리할 수 있다. 오디오 처리기(1600)는 마이크(1620)를 통해 오디오 입력을 수신하거나, 스피커(1630)를 통해 오디오 출력을 제공할 수 있다. 통신 블록(1700)은 안테나(1710)를 통해 외부 장치/시스템과 신호를 교환할 수 있다. 통신 블록(1700)의 송수신기(1720) 및 MODEM(Modulator/Demodulator, 2730)은 LTE(Long Term Evolution), WiMax(Worldwide Interoperability for Microwave Access), GSM(Global System for Mobile communication), CDMA(Code Division Multiple Access), Bluetooth, NFC(Near Field Communication), Wi-Fi(Wireless Fidelity), RFID(Radio Frequency Identification) 등과 같은 다양한 무선 통신 규약 중 적어도 하나에 따라, 외부 장치/시스템과 교환되는 신호를 처리할 수 있다.

이미지 처리기(1800)는 렌즈(1810)를 통해 광을 수신할 수 있다. 이미지 처리기(1800)에 포함되는 이미지 장치(1820) 및 이미지 신호 처리기(1830)(ISP)(Image Signal Processor)는 수신된 광에 기초하여, 외부 객체에 관한 이미지 정보를 생성할 수 있다. 사용자 인터페이스(1900)는 터치 패널(1200), 디스플레이 패널(1300), 오디오 처리기(1600) 및 이미지 처리기(1800)를 제외한, 사용자와 정보를 교환할 수 있는 인터페이스를 포함할 수 있다. 사용자 인터페이스(1900)는 키보드, 마우스, 프린터, 프로젝터, 다양한 센서들, 인체 통신 장치 등을 포함할 수 있다.

전자 장치(1000)는 전력 관리 회로(1010)(PMIC)(Power Management IC), 배터리(1020) 및 전원 커넥터(1030)를 더 포함할 수 있다. 전력 관리 회로(1010)는 배터리(1020)로부터 공급되는 전원 또는 전원 커넥터(1030)로부터 공급되는 전원으로부터 내부 전원을 생성하고, 내부 전원을 메인 프로세서(1100), 터치 패널(1200), 터치 구동 회로(1202)(TDI)(Touch Driver IC), 디스플레이 패널(1300), 디스플레이 구동 회로(1302)(DDI)(Display Driver IC), 시스템 메모리(1400), 스토리지 장치(1500), 오디오 처리기(1600), 통신 블록(1700), 이미지 처리기(1800), 그리고 사용자 인터페이스(1900)에 제공할 수 있다.

전력 관리 회로(1010)는 전자 장치(2000)를 포함할 수 있다. 전자 장치(2000)는 도 9를 참조하여 설명된 전자 장치(500), 도 10을 참조하여 설명된 전자 장치(600), 또는 도 11을 참조하여 설명된 전자 장치(700)를 포함할 수 있다. 전자 장치(500, 600 또는 700)는 본 발명의 실시 예에 따른 증폭기(100, 200, 300 또는 400)를 포함할 수 있다. 증폭기(100, 200, 300 또는 400)는 온도 또는 전압의 변화를 보상할 수 있다. 따라서, 증폭기(100, 200, 300 또는 400)의 안정성이 향상될 수 있다. 또한, 증폭기(100, 200, 300 또는 400)를 포함하는 전자 장치(500, 600, 700, 2000, 또는 1000)의 안정성이 향상될 수 있다.

전자 장치(1000)의 구성 요소들의 각각은 안전 모니터기를 포함할 수 있다. 또한, 전자 장치(1000)의 구성 요소들 사이의 채널에 안전 모니터기가 결합될 수 있다. 안전 모니터기는 구성 요소들의 각각, 또는 구성 요소들 사이의 신호, 전압, 전류 등의 무결성을 검사할 수 있다. 전자 장치(1000)는 차량에 실장되는 인포테인먼트 시스템으로 구현될 수 있다. 안전 모니터기(SM)는 ISO26262 또는 ASIL(Automotive Safety Integrity Level)에 기반하여 구현될 수 있다.

또는, 전자 장치(1000)는 스마트폰, 스마트패드 등과 같은 다양한 모바일 장치들로 구현될 수 있다. 또한, 전자 장치(1000)는 스마트워치, 스마트글래스, 가상 현실 고글 등과 같은 다양한 웨어러블 장치들로 구현될 수 있다.

상술된 실시 예들에서, 제1, 제2, 제3 등의 용어들을 사용하여 본 발명의 기술적 사상에 따른 구성 요소들이 설명되었다. 그러나 제1, 제2, 제3 등과 같은 용어들은 구성 요소들을 서로 구별하기 위해 사용되며, 본 발명을 한정하지 않는다. 예를 들어, 제1, 제2, 제3 등과 같은 용어들은 순서 또는 임의의 형태의 수치적 의미를 내포하지 않는다.

상술된 실시 예들에서, 블록들을 사용하여 본 발명의 실시 예들에 따른 구성 요소들이 참조되었다. 블록들은 IC (Integrated Circuit), ASIC (Application Specific IC), FPGA (Field Programmable Gate Array), CPLD (Complex Programmable Logic Device) 등과 같은 다양한 하드웨어 장치들, 하드웨어 장치들에서 구동되는 펌웨어, 응용과 같은 소프트웨어, 또는 하드웨어 장치와 소프트웨어가 조합된 형태로 구현될 수 있다. 또한, 블록들은 IC 내의 반도체 소자들로 구성되는 회로들 또는 IP(Intellectual Property)로 등록된 회로들을 포함할 수 있다.

상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

100, 200, 300, 400: 증폭기
110, 210, 310, 410: 입력 회로
111, 211, 311, 411; 전류 소스
112~117, 212~217, 312~317, 412~417: 입력 트랜지스터들
120, 220, 320, 420: 양의 피드백 회로
121~128, 221~228, 321~328, 421~428: 피드백 트랜지스터들
230, 430: 온도 보상 회로
231, 232, 431, 432: 온도 보상 저항
233~236, 433~436: 온도 보상 트랜지스터
240, 440: 전압 보상 회로
241, 441: 전압 보상 저항
242, 442: 전류 소스

Claims

제1 입력 전압 및 제2 입력 전압의 차이를 증폭하여 제1 전류 및 제2 전류를 생성하는 입력 회로;
상기 제1 전류 및 상기 제2 전류의 차이를 증폭하여 제3 전류 및 제4 전류를 생성하고, 그리고 상기 제3 전류 및 상기 제4 전류의 차이를 출력 노드를 통해 출력하는 양의 피드백 회로; 그리고
온도의 변화에 응답하여 상기 양의 피드백 단의 증폭률을 조절하는 온도 보상 회로를 포함하는 증폭기.
제1항에 있어서,
상기 온도 보상 회로는 상기 온도의 변화에 따른 상기 증폭기의 총 트랜스컨덕턴스의 변화를 줄이는 증폭기.
제1항에 있어서,
상기 온도 보상 회로는:
상기 양의 피드백 회로에 전원 전압 또는 전원 전압을 전달하도록 구성되는 저항들; 그리고
상기 양의 피드백 회로에 상기 전원 전압 또는 상기 접지 전압을 전달하도록 구성되는 트랜지스터들을 포함하는 증폭기.
제3항에 있어서,
상기 저항들의 저항값들이 상기 온도의 변화에 따라 변하는 정도는 상기 트랜지스터들의 저항값들이 상기 온도의 변화에 따라 변하는 정도와 다른 증폭기.
제3항에 있어서,
상기 트랜지스터들은 트라이오드 상태로 유지되도록 바이어스 되는 증폭기.
제3항에 있어서,
상기 전원 전압이 변화해도, 상기 전원 전압과 상기 트랜지스터들에 인가되는 바이어스 전압 사이의 차이를 일정하게 유지하는 전압 보상 회로를 더 포함하는 증폭기.
제1항에 있어서,
상기 입력 회로는:
전류 소스;
상기 제1 입력 전압에 응답하여 상기 전류 소스로부터 제1 중간 전류를 흘리는 제1 트랜지스터;
상기 제2 입력 전압에 응답하여 상기 전류 소스로부터 제2 중간 전류를 흘리는 제2 트랜지스터;
상기 제1 중간 전류에 기반하여 상기 제1 전류를 싱크하는 제1 전류 미러; 그리고
상기 제2 중간 전류에 기반하여 상기 제2 전류를 싱크하는 제2 전류 미러를 포함하는 증폭기.
제1항에 있어서,
상기 양의 피드백 회로는:
상기 제1 전류가 싱크되는 제1 노드에 연결된 제1 단자, 상기 온도 보상 회로에 연결된 제2 단자, 그리고 상기 제2 전류가 싱크되는 제2 노드에 연결된 게이트를 포함하는 제1 트랜지스터;
상기 제2 노드에 연결된 제1 단자, 상기 온도 보상 회로에 연결된 제2 단자, 그리고 상기 제1 노드에 연결된 게이트를 포함하는 제2 트랜지스터;
상기 제1 노드에 연결되고, 상기 제1 전류 및 상기 제1 트랜지스터를 통해 흐르는 전류에 기반하여 중간 전류를 출력하는 제1 전류 미러;
상기 제2 노드에 연결되고, 상기 제2 전류 및 상기 제2 트랜지스터를 통해 흐르는 전류에 기반하여 제4 전류를 출력하는 제2 전류 미러; 그리고
상기 증간 전류에 기반하여 상기 제3 전류를 싱크하는 제3 전류 미러를 포함하는 증폭기.
제8항에 있어서,
상기 온도 보상 회로는:
상기 제1 트랜지스터와 전원 노드의 사이에 연결되는 제1 저항;
상기 제2 트랜지스터와 상기 전원 노드의 사이에 연결되는 제2 저항;
상기 제1 전류 미러와 상기 전원 노드의 사이에 연결되는 제3 트랜지스터들; 그리고
상기 제2 전류 미러와 상기 전원 노드의 사이에 연결되는 제4 트랜지스터들을 포함하는 증폭기.
제9항에 있어서,
상기 전원 노드와 접지 노드의 사이에 연결된 제3 저항 및 전류 소스를 포함하는 전압 보상 회로를 더 포함하고,
상기 제3 트랜지스터들 및 상기 제4 트랜지스터들의 게이트들은 상기 제3 저항 및 상기 전류 소스 사이의 노드의 전압에 의해 바이어스 되는 증폭기.
제1항에 있어서,
상기 입력 회로는:
전류 소스;
상기 제1 입력 전압에 응답하여 상기 전류 소스로 제1 중간 전류를 흘리는 제1 트랜지스터;
상기 제2 입력 전압에 응답하여 상기 전류 소스로 제2 중간 전류를 흘리는 제2 트랜지스터;
상기 제1 중간 전류에 기반하여 상기 제1 전류를 출력하는 제1 전류 미러; 그리고
상기 제2 중간 전류에 기반하여 상기 제2 전류를 출력하는 제2 전류 미러를 포함하는 증폭기.
제1항에 있어서,
상기 양의 피드백 회로는:
상기 제1 전류가 출력되는 제1 노드에 연결된 제1 단자, 상기 온도 보상 회로에 연결된 제2 단자, 그리고 상기 제2 전류가 출력되는 제2 노드에 연결된 게이트를 포함하는 제1 트랜지스터;
상기 제2 노드에 연결된 제1 단자, 상기 온도 보상 회로에 연결된 제2 단자, 그리고 상기 제1 노드에 연결된 게이트를 포함하는 제2 트랜지스터;
상기 제1 노드에 연결되고, 상기 제1 전류 및 상기 제1 트랜지스터를 통해 흐르는 전류에 기반하여 중간 전류를 싱크하는 제1 전류 미러;
상기 제2 노드에 연결되고, 상기 제2 전류 및 상기 제2 트랜지스터를 통해 흐르는 전류에 기반하여 제4 전류를 싱크하는 제2 전류 미러; 그리고
상기 중간 전류에 기반하여 상기 제3 전류를 출력하는 제3 전류 미러를 포함하는 증폭기.
제12항에 있어서,
상기 온도 보상 회로는:
상기 제1 트랜지스터와 접지 노드의 사이에 연결되는 제1 저항;
상기 제2 트랜지스터와 상기 접지 노드의 사이에 연결되는 제2 저항;
상기 제1 전류 미러와 상기 접지 노드의 사이에 연결되는 제3 트랜지스터들; 그리고
상기 제2 전류 미러와 상기 접지 노드의 사이에 연결되는 제4 트랜지스터들을 포함하는 증폭기.
제13항에 있어서,
상기 전원 노드와 접지 노드의 사이에 연결된 전류 소스 및 제3 저항을 포함하는 전압 보상 회로를 더 포함하고,
상기 제3 트랜지스터들 및 상기 제4 트랜지스터들의 게이트들은 상기 전류 소스 및 상기 제3 저항 사이의 노드의 전압에 의해 바이어스 되는 증폭기.
증폭기;
온도의 변화에 따른 상기 증폭기의 증폭률의 변화를 보상하는 온도 보상 회로; 그리고
전원 전압의 변화에 따른 상기 증폭기의 상기 증폭률의 변화를 보상하는 전압 보상 회로를 포함하고,
상기 증폭기는:
전류 소스;
제1 입력 전압에 응답하여 상기 전류 소스로부터 제1 전류를 생성하는 제1 트랜지스터;
제2 입력 전압에 응답하여 상기 전류 소스로부터 제2 전류를 생성하는 제2 트랜지스터;
상기 제1 전류에 기반하여 제3 전류를 싱크하는 제1 전류 미러;
상기 제2 전류에 기반하여 제4 전류를 싱크하는 제2 전류 미러;
상기 제3 전류가 생성되는 제1 노드에 연결된 제1 단자, 상기 온도 보상 회로에 연결된 제2 단자, 그리고 상기 제2 전류가 생성되는 제2 노드에 연결된 게이트를 포함하는 제1 트랜지스터;
상기 제2 노드에 연결된 제1 단자, 상기 온도 보상 회로에 연결된 제2 단자, 그리고 상기 제1 노드에 연결된 게이트를 포함하는 제2 트랜지스터;
상기 제1 노드에 연결되고, 상기 제1 전류 및 상기 제1 트랜지스터를 통해 흐르는 전류에 기반하여 제5 전류를 생성하는 제3 전류 미러;
상기 제2 노드에 연결되고, 상기 제2 전류 및 상기 제2 트랜지스터를 통해 흐르는 전류에 기반하여 제6 전류를 생성하는 제4 전류 미러; 그리고
상기 제5 전류에 기반하여 상기 제7 전류를 생성하는 제5 전류 미러를 포함하고,
상기 증폭기는 상기 제6 전류와 상기 제7 전류의 차이를 출력하는 전자 장치.
제15항에 있어서,
상기 온도 보상 회로는:
상기 제1 트랜지스터와 전원 노드 또는 접지 노드의 사이에 연결되는 제1 저항;
상기 제2 트랜지스터와 상기 전원 노드 또는 상기 접지 노드의 사이에 연결되는 제2 저항;
상기 제1 전류 미러와 상기 전원 노드 또는 상기 접지 노드의 사이에 연결되는 제3 트랜지스터들; 그리고
상기 제2 전류 미러와 상기 전원 노드 또는 상기 접지 노드의 사이에 연결되는 제4 트랜지스터들을 포함하는 증폭기.
제16항에 있어서,
상기 전원 노드와 상기 접지 노드의 사이에 연결된 제3 저항 및 전류 소스를 포함하는 전압 보상 회로를 더 포함하고,
상기 제3 트랜지스터들 및 상기 제4 트랜지스터들의 게이트들은 상기 제3 저항 및 상기 전류 소스 사이의 노드의 전압에 의해 바이어스 되는 증폭기.
운영체제 및 응용들을 구동하는 프로세서;
상기 프로세서의 제어에 따라 제1 이미지를 표시하고 제2 이미지를 생성하는 디스플레이 장치;
상기 프로세서의 제어에 따라 제1 오디오 신호를 출력하고 그리고 제2 오디오 신호를 생성하는 오디오 장치;
상기 프로세서의 동작에 이용되는 시스템 메모리;
상기 프로세서의 제어에 따라 데이터를 저장하는 불휘발성 메모리를 포함하는 스토리지 장치; 그리고
상기 프로세서, 상기 디스플레이 장치, 상기 오디오 장치, 상기 시스템 메모리, 또는 상기 스토리지 장치 중 적어도 하나에 전원을 공급하는 전력 관리 회로를 포함하고,
상기 전력 관리 회로는 증폭기를 포함하고,
상기 증폭기는:
제1 입력 전압 및 제2 입력 전압의 차이를 증폭하여 제1 전류 및 제2 전류를 생성하는 입력 회로;
상기 제1 전류 및 상기 제2 전류의 차이를 증폭하여 제3 전류 및 제4 전류를 생성하고, 그리고 상기 제3 전류 및 상기 제4 전류의 차이를 출력 노드를 통해 출력하는 양의 피드백 회로; 그리고
온도의 변화에 응답하여 상기 양의 피드백 단의 증폭률을 조절하는 온도 보상 회로를 포함하는 전자 장치.
제18항에 있어서,
상기 전력 관리 회로는 벅 변환기, 부스트 변환기, 또는 벅-부스트 변환기 중 적어도 하나의 변환기를 포함하고, 그리고
상기 증폭기는 상기 적어도 하나의 변환기에 포함되는 전자 장치.
제18항에 있어서,
상기 전자 장치는 차량에 실장되는 인포테인먼트 장치 또는 모바일 장치로 구현되는 전자 장치.