JP2001251163A - 低周波用差動入出力型積分器及び高周波用差動入出力型積分器並びに電流ドライブ型差動入出力積分器 - Google Patents
低周波用差動入出力型積分器及び高周波用差動入出力型積分器並びに電流ドライブ型差動入出力積分器Info
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Abstract
(57)【要約】
【課題】 差動入力の差動出力回路を、チャネルのバラ
ツキを無くし、かつ帰還部分を使用しないで構成する。 【解決手段】 第１の差動対回路を構成するＭＯＳトラ
ンジスタＮ１，Ｎ２のゲート端子間を入力信号電圧端子
とし、第２の差動対回路を構成するＭＯＳトランジスタ
Ｎ３，Ｎ４のドレイン端子間を出力電圧端子とする。Ｍ
ＯＳトランジスタＮ１のソース端子とＭＯＳトランジス
タＮ３のドレイン端子との間、及びＭＯＳトランジスタ
Ｎ２のソース端子とＭＯＳトランジスタＮ４のドレイン
端子との間に抵抗Ｒがそれぞれ接続され、かつ前記出力
電圧端子間にコンデンサ（Ｃ0／２）が接続され、かつ
ＭＯＳトランジスタ各々のバックゲート端子とソース端
子とがそれぞれ短絡され、かつＭＯＳトランジスタＮ
３，Ｎ４のソース端子が、抵抗Ｒと直流電流源（２×Ｉ
O）とを介してそれぞれ接地されている。
ツキを無くし、かつ帰還部分を使用しないで構成する。 【解決手段】 第１の差動対回路を構成するＭＯＳトラ
ンジスタＮ１，Ｎ２のゲート端子間を入力信号電圧端子
とし、第２の差動対回路を構成するＭＯＳトランジスタ
Ｎ３，Ｎ４のドレイン端子間を出力電圧端子とする。Ｍ
ＯＳトランジスタＮ１のソース端子とＭＯＳトランジス
タＮ３のドレイン端子との間、及びＭＯＳトランジスタ
Ｎ２のソース端子とＭＯＳトランジスタＮ４のドレイン
端子との間に抵抗Ｒがそれぞれ接続され、かつ前記出力
電圧端子間にコンデンサ（Ｃ0／２）が接続され、かつ
ＭＯＳトランジスタ各々のバックゲート端子とソース端
子とがそれぞれ短絡され、かつＭＯＳトランジスタＮ
３，Ｎ４のソース端子が、抵抗Ｒと直流電流源（２×Ｉ
O）とを介してそれぞれ接地されている。
Description
【０００１】
【発明の属する技術分野】本発明は、低周波用差動入出
力型積分器及び高周波用差動入出力型積分器並びに電流
ドライブ型差動入出力積分器に関し、特に、差動増幅器
（以下、「差動対回路」と呼称する）を有して、ラジオ
受信機，テレビ受信機，衛星放送受信機，ビデオレコー
ダー，移動体通信機等に使用される低周波用差動入出力
型積分器及び高周波用差動入出力型積分器並びに電流ド
ライブ型差動入出力積分器に関する。
力型積分器及び高周波用差動入出力型積分器並びに電流
ドライブ型差動入出力積分器に関し、特に、差動増幅器
（以下、「差動対回路」と呼称する）を有して、ラジオ
受信機，テレビ受信機，衛星放送受信機，ビデオレコー
ダー，移動体通信機等に使用される低周波用差動入出力
型積分器及び高周波用差動入出力型積分器並びに電流ド
ライブ型差動入出力積分器に関する。
【０００２】
【従来の技術】図８は、従来の積分器回路の回路構成を
示す回路図である。従来の積分器回路は、図８に示すよ
うに、Ｐ型のＭＯＳ−ＦＥＴ（Metal Oxide Semiconduc
tor-Field Efect Transistor、以下、「ＭＯＳトランジ
スタ」と略称する）Ｐ１，Ｐ２と、Ｎ型のＭＯＳトラン
ジスタＮ１，Ｎ２を用いて構成し、ドライバーの出力イ
ンピーダンスを並列接続された容量Ｃのインピーダンス
よりも十分に大きくするために、上記２種類のＭＯＳト
ランジスタのドレインを突き合わせ接続していた。
示す回路図である。従来の積分器回路は、図８に示すよ
うに、Ｐ型のＭＯＳ−ＦＥＴ（Metal Oxide Semiconduc
tor-Field Efect Transistor、以下、「ＭＯＳトランジ
スタ」と略称する）Ｐ１，Ｐ２と、Ｎ型のＭＯＳトラン
ジスタＮ１，Ｎ２を用いて構成し、ドライバーの出力イ
ンピーダンスを並列接続された容量Ｃのインピーダンス
よりも十分に大きくするために、上記２種類のＭＯＳト
ランジスタのドレインを突き合わせ接続していた。
【０００３】
【発明が解決しようとする課題】従来の積分器回路で
は、上記のとおり、ハイインピーダンスなドレイン抵抗
を形成するために、Ｐ型のＭＯＳトランジスタＰ１，Ｐ
２と、Ｎ型のＭＯＳトランジスタＮ１，Ｎ２とのドレイ
ンを突き合わせ接続しており、その突き合わせポイント
の電位を定めるために出力側から電圧帰還を掛ける必要
があった。
は、上記のとおり、ハイインピーダンスなドレイン抵抗
を形成するために、Ｐ型のＭＯＳトランジスタＰ１，Ｐ
２と、Ｎ型のＭＯＳトランジスタＮ１，Ｎ２とのドレイ
ンを突き合わせ接続しており、その突き合わせポイント
の電位を定めるために出力側から電圧帰還を掛ける必要
があった。
【０００４】そのため、結果的に従来の積分器回路は、
積分器単体としての機能を発揮するものではなく、シン
グル入力でシングル出力の回路構成となってしまってい
た。また、Ｐ型とＮ型のＭＯＳトランジスタを用いる必
要があることから、低電圧源での動作に不向きであり、
低電圧源で使用する場合は、Ｐ型とＮ型の２種のＭＯＳ
トランジスタ間のチャネルのバラツキの存在に対して弱
くなり、そのしわ寄せが、出力ＤＣ（直流成分）オフセ
ットや、ＧＢ積（即ち、ゲインと帯域幅との積）の低下
に繋がっていた。
積分器単体としての機能を発揮するものではなく、シン
グル入力でシングル出力の回路構成となってしまってい
た。また、Ｐ型とＮ型のＭＯＳトランジスタを用いる必
要があることから、低電圧源での動作に不向きであり、
低電圧源で使用する場合は、Ｐ型とＮ型の２種のＭＯＳ
トランジスタ間のチャネルのバラツキの存在に対して弱
くなり、そのしわ寄せが、出力ＤＣ（直流成分）オフセ
ットや、ＧＢ積（即ち、ゲインと帯域幅との積）の低下
に繋がっていた。
【０００５】また、出力ＤＣの押さえ込みのために帰還
ループを使用することは、積分器として差動するオペレ
ーショナルアンプとしてのＧＢ積が、その使用範囲を限
定してしまう結果となるので、高周波化が望めなかっ
た。
ループを使用することは、積分器として差動するオペレ
ーショナルアンプとしてのＧＢ積が、その使用範囲を限
定してしまう結果となるので、高周波化が望めなかっ
た。
【０００６】さらに、信号の伝達が、シングル入力のシ
ングル出力でしか使い込めないために、妨害に対して弱
く、差動信号回路として使用することができないので、
今後の必要性の増大が予想される「ＭＯＳ−ＩＣ回路に
おけるディジタル−アナログ信号の混在化」をクリアす
るための大きな障壁となっていた。
ングル出力でしか使い込めないために、妨害に対して弱
く、差動信号回路として使用することができないので、
今後の必要性の増大が予想される「ＭＯＳ−ＩＣ回路に
おけるディジタル−アナログ信号の混在化」をクリアす
るための大きな障壁となっていた。
【０００７】本発明は、以上のような従来の、積分器回
路における問題点に鑑みてなされたものであり、差動入
力の差動出力回路を、チャネルのバラツキを無くし、か
つ帰還部分を使用しないで構成することができる低周波
用差動入出力型積分器を提供することを目的とする。
路における問題点に鑑みてなされたものであり、差動入
力の差動出力回路を、チャネルのバラツキを無くし、か
つ帰還部分を使用しないで構成することができる低周波
用差動入出力型積分器を提供することを目的とする。
【０００８】また、本発明の第２の目的は、差動入力の
差動出力回路を、チャネルのバラツキを無くし、かつ帰
還部分を使用しないで構成することができる高周波用差
動入出力型積分器を提供することにある。
差動出力回路を、チャネルのバラツキを無くし、かつ帰
還部分を使用しないで構成することができる高周波用差
動入出力型積分器を提供することにある。
【０００９】さらに、本発明の第３の目的は、差動入力
の差動出力回路を、チャネルのバラツキを無くし、かつ
帰還部分を使用しないで構成することができる電流ドラ
イブ型差動入出力積分器を提供することにある。
の差動出力回路を、チャネルのバラツキを無くし、かつ
帰還部分を使用しないで構成することができる電流ドラ
イブ型差動入出力積分器を提供することにある。
【００１０】
【課題を解決するための手段】以上に説明したとおり、
本発明では、第１と第２の差動対回路を備え、前記第１
の差動対回路を構成する第１と第２のＭＯＳトランジス
タのゲート端子間を入力信号電圧端子とし、前記第２の
差動対回路を構成する第３と第４のＭＯＳトランジスタ
のドレイン端子間を出力電圧端子とする低周波用差動入
出力型積分器であって、前記第１のＭＯＳトランジスタ
のソース端子と第３のＭＯＳトランジスタのドレイン端
子との間、及び前記第２のＭＯＳトランジスタのソース
端子と第４のＭＯＳトランジスタのドレイン端子との間
に同値の抵抗がそれぞれ接続され、かつ前記出力電圧端
子間にコンデンサが接続され、かつ前記第１乃至第４の
ＭＯＳトランジスタのバックゲート端子とソース端子と
がそれぞれ短絡され、かつ前記第３と第４のＭＯＳトラ
ンジスタのソース端子が、前記抵抗と同値な抵抗と直流
電流源とを介してそれぞれ接地され、かつ、第２の差動
対を構成する第３と第４のＭＯＳトランジスタにおい
て、第３のＭＯＳトランジスタのゲート端子は第４のＭ
ＯＳトランジスタのドレイン端子に接続され、第４のＭ
ＯＳトランジスタのゲート端子は第３のＭＯＳトランジ
スタのドレイン端子に接続されていることを特徴とする
低周波用差動入出力型積分器が提供される。
本発明では、第１と第２の差動対回路を備え、前記第１
の差動対回路を構成する第１と第２のＭＯＳトランジス
タのゲート端子間を入力信号電圧端子とし、前記第２の
差動対回路を構成する第３と第４のＭＯＳトランジスタ
のドレイン端子間を出力電圧端子とする低周波用差動入
出力型積分器であって、前記第１のＭＯＳトランジスタ
のソース端子と第３のＭＯＳトランジスタのドレイン端
子との間、及び前記第２のＭＯＳトランジスタのソース
端子と第４のＭＯＳトランジスタのドレイン端子との間
に同値の抵抗がそれぞれ接続され、かつ前記出力電圧端
子間にコンデンサが接続され、かつ前記第１乃至第４の
ＭＯＳトランジスタのバックゲート端子とソース端子と
がそれぞれ短絡され、かつ前記第３と第４のＭＯＳトラ
ンジスタのソース端子が、前記抵抗と同値な抵抗と直流
電流源とを介してそれぞれ接地され、かつ、第２の差動
対を構成する第３と第４のＭＯＳトランジスタにおい
て、第３のＭＯＳトランジスタのゲート端子は第４のＭ
ＯＳトランジスタのドレイン端子に接続され、第４のＭ
ＯＳトランジスタのゲート端子は第３のＭＯＳトランジ
スタのドレイン端子に接続されていることを特徴とする
低周波用差動入出力型積分器が提供される。
【００１１】また、第１と第２の差動対回路を備え、前
記第１の差動対回路を構成する第１と第２のＭＯＳトラ
ンジスタのゲート端子間を入力信号電圧端子とし、前記
第２の差動対回路を構成する第３と第４のＭＯＳトラン
ジスタのドレイン端子間を出力電圧端子とする低周波用
差動入出力型積分器であって、前記第１のＭＯＳトラン
ジスタのソース端子と第３のＭＯＳトランジスタのドレ
イン端子との間、及び前記第２のＭＯＳトランジスタの
ソース端子と第４のＭＯＳトランジスタのドレイン端子
との間に同値の抵抗がそれぞれ接続され、かつ前記出力
電圧端子間にコンデンサが接続され、かつ前記第１乃至
第４のＭＯＳトランジスタのバックゲート端子とソース
端子とがそれぞれ短絡され、かつ前記第３と第４のＭＯ
Ｓトランジスタのソース端子間に前記と同値の抵抗が接
続されると共に、該ソース端子が、直流電流源を介して
それぞれ接地され、かつ、第２の差動対を構成する第３
と第４のＭＯＳトランジスタにおいて、第３のＭＯＳト
ランジスタのゲート端子は第４のＭＯＳトランジスタの
ドレイン端子に接続され、第４のＭＯＳトランジスタの
ゲート端子は第３のＭＯＳトランジスタのドレイン端子
に接続されていることを特徴とする低周波用差動入出力
型積分器が提供される。
記第１の差動対回路を構成する第１と第２のＭＯＳトラ
ンジスタのゲート端子間を入力信号電圧端子とし、前記
第２の差動対回路を構成する第３と第４のＭＯＳトラン
ジスタのドレイン端子間を出力電圧端子とする低周波用
差動入出力型積分器であって、前記第１のＭＯＳトラン
ジスタのソース端子と第３のＭＯＳトランジスタのドレ
イン端子との間、及び前記第２のＭＯＳトランジスタの
ソース端子と第４のＭＯＳトランジスタのドレイン端子
との間に同値の抵抗がそれぞれ接続され、かつ前記出力
電圧端子間にコンデンサが接続され、かつ前記第１乃至
第４のＭＯＳトランジスタのバックゲート端子とソース
端子とがそれぞれ短絡され、かつ前記第３と第４のＭＯ
Ｓトランジスタのソース端子間に前記と同値の抵抗が接
続されると共に、該ソース端子が、直流電流源を介して
それぞれ接地され、かつ、第２の差動対を構成する第３
と第４のＭＯＳトランジスタにおいて、第３のＭＯＳト
ランジスタのゲート端子は第４のＭＯＳトランジスタの
ドレイン端子に接続され、第４のＭＯＳトランジスタの
ゲート端子は第３のＭＯＳトランジスタのドレイン端子
に接続されていることを特徴とする低周波用差動入出力
型積分器が提供される。
【００１２】さらに、第１と第２の差動対回路を備え、
前記第１の差動対回路を構成する第１と第２のＭＯＳト
ランジスタのゲート端子間を入力信号電圧端子とし、前
記第２の差動対回路を構成する第３と第４のＭＯＳトラ
ンジスタのドレイン端子間を出力電圧端子とする低周波
用差動入出力型積分器であって、前記第１のＭＯＳトラ
ンジスタのソース端子と第３のＭＯＳトランジスタのド
レイン端子との間、及び前記第２のＭＯＳトランジスタ
のソース端子と第４のＭＯＳトランジスタのドレイン端
子との間に同値の抵抗がそれぞれ接続され、かつ前記出
力電圧端子間にコンデンサが接続され、かつ前記第１乃
至第４のＭＯＳトランジスタのバックゲート端子とソー
ス端子とがそれぞれ短絡され、かつ前記第３と第４のＭ
ＯＳトランジスタのソース端子が、前記と同値の抵抗を
介してそれぞれ接地され、かつ、第２の差動対を構成す
る第３と第４のＭＯＳトランジスタにおいて、第３のＭ
ＯＳトランジスタのゲート端子は第４のＭＯＳトランジ
スタのドレイン端子に接続され、第４のＭＯＳトランジ
スタのゲート端子は第３のＭＯＳトランジスタのドレイ
ン端子に接続されていることを特徴とする低周波用差動
入出力型積分器が提供される。
前記第１の差動対回路を構成する第１と第２のＭＯＳト
ランジスタのゲート端子間を入力信号電圧端子とし、前
記第２の差動対回路を構成する第３と第４のＭＯＳトラ
ンジスタのドレイン端子間を出力電圧端子とする低周波
用差動入出力型積分器であって、前記第１のＭＯＳトラ
ンジスタのソース端子と第３のＭＯＳトランジスタのド
レイン端子との間、及び前記第２のＭＯＳトランジスタ
のソース端子と第４のＭＯＳトランジスタのドレイン端
子との間に同値の抵抗がそれぞれ接続され、かつ前記出
力電圧端子間にコンデンサが接続され、かつ前記第１乃
至第４のＭＯＳトランジスタのバックゲート端子とソー
ス端子とがそれぞれ短絡され、かつ前記第３と第４のＭ
ＯＳトランジスタのソース端子が、前記と同値の抵抗を
介してそれぞれ接地され、かつ、第２の差動対を構成す
る第３と第４のＭＯＳトランジスタにおいて、第３のＭ
ＯＳトランジスタのゲート端子は第４のＭＯＳトランジ
スタのドレイン端子に接続され、第４のＭＯＳトランジ
スタのゲート端子は第３のＭＯＳトランジスタのドレイ
ン端子に接続されていることを特徴とする低周波用差動
入出力型積分器が提供される。
【００１３】また、第１と第２の差動対回路を備え、前
記第１の差動対回路を構成する第１と第２のＭＯＳトラ
ンジスタのゲート端子間を入力信号電圧端子とし、前記
第２の差動対回路を構成する第３と第４のＭＯＳトラン
ジスタのドレイン端子間を出力電圧端子とする高周波用
差動入出力型積分器であって、前記第１のＭＯＳトラン
ジスタのソース端子と第３のＭＯＳトランジスタのドレ
イン端子、及び前記第２のＭＯＳトランジスタのソース
端子と第４のＭＯＳトランジスタのドレイン端子とがそ
れぞれ接続され、かつ前記出力電圧端子間にコンデンサ
が接続され、かつ前記第１乃至第４のＭＯＳトランジス
タのバックゲート端子とソース端子とがそれぞれ短絡さ
れ、かつ前記第３と第４のＭＯＳトランジスタのソース
端子が、直流電流源を介してそれぞれ接地され、かつ、
第２の差動対を構成する第３と第４のＭＯＳトランジス
タにおいて、第３のＭＯＳトランジスタのゲート端子は
第４のＭＯＳトランジスタのドレイン端子に接続され、
第４のＭＯＳトランジスタのゲート端子は第３のＭＯＳ
トランジスタのドレイン端子に接続されていることを特
徴とする高周波用差動入出力型積分器が提供される。
記第１の差動対回路を構成する第１と第２のＭＯＳトラ
ンジスタのゲート端子間を入力信号電圧端子とし、前記
第２の差動対回路を構成する第３と第４のＭＯＳトラン
ジスタのドレイン端子間を出力電圧端子とする高周波用
差動入出力型積分器であって、前記第１のＭＯＳトラン
ジスタのソース端子と第３のＭＯＳトランジスタのドレ
イン端子、及び前記第２のＭＯＳトランジスタのソース
端子と第４のＭＯＳトランジスタのドレイン端子とがそ
れぞれ接続され、かつ前記出力電圧端子間にコンデンサ
が接続され、かつ前記第１乃至第４のＭＯＳトランジス
タのバックゲート端子とソース端子とがそれぞれ短絡さ
れ、かつ前記第３と第４のＭＯＳトランジスタのソース
端子が、直流電流源を介してそれぞれ接地され、かつ、
第２の差動対を構成する第３と第４のＭＯＳトランジス
タにおいて、第３のＭＯＳトランジスタのゲート端子は
第４のＭＯＳトランジスタのドレイン端子に接続され、
第４のＭＯＳトランジスタのゲート端子は第３のＭＯＳ
トランジスタのドレイン端子に接続されていることを特
徴とする高周波用差動入出力型積分器が提供される。
【００１４】さらに、第１と第２の差動対回路を備え、
前記第１の差動対回路を構成する第１と第２のＭＯＳト
ランジスタのゲート端子間を入力信号電圧端子とし、前
記第２の差動対回路を構成する第３と第４のＭＯＳトラ
ンジスタのドレイン端子間を出力電圧端子とする高周波
用差動入出力型積分器であって、前記第１のＭＯＳトラ
ンジスタのソース端子と第３のＭＯＳトランジスタのド
レイン端子、及び前記第２のＭＯＳトランジスタのソー
ス端子と第４のＭＯＳトランジスタのドレイン端子とが
それぞれ接続され、かつ前記出力電圧端子間にコンデン
サが接続され、かつ前記第１乃至第４のＭＯＳトランジ
スタのバックゲート端子とソース端子とがそれぞれ短絡
され、かつ前記第３と第４のＭＯＳトランジスタのソー
ス端子が、それぞれ接地され、かつ、第２の差動対を構
成する第３と第４のＭＯＳトランジスタにおいて、第３
のＭＯＳトランジスタのゲート端子は第４のＭＯＳトラ
ンジスタのドレイン端子に接続され、第４のＭＯＳトラ
ンジスタのゲート端子は第３のＭＯＳトランジスタのド
レイン端子に接続されていることを特徴とする高周波用
差動入出力型積分器が提供される。
前記第１の差動対回路を構成する第１と第２のＭＯＳト
ランジスタのゲート端子間を入力信号電圧端子とし、前
記第２の差動対回路を構成する第３と第４のＭＯＳトラ
ンジスタのドレイン端子間を出力電圧端子とする高周波
用差動入出力型積分器であって、前記第１のＭＯＳトラ
ンジスタのソース端子と第３のＭＯＳトランジスタのド
レイン端子、及び前記第２のＭＯＳトランジスタのソー
ス端子と第４のＭＯＳトランジスタのドレイン端子とが
それぞれ接続され、かつ前記出力電圧端子間にコンデン
サが接続され、かつ前記第１乃至第４のＭＯＳトランジ
スタのバックゲート端子とソース端子とがそれぞれ短絡
され、かつ前記第３と第４のＭＯＳトランジスタのソー
ス端子が、それぞれ接地され、かつ、第２の差動対を構
成する第３と第４のＭＯＳトランジスタにおいて、第３
のＭＯＳトランジスタのゲート端子は第４のＭＯＳトラ
ンジスタのドレイン端子に接続され、第４のＭＯＳトラ
ンジスタのゲート端子は第３のＭＯＳトランジスタのド
レイン端子に接続されていることを特徴とする高周波用
差動入出力型積分器が提供される。
【００１５】また、第１と第２の差動対回路を備え、前
記第２の差動対回路を構成する第３と第４のＭＯＳトラ
ンジスタのドレイン端子間を出力電圧端子とする電流ド
ライブ型差動入出力積分器であって、前記第１のＭＯＳ
トランジスタのソース端子と第３のＭＯＳトランジスタ
のドレイン端子との間、及び前記第２のＭＯＳトランジ
スタのソース端子と第４のＭＯＳトランジスタのドレイ
ン端子との間に同値の抵抗がそれぞれ接続され、かつ前
記出力電圧端子間にコンデンサが接続され、かつ前記第
１乃至第４のＭＯＳトランジスタのバックゲート端子と
ソース端子とがそれぞれ短絡され、かつ前記第３と第４
のＭＯＳトランジスタのソース端子が、前記抵抗と同値
な抵抗と直流電流源とを介してそれぞれ接地され、か
つ、第２の差動対を構成する第３と第４のＭＯＳトラン
ジスタにおいて、第３のＭＯＳトランジスタのゲート端
子は第４のＭＯＳトランジスタのドレイン端子に接続さ
れ、第４のＭＯＳトランジスタのゲート端子は第３のＭ
ＯＳトランジスタのドレイン端子に接続されて成るアク
ティブ負荷手段と、入力信号電圧を電流に変換する電圧
電流変換手段と、前記アクティブ負荷手段の第３と第４
のＭＯＳトランジスタのドレイン端子間に前記電圧電流
変換手段からの出力電流を流し込む手段とを備えたこと
を特徴とする電流ドライブ型差動入出力積分器が提供さ
れる。
記第２の差動対回路を構成する第３と第４のＭＯＳトラ
ンジスタのドレイン端子間を出力電圧端子とする電流ド
ライブ型差動入出力積分器であって、前記第１のＭＯＳ
トランジスタのソース端子と第３のＭＯＳトランジスタ
のドレイン端子との間、及び前記第２のＭＯＳトランジ
スタのソース端子と第４のＭＯＳトランジスタのドレイ
ン端子との間に同値の抵抗がそれぞれ接続され、かつ前
記出力電圧端子間にコンデンサが接続され、かつ前記第
１乃至第４のＭＯＳトランジスタのバックゲート端子と
ソース端子とがそれぞれ短絡され、かつ前記第３と第４
のＭＯＳトランジスタのソース端子が、前記抵抗と同値
な抵抗と直流電流源とを介してそれぞれ接地され、か
つ、第２の差動対を構成する第３と第４のＭＯＳトラン
ジスタにおいて、第３のＭＯＳトランジスタのゲート端
子は第４のＭＯＳトランジスタのドレイン端子に接続さ
れ、第４のＭＯＳトランジスタのゲート端子は第３のＭ
ＯＳトランジスタのドレイン端子に接続されて成るアク
ティブ負荷手段と、入力信号電圧を電流に変換する電圧
電流変換手段と、前記アクティブ負荷手段の第３と第４
のＭＯＳトランジスタのドレイン端子間に前記電圧電流
変換手段からの出力電流を流し込む手段とを備えたこと
を特徴とする電流ドライブ型差動入出力積分器が提供さ
れる。
【００１６】さらに、第１と第２の差動対回路を備え、
前記第１の差動対回路を構成する第１と第２のＭＯＳト
ランジスタのゲート端子間を入力信号電圧端子とし、前
記第２の差動対回路を構成する第３と第４のＭＯＳトラ
ンジスタのドレイン端子間を出力電圧端子とする電流ド
ライブ型差動入出力積分器であって、前記第１のＭＯＳ
トランジスタのソース端子と第３のＭＯＳトランジスタ
のドレイン端子との間、及び前記第２のＭＯＳトランジ
スタのソース端子と第４のＭＯＳトランジスタのドレイ
ン端子との間に同値の抵抗がそれぞれ接続され、かつ前
記出力電圧端子間にコンデンサが接続され、かつ前記第
１乃至第４のＭＯＳトランジスタのバックゲート端子と
ソース端子とがそれぞれ短絡され、かつ前記第３と第４
のＭＯＳトランジスタのソース端子間に前記と同値の抵
抗が接続されると共に、該ソース端子が、直流電流源を
介してそれぞれ接地され、かつ、第２の差動対を構成す
る第３と第４のＭＯＳトランジスタにおいて、第３のＭ
ＯＳトランジスタのゲート端子は第４のＭＯＳトランジ
スタのドレイン端子に接続され、第４のＭＯＳトランジ
スタのゲート端子は第３のＭＯＳトランジスタのドレイ
ン端子に接続されて成るアクティブ負荷手段と、入力信
号電圧を電流に変換する電圧電流変換手段と、前記アク
ティブ負荷手段の第３と第４のＭＯＳトランジスタのド
レイン端子間に前記電圧電流変換手段からの出力電流を
流し込む手段とを備えたことを特徴とする電流ドライブ
型差動入出力積分器が提供される。
前記第１の差動対回路を構成する第１と第２のＭＯＳト
ランジスタのゲート端子間を入力信号電圧端子とし、前
記第２の差動対回路を構成する第３と第４のＭＯＳトラ
ンジスタのドレイン端子間を出力電圧端子とする電流ド
ライブ型差動入出力積分器であって、前記第１のＭＯＳ
トランジスタのソース端子と第３のＭＯＳトランジスタ
のドレイン端子との間、及び前記第２のＭＯＳトランジ
スタのソース端子と第４のＭＯＳトランジスタのドレイ
ン端子との間に同値の抵抗がそれぞれ接続され、かつ前
記出力電圧端子間にコンデンサが接続され、かつ前記第
１乃至第４のＭＯＳトランジスタのバックゲート端子と
ソース端子とがそれぞれ短絡され、かつ前記第３と第４
のＭＯＳトランジスタのソース端子間に前記と同値の抵
抗が接続されると共に、該ソース端子が、直流電流源を
介してそれぞれ接地され、かつ、第２の差動対を構成す
る第３と第４のＭＯＳトランジスタにおいて、第３のＭ
ＯＳトランジスタのゲート端子は第４のＭＯＳトランジ
スタのドレイン端子に接続され、第４のＭＯＳトランジ
スタのゲート端子は第３のＭＯＳトランジスタのドレイ
ン端子に接続されて成るアクティブ負荷手段と、入力信
号電圧を電流に変換する電圧電流変換手段と、前記アク
ティブ負荷手段の第３と第４のＭＯＳトランジスタのド
レイン端子間に前記電圧電流変換手段からの出力電流を
流し込む手段とを備えたことを特徴とする電流ドライブ
型差動入出力積分器が提供される。
【００１７】また、第１と第２の差動対回路を備え、前
記第１の差動対回路を構成する第１と第２のＭＯＳトラ
ンジスタのゲート端子間を入力信号電圧端子とし、前記
第２の差動対回路を構成する第３と第４のＭＯＳトラン
ジスタのドレイン端子間を出力電圧端子とする電流ドラ
イブ型差動入出力積分器であって、前記第１のＭＯＳト
ランジスタのソース端子と第３のＭＯＳトランジスタの
ドレイン端子との間、及び前記第２のＭＯＳトランジス
タのソース端子と第４のＭＯＳトランジスタのドレイン
端子との間に同値の抵抗がそれぞれ接続され、かつ前記
出力電圧端子間にコンデンサが接続され、かつ前記第１
乃至第４のＭＯＳトランジスタのバックゲート端子とソ
ース端子とがそれぞれ短絡され、かつ前記第３と第４の
ＭＯＳトランジスタのソース端子が、前記と同値の抵抗
を介してそれぞれ接地され、かつ、第２の差動対を構成
する第３と第４のＭＯＳトランジスタにおいて、第３の
ＭＯＳトランジスタのゲート端子は第４のＭＯＳトラン
ジスタのドレイン端子に接続され、第４のＭＯＳトラン
ジスタのゲート端子は第３のＭＯＳトランジスタのドレ
イン端子に接続されて成るアクティブ負荷手段と、入力
信号電圧を電流に変換する電圧電流変換手段と、前記ア
クティブ負荷手段の第３と第４のＭＯＳトランジスタの
ドレイン端子間に前記電圧電流変換手段からの出力電流
を流し込む手段とを備えたことを特徴とする電流ドライ
ブ型差動入出力積分器が提供される。
記第１の差動対回路を構成する第１と第２のＭＯＳトラ
ンジスタのゲート端子間を入力信号電圧端子とし、前記
第２の差動対回路を構成する第３と第４のＭＯＳトラン
ジスタのドレイン端子間を出力電圧端子とする電流ドラ
イブ型差動入出力積分器であって、前記第１のＭＯＳト
ランジスタのソース端子と第３のＭＯＳトランジスタの
ドレイン端子との間、及び前記第２のＭＯＳトランジス
タのソース端子と第４のＭＯＳトランジスタのドレイン
端子との間に同値の抵抗がそれぞれ接続され、かつ前記
出力電圧端子間にコンデンサが接続され、かつ前記第１
乃至第４のＭＯＳトランジスタのバックゲート端子とソ
ース端子とがそれぞれ短絡され、かつ前記第３と第４の
ＭＯＳトランジスタのソース端子が、前記と同値の抵抗
を介してそれぞれ接地され、かつ、第２の差動対を構成
する第３と第４のＭＯＳトランジスタにおいて、第３の
ＭＯＳトランジスタのゲート端子は第４のＭＯＳトラン
ジスタのドレイン端子に接続され、第４のＭＯＳトラン
ジスタのゲート端子は第３のＭＯＳトランジスタのドレ
イン端子に接続されて成るアクティブ負荷手段と、入力
信号電圧を電流に変換する電圧電流変換手段と、前記ア
クティブ負荷手段の第３と第４のＭＯＳトランジスタの
ドレイン端子間に前記電圧電流変換手段からの出力電流
を流し込む手段とを備えたことを特徴とする電流ドライ
ブ型差動入出力積分器が提供される。
【００１８】即ち、本発明に係る差動入出力型積分器で
は、積分回路を構成するＭＯＳ差動対を２組設け、第１
組のＭＯＳ差動対のコンダクタンスを、該コンダクタン
スと大きさが等しくて極性が逆の第２組のＭＯＳ差動対
のコンダクタンスによって打ち消すように構成すること
により、上記２組のＭＯＳ差動対の接続ポイントにおい
て非常に大きいインピーダンス（ハイインピーダンス）
を実現し、かつ、該ハイインピーダンスバイアス部分
に、必要とされる容量を接続することで、該容量をフロ
ーティング状態にすることを可能にしている。
は、積分回路を構成するＭＯＳ差動対を２組設け、第１
組のＭＯＳ差動対のコンダクタンスを、該コンダクタン
スと大きさが等しくて極性が逆の第２組のＭＯＳ差動対
のコンダクタンスによって打ち消すように構成すること
により、上記２組のＭＯＳ差動対の接続ポイントにおい
て非常に大きいインピーダンス（ハイインピーダンス）
を実現し、かつ、該ハイインピーダンスバイアス部分
に、必要とされる容量を接続することで、該容量をフロ
ーティング状態にすることを可能にしている。
【００１９】従って、フローティング状態にある上記容
量に、電流を差動で流し込むことが可能となるために、
該容量の両端には、±９０度の位相差を持つ電圧が得ら
れ、これにより、差動出力型の積分器の構成を実現して
いる。
量に、電流を差動で流し込むことが可能となるために、
該容量の両端には、±９０度の位相差を持つ電圧が得ら
れ、これにより、差動出力型の積分器の構成を実現して
いる。
【００２０】この原理により、任意のアナログ回路（特
に、フィルタ回路）において、差動入力型と、差動出力
型（低周波用と高周波用が有る）の構成を実現すること
が可能となる。
に、フィルタ回路）において、差動入力型と、差動出力
型（低周波用と高周波用が有る）の構成を実現すること
が可能となる。
【００２１】また、上記の差動信号処理を実現したこと
により、ディジタル−アナログ混在型のシステムＩＣ
（特に高周波信号処理用のもの）の製造を可能にしてい
る。さらに、回路要素として、Ｎ−ＭＯＳ単独、または
Ｐ−ＭＯＳ単独での使用を可能にすることで、いわゆる
シングルシングルチャネルを実現し、従来のような諸特
性のマッチングを取る必要を無くし、かつバラツキの要
因を消去して設計の自由度を向上せしめ、かつ低電圧動
作を可能にしている。
により、ディジタル−アナログ混在型のシステムＩＣ
（特に高周波信号処理用のもの）の製造を可能にしてい
る。さらに、回路要素として、Ｎ−ＭＯＳ単独、または
Ｐ−ＭＯＳ単独での使用を可能にすることで、いわゆる
シングルシングルチャネルを実現し、従来のような諸特
性のマッチングを取る必要を無くし、かつバラツキの要
因を消去して設計の自由度を向上せしめ、かつ低電圧動
作を可能にしている。
【００２２】その結果、Ｓ／Ｎ比等の回路の性能指標を
向上させることを可能にし、かつ消費電力の節減やＩＣ
チップ面積の縮小化が可能にして、ＩＣ回路に組み込ま
れた際に、該ＩＣ回路の設計・製造コストの低減を果た
すことを可能にしている。
向上させることを可能にし、かつ消費電力の節減やＩＣ
チップ面積の縮小化が可能にして、ＩＣ回路に組み込ま
れた際に、該ＩＣ回路の設計・製造コストの低減を果た
すことを可能にしている。
【００２３】また、他の回路（例えば、抵抗器だけの回
路）でもって入力信号電圧を電流変換し、該変換後の電
流を本発明に係る低周波用差動入出力型積分器の積分出
力の部分に流し込み、電流から再度、電圧に変換するこ
とにより、シングルチャネルの電流ドライブ型差動入出
力積分器の実現を可能にしている。
路）でもって入力信号電圧を電流変換し、該変換後の電
流を本発明に係る低周波用差動入出力型積分器の積分出
力の部分に流し込み、電流から再度、電圧に変換するこ
とにより、シングルチャネルの電流ドライブ型差動入出
力積分器の実現を可能にしている。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。 （第１の実施の形態）図１は、本発明の第１の実施の形
態に係る低周波用差動入出力型積分器の回路構成を示す
回路図である。
を参照して説明する。 （第１の実施の形態）図１は、本発明の第１の実施の形
態に係る低周波用差動入出力型積分器の回路構成を示す
回路図である。
【００２５】本実施の形態に係る低周波用差動入出力型
積分器は、ゲート間に入力信号電圧（差動電圧）が印加
される第１の差動対回路を構成するＮ型ＭＯＳトランジ
スタＮ１，Ｎ２と、第２の差動対回路を構成するＮ型Ｍ
ＯＳトランジスタＮ３，Ｎ４と、ＭＯＳトランジスタＮ
１のソース端子とＭＯＳトランジスタＮ３のドレイン端
子との間、ＭＯＳトランジスタＮ２のソース端子とＭＯ
ＳトランジスタＮ４のドレイン端子との間にそれぞれ接
続される同値な抵抗Ｒと、ＭＯＳトランジスタＮ３とＭ
ＯＳトランジスタＮ４のソース端子間に直列接続される
２個の抵抗Ｒと、ＭＯＳトランジスタＮ３とＭＯＳトラ
ンジスタＮ４のドレイン端子間に接続されるコンデンサ
（Ｃ0／２）と、ＭＯＳトランジスタＮ３とＭＯＳトラ
ンジスタＮ４のソース端子間に直列接続される２個の抵
抗Ｒの中間の接続ポイントと接地間に接続される直流電
流源（２×Ｉ0）を含む。
積分器は、ゲート間に入力信号電圧（差動電圧）が印加
される第１の差動対回路を構成するＮ型ＭＯＳトランジ
スタＮ１，Ｎ２と、第２の差動対回路を構成するＮ型Ｍ
ＯＳトランジスタＮ３，Ｎ４と、ＭＯＳトランジスタＮ
１のソース端子とＭＯＳトランジスタＮ３のドレイン端
子との間、ＭＯＳトランジスタＮ２のソース端子とＭＯ
ＳトランジスタＮ４のドレイン端子との間にそれぞれ接
続される同値な抵抗Ｒと、ＭＯＳトランジスタＮ３とＭ
ＯＳトランジスタＮ４のソース端子間に直列接続される
２個の抵抗Ｒと、ＭＯＳトランジスタＮ３とＭＯＳトラ
ンジスタＮ４のドレイン端子間に接続されるコンデンサ
（Ｃ0／２）と、ＭＯＳトランジスタＮ３とＭＯＳトラ
ンジスタＮ４のソース端子間に直列接続される２個の抵
抗Ｒの中間の接続ポイントと接地間に接続される直流電
流源（２×Ｉ0）を含む。
【００２６】上記の第２の差動対を構成する第３と第４
のＭＯＳトランジスタにおいて、第３のＭＯＳトランジ
スタのゲート端子は第４のＭＯＳトランジスタのドレイ
ン端子に接続され、第４のＭＯＳトランジスタのゲート
端子は第３のＭＯＳトランジスタのドレイン端子に接続
されている。
のＭＯＳトランジスタにおいて、第３のＭＯＳトランジ
スタのゲート端子は第４のＭＯＳトランジスタのドレイ
ン端子に接続され、第４のＭＯＳトランジスタのゲート
端子は第３のＭＯＳトランジスタのドレイン端子に接続
されている。
【００２７】なお、入力信号電圧Ｖin1 は、ＭＯＳトラ
ンジスタＮ１のゲートとＭＯＳトランジスタＮ２のゲー
トとの間に印加される。また、ＭＯＳトランジスタＮ３
とＭＯＳトランジスタＮ４のソース端子間に抵抗Ｒを接
続すると共に、該ソース端子の各々を上記直流電源を介
して接地する構成も可能である。
ンジスタＮ１のゲートとＭＯＳトランジスタＮ２のゲー
トとの間に印加される。また、ＭＯＳトランジスタＮ３
とＭＯＳトランジスタＮ４のソース端子間に抵抗Ｒを接
続すると共に、該ソース端子の各々を上記直流電源を介
して接地する構成も可能である。
【００２８】以下、本実施の形態に係る低周波用差動入
出力型積分器の動作特性を説明する。但し、ＭＯＳトラ
ンジスタＮ１，Ｎ２，Ｎ３，Ｎ４のドレイン電流係数、
及び閾値は全て等しく、各々、Ｍ，Ｖthであるとする。
また、Ｖthが等しくなることを保証するために、上記各
ＭＯＳトランジスタのバックゲートは、それぞれ各々の
ソースに短絡接続されたものを用いる。
出力型積分器の動作特性を説明する。但し、ＭＯＳトラ
ンジスタＮ１，Ｎ２，Ｎ３，Ｎ４のドレイン電流係数、
及び閾値は全て等しく、各々、Ｍ，Ｖthであるとする。
また、Ｖthが等しくなることを保証するために、上記各
ＭＯＳトランジスタのバックゲートは、それぞれ各々の
ソースに短絡接続されたものを用いる。
【００２９】一般に、ＭＯＳトランジスタの飽和領域に
おけるドレイン電流は、該ＭＯＳトランジスタのドレイ
ン電流のピンチオフ電圧以降のＶdsの増加に伴った上昇
率をλと置く時、後述する（１）式に示すように、Ｖgs
電圧（即ち、ＭＯＳトランジスタのゲート−ソース間電
圧）の２乗で示される。
おけるドレイン電流は、該ＭＯＳトランジスタのドレイ
ン電流のピンチオフ電圧以降のＶdsの増加に伴った上昇
率をλと置く時、後述する（１）式に示すように、Ｖgs
電圧（即ち、ＭＯＳトランジスタのゲート−ソース間電
圧）の２乗で示される。
【００３０】上記の（１）式を用いて上記ＭＯＳトラン
ジスタのコンダクタンスgmを求めると、gmは、後述する
（２）式で示される。今、図１に示す回路において、Ｍ
ＯＳトランジスタＮ３，Ｎ４のドレイン端子を出力ポイ
ントとし、かつ、該出力ポイントの電位を、それぞれＶ
O，−ＶOと表現して、入力信号電圧Ｖin1の印加ポイン
トに対する出力ＶOの伝達関数を求めると、該伝達関数
は、後述する（３）式で示される。
ジスタのコンダクタンスgmを求めると、gmは、後述する
（２）式で示される。今、図１に示す回路において、Ｍ
ＯＳトランジスタＮ３，Ｎ４のドレイン端子を出力ポイ
ントとし、かつ、該出力ポイントの電位を、それぞれＶ
O，−ＶOと表現して、入力信号電圧Ｖin1の印加ポイン
トに対する出力ＶOの伝達関数を求めると、該伝達関数
は、後述する（３）式で示される。
【００３１】ここで、ＭＯＳトランジスタＮ１，Ｎ３の
コンダクタンスgm1 ，gm3 が全てgmに等しいものとする
と、上記の伝達関数は、後述する（４）式で示され、入
力信号電圧Ｖin1 から見た出力ポイントの電位ＶOは、
積分出力となることが理解できる。
コンダクタンスgm1 ，gm3 が全てgmに等しいものとする
と、上記の伝達関数は、後述する（４）式で示され、入
力信号電圧Ｖin1 から見た出力ポイントの電位ＶOは、
積分出力となることが理解できる。
【００３２】同時に、上記出力ポイントの電位−Ｖ
Oは、該電位ＶOの反転出力となっており、ＭＯＳトラン
ジスタＮ１，Ｎ２に入力された差動信号に対する差動出
力の積分出力が得られている。即ち、以上の説明によ
り、図１に示す回路が、差動出力型の積分器として動作
し、かつ、該積分器は、Ｎ型のＭＯＳトランジスタのみ
で構成されることが示される。
Oは、該電位ＶOの反転出力となっており、ＭＯＳトラン
ジスタＮ１，Ｎ２に入力された差動信号に対する差動出
力の積分出力が得られている。即ち、以上の説明によ
り、図１に示す回路が、差動出力型の積分器として動作
し、かつ、該積分器は、Ｎ型のＭＯＳトランジスタのみ
で構成されることが示される。
【００３３】なお、上記の各式では、ＭＯＳトランジス
タの飽和領域におけるドレイン電流が該ＭＯＳトランジ
スタ以外へは流出しないものである場合、ＭＯＳトラン
ジスタＮ１，Ｎ３の電流は等しく、その場合、ゲート−
ソース間電圧のＶgsは等しいとする考え方を用いている
が、上記の考え方は、ＭＯＳトランジスタＮ２，Ｎ４に
ついても同様に当てはまるものとする。
タの飽和領域におけるドレイン電流が該ＭＯＳトランジ
スタ以外へは流出しないものである場合、ＭＯＳトラン
ジスタＮ１，Ｎ３の電流は等しく、その場合、ゲート−
ソース間電圧のＶgsは等しいとする考え方を用いている
が、上記の考え方は、ＭＯＳトランジスタＮ２，Ｎ４に
ついても同様に当てはまるものとする。
【００３４】また、差動信号入力であるとの前提を有す
るため、上記の直流電流源（２×Ｉ 0）は、本回路の構
成要素には含めずに、ＭＯＳトランジスタＮ３，Ｎ４の
ソース抵抗を直接に接地する構成とすることも可能であ
る。
るため、上記の直流電流源（２×Ｉ 0）は、本回路の構
成要素には含めずに、ＭＯＳトランジスタＮ３，Ｎ４の
ソース抵抗を直接に接地する構成とすることも可能であ
る。
【００３５】さらに、本実施の形態では、Ｎ型のＭＯＳ
トランジスタのみを使用して低周波用差動入出力型積分
器の回路を構成したが、本発明では、一般に、Ｐ型のＭ
ＯＳトランジスタのみを使用して上記実施の形態に準ず
る低周波用差動入出力型積分器の回路を構成することも
可能である。
トランジスタのみを使用して低周波用差動入出力型積分
器の回路を構成したが、本発明では、一般に、Ｐ型のＭ
ＯＳトランジスタのみを使用して上記実施の形態に準ず
る低周波用差動入出力型積分器の回路を構成することも
可能である。
【００３６】（第２の実施の形態）図２は、本発明の第
２の実施の形態に係る高周波用差動入出力型積分器の回
路構成を示す回路図である。
２の実施の形態に係る高周波用差動入出力型積分器の回
路構成を示す回路図である。
【００３７】本実施の形態に係る高周波用差動入出力型
積分器は、図１に示す第１の実施の形態に係る低周波用
差動入出力型積分器と比較して、抵抗Ｒの接続箇所が短
絡接続となっていることと、ＭＯＳトランジスタＮ１の
ゲート端子とＭＯＳトランジスタＮ２のソース端子間、
及びＭＯＳトランジスタＮ２のゲート端子とＭＯＳトラ
ンジスタＮ１のソース端子間に、それぞれ容量Ｃ1が接
続されている点を除いては、図１に示す第１の実施の形
態に係る低周波用差動入出力型積分器と同じである。
積分器は、図１に示す第１の実施の形態に係る低周波用
差動入出力型積分器と比較して、抵抗Ｒの接続箇所が短
絡接続となっていることと、ＭＯＳトランジスタＮ１の
ゲート端子とＭＯＳトランジスタＮ２のソース端子間、
及びＭＯＳトランジスタＮ２のゲート端子とＭＯＳトラ
ンジスタＮ１のソース端子間に、それぞれ容量Ｃ1が接
続されている点を除いては、図１に示す第１の実施の形
態に係る低周波用差動入出力型積分器と同じである。
【００３８】以下、本実施の形態に係る高周波用差動入
出力型積分器の動作特性を説明する。以下でも、ＭＯＳ
トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４のドレイン電流係
数、及び閾値は全て等しく、各々、Ｍ，Ｖthであるとす
る。また、Ｖthが等しくなることを保証するために、上
記各ＭＯＳトランジスタのバックゲートは、それぞれ各
々のソースに短絡接続されたものを用いるものとする。
出力型積分器の動作特性を説明する。以下でも、ＭＯＳ
トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４のドレイン電流係
数、及び閾値は全て等しく、各々、Ｍ，Ｖthであるとす
る。また、Ｖthが等しくなることを保証するために、上
記各ＭＯＳトランジスタのバックゲートは、それぞれ各
々のソースに短絡接続されたものを用いるものとする。
【００３９】また、全てのＭＯＳトランジスタのドレイ
ン電流のピンチオフ電圧以降のＶdsの増加に伴った上昇
率をλと置き、さらに、電流の上記ＭＯＳトランジスタ
以外への漏れは無いものとする。
ン電流のピンチオフ電圧以降のＶdsの増加に伴った上昇
率をλと置き、さらに、電流の上記ＭＯＳトランジスタ
以外への漏れは無いものとする。
【００４０】一般に、ＭＯＳトランジスタのゲート−ソ
ース間には、寄生容量Ｃgsが存在しており、該寄生容量
が回路の周波数特性を低下させている。この部分は、以
下で説明する。
ース間には、寄生容量Ｃgsが存在しており、該寄生容量
が回路の周波数特性を低下させている。この部分は、以
下で説明する。
【００４１】図３は、本発明の第２の実施の形態に係る
高周波用差動入出力型積分器に寄生容量Ｃgsを付加した
回路の回路構成を示す回路図である。図３において、入
力信号電圧Ｖin1 の印加ポイントから見た出力ＶOの伝
達関数は後述する（５）式で示される。
高周波用差動入出力型積分器に寄生容量Ｃgsを付加した
回路の回路構成を示す回路図である。図３において、入
力信号電圧Ｖin1 の印加ポイントから見た出力ＶOの伝
達関数は後述する（５）式で示される。
【００４２】上記（５）式において、上記各ＭＯＳトラ
ンジスタのコンダクタンスgmが全て等しく、また、Ｃ1
＝Ｃgsとすると、後述する（６）式が得られ、入力信号
電圧Ｖin1 の印加ポイントから見た出力ＶOは、積分出
力となっていることが理解できる。
ンジスタのコンダクタンスgmが全て等しく、また、Ｃ1
＝Ｃgsとすると、後述する（６）式が得られ、入力信号
電圧Ｖin1 の印加ポイントから見た出力ＶOは、積分出
力となっていることが理解できる。
【００４３】一般に、入力周波数が高くなるに連れて、
ＭＯＳトランジスタのゲート−ソース間の寄生容量Ｃgs
の存在が、周波数特性を悪化させる要因となっており、
故に、該寄生容量Ｃgsを打ち消すことが重要課題である
が、上記（６）式の結果は、該課題が達成されているこ
とを示している。
ＭＯＳトランジスタのゲート−ソース間の寄生容量Ｃgs
の存在が、周波数特性を悪化させる要因となっており、
故に、該寄生容量Ｃgsを打ち消すことが重要課題である
が、上記（６）式の結果は、該課題が達成されているこ
とを示している。
【００４４】ここで、上記ＭＯＳトランジスタのゲート
−ソース間の寄生容量Ｃgsの値は、該ＭＯＳトランジス
タの形状に起因するものであり、かつ、一般には非常に
小さい値であることから、Ｃ1＝ＣgsとしてＩＣ回路内
に形成することが困難であるため、上記Ｃ1の接続部分
を（上記Ｃ1の接続に代えて）上記寄生容量Ｃgsを寄生
容量として持つ同形の他のＭＯＳトランジスタで代用す
る方法が考えられる。
−ソース間の寄生容量Ｃgsの値は、該ＭＯＳトランジス
タの形状に起因するものであり、かつ、一般には非常に
小さい値であることから、Ｃ1＝ＣgsとしてＩＣ回路内
に形成することが困難であるため、上記Ｃ1の接続部分
を（上記Ｃ1の接続に代えて）上記寄生容量Ｃgsを寄生
容量として持つ同形の他のＭＯＳトランジスタで代用す
る方法が考えられる。
【００４５】図４，５，６は、それぞれ、本発明の第２
の実施の形態に係る高周波用差動入出力型積分器の容量
Ｃ1を（上記寄生容量Ｃgsを寄生容量として持つ同形
の）他のＭＯＳトランジスタで代用した回路の構成例を
示す回路図である。
の実施の形態に係る高周波用差動入出力型積分器の容量
Ｃ1を（上記寄生容量Ｃgsを寄生容量として持つ同形
の）他のＭＯＳトランジスタで代用した回路の構成例を
示す回路図である。
【００４６】図４，５，６に示す高周波用差動入出力型
積分器の回路構成は、本発明の第２の実施の形態に係る
高周波用差動入出力型積分器の回路構成と比較すると、
ゲート端子がＭＯＳトランジスタＮ１のゲート端子と接
続され、かつソース端子がＭＯＳトランジスタＮ２のソ
ース端子に接続されたＭＯＳトランジスタＮ５と、ゲー
ト端子がＭＯＳトランジスタＮ２のゲート端子と接続さ
れ、かつソース端子がＭＯＳトランジスタＮ１のソース
端子に接続されたＭＯＳトランジスタＮ６とが追加され
ている。
積分器の回路構成は、本発明の第２の実施の形態に係る
高周波用差動入出力型積分器の回路構成と比較すると、
ゲート端子がＭＯＳトランジスタＮ１のゲート端子と接
続され、かつソース端子がＭＯＳトランジスタＮ２のソ
ース端子に接続されたＭＯＳトランジスタＮ５と、ゲー
ト端子がＭＯＳトランジスタＮ２のゲート端子と接続さ
れ、かつソース端子がＭＯＳトランジスタＮ１のソース
端子に接続されたＭＯＳトランジスタＮ６とが追加され
ている。
【００４７】図４に示す回路では、上記ＭＯＳトランジ
スタＮ５，Ｎ６のドレイン端子はそれぞれ開放で、か
つ、ゲート端子とソース端子は、それぞれ短絡されてい
る。図５に示す回路では、第２の差動対部分の図示を省
略しているが、上記ＭＯＳトランジスタＮ５，Ｎ６のド
レイン端子とゲート端子は、それぞれ短絡されている。
スタＮ５，Ｎ６のドレイン端子はそれぞれ開放で、か
つ、ゲート端子とソース端子は、それぞれ短絡されてい
る。図５に示す回路では、第２の差動対部分の図示を省
略しているが、上記ＭＯＳトランジスタＮ５，Ｎ６のド
レイン端子とゲート端子は、それぞれ短絡されている。
【００４８】図６に示す回路では、やはり、第２の差動
対部分の図示を省略しているが、上記ＭＯＳトランジス
タＮ５，Ｎ６のドレイン端子とゲート端子とソース端子
は、それぞれ短絡されている。
対部分の図示を省略しているが、上記ＭＯＳトランジス
タＮ５，Ｎ６のドレイン端子とゲート端子とソース端子
は、それぞれ短絡されている。
【００４９】なお、差動信号入力であるとの前提を有す
るため、上記の直流電流源（２×Ｉ 0）は、本回路の構
成要素には含めずに、ＭＯＳトランジスタＮ３，Ｎ４の
ソース端子を直接に接地する構成とすることも可能であ
る。
るため、上記の直流電流源（２×Ｉ 0）は、本回路の構
成要素には含めずに、ＭＯＳトランジスタＮ３，Ｎ４の
ソース端子を直接に接地する構成とすることも可能であ
る。
【００５０】また、本実施の形態では、Ｎ型のＭＯＳト
ランジスタのみを使用して高周波用差動入出力型積分器
の回路を構成したが、本発明では、一般に、Ｐ型のＭＯ
Ｓトランジスタのみを使用して上記第２の実施の形態に
準ずる高周波用差動入出力型積分器の回路を構成するこ
とも可能である。
ランジスタのみを使用して高周波用差動入出力型積分器
の回路を構成したが、本発明では、一般に、Ｐ型のＭＯ
Ｓトランジスタのみを使用して上記第２の実施の形態に
準ずる高周波用差動入出力型積分器の回路を構成するこ
とも可能である。
【００５１】（第３の実施の形態）図７は、本発明の第
３の実施の形態に係る電流ドライブ型差動入出力積分器
の回路構成を示す回路図である。
３の実施の形態に係る電流ドライブ型差動入出力積分器
の回路構成を示す回路図である。
【００５２】本実施の形態に係る電流ドライブ型差動入
出力積分器は、図１に示す第１の実施の形態に係る低周
波用差動入出力型積分器の回路構成に比較して、ＭＯＳ
トランジスタＮ１，Ｎ２のゲートには接地電位に対して
＋Ｖeの定電圧がそれぞれ印加され、かつ、入力信号電
圧（２×Ｖin1）は、ＭＯＳトランジスタＮ１のゲート
とＭＯＳトランジスタＮ２のゲートとの間に印加される
のではなく、バイアス電流源（２×Ｉ1）を有して他に
構成した電圧電流変換部T（例えば、抵抗器だけの回
路）に印加され、該回路でもって入力信号電圧を電流変
換し、該変換後の電流を第１の実施の形態に係る低周波
用差動入出力型積分器の積分出力の部分に流し込み、電
流から再度、電圧に変換する点を除いては、図１に示す
第１の実施の形態に係る低周波用差動入出力型積分器の
回路構成と同じである。
出力積分器は、図１に示す第１の実施の形態に係る低周
波用差動入出力型積分器の回路構成に比較して、ＭＯＳ
トランジスタＮ１，Ｎ２のゲートには接地電位に対して
＋Ｖeの定電圧がそれぞれ印加され、かつ、入力信号電
圧（２×Ｖin1）は、ＭＯＳトランジスタＮ１のゲート
とＭＯＳトランジスタＮ２のゲートとの間に印加される
のではなく、バイアス電流源（２×Ｉ1）を有して他に
構成した電圧電流変換部T（例えば、抵抗器だけの回
路）に印加され、該回路でもって入力信号電圧を電流変
換し、該変換後の電流を第１の実施の形態に係る低周波
用差動入出力型積分器の積分出力の部分に流し込み、電
流から再度、電圧に変換する点を除いては、図１に示す
第１の実施の形態に係る低周波用差動入出力型積分器の
回路構成と同じである。
【００５３】なお、図７に示す回路には、ＭＯＳトラン
ジスタＮ５，Ｎ６と、第２の電流源（２×Ｉ1）から成
る電圧電流変換部Tが含まれているが、一般には、他の
様々な電圧電流変換回路を充当することが可能である。
ジスタＮ５，Ｎ６と、第２の電流源（２×Ｉ1）から成
る電圧電流変換部Tが含まれているが、一般には、他の
様々な電圧電流変換回路を充当することが可能である。
【００５４】以下、本実施の形態に係る電流ドライブ型
差動入出力型積分器の動作特性を説明する。本実施の形
態に係る電流ドライブ型差動入出力積分器は、図１に示
す第１の実施の形態に係る低周波用差動入出力型積分器
をアクティブ負荷として用いるものである。
差動入出力型積分器の動作特性を説明する。本実施の形
態に係る電流ドライブ型差動入出力積分器は、図１に示
す第１の実施の形態に係る低周波用差動入出力型積分器
をアクティブ負荷として用いるものである。
【００５５】本実施の形態に係る電流ドライブ型差動入
出力積分器に含められる電圧電流変換部Tは、上記のと
おり、他の様々な電圧電流変換回路を充当することが可
能であるが、そのリニアリティーは、上記積分回路の線
形特性を高める上で非常に重要であり、従って、リニア
リティーの良い電圧電流変換回路を使用する必要があ
る。
出力積分器に含められる電圧電流変換部Tは、上記のと
おり、他の様々な電圧電流変換回路を充当することが可
能であるが、そのリニアリティーは、上記積分回路の線
形特性を高める上で非常に重要であり、従って、リニア
リティーの良い電圧電流変換回路を使用する必要があ
る。
【００５６】図７に示す回路においては、電圧電流変換
部Tを構成するＭＯＳトランジスタＮ５，Ｎ６により、
上記アクティブ負荷に流れ込む信号電流ｉは、後述する
（７）式で示される。この時、アクティブ負荷のハイイ
ンピーダンスを供給する部分、即ち、電位ＶO，−ＶOで
示されるポイント間には、容量（Ｃ0／２）が橋渡しさ
れていることに注意されたい。（信号電流ｉの流入ポイ
ントは、非常に高いインピーダンスを有することにな
る。） 上記の電圧電流変換部Tのドレイン出力インピーダンス
は十分大きいものとして、上記の電位ＶOで示されるポ
イントから見た上記アクティブ負荷部分のインピーダン
スＺinを計算すると、後述する（８）式が得られる。即
ち、全てのＭＯＳトランジスタのコンダクタンスgmが等
しい値を持つと考えているため、上記（８）式では、容
量（Ｃ0／２）のみが見えていることになり、この場合
は、上記の電圧電流変換部Tにより作り出された信号電
流は容量（Ｃ0／２）に流し込まれて、再び電圧に変換
されることになる。
部Tを構成するＭＯＳトランジスタＮ５，Ｎ６により、
上記アクティブ負荷に流れ込む信号電流ｉは、後述する
（７）式で示される。この時、アクティブ負荷のハイイ
ンピーダンスを供給する部分、即ち、電位ＶO，−ＶOで
示されるポイント間には、容量（Ｃ0／２）が橋渡しさ
れていることに注意されたい。（信号電流ｉの流入ポイ
ントは、非常に高いインピーダンスを有することにな
る。） 上記の電圧電流変換部Tのドレイン出力インピーダンス
は十分大きいものとして、上記の電位ＶOで示されるポ
イントから見た上記アクティブ負荷部分のインピーダン
スＺinを計算すると、後述する（８）式が得られる。即
ち、全てのＭＯＳトランジスタのコンダクタンスgmが等
しい値を持つと考えているため、上記（８）式では、容
量（Ｃ0／２）のみが見えていることになり、この場合
は、上記の電圧電流変換部Tにより作り出された信号電
流は容量（Ｃ0／２）に流し込まれて、再び電圧に変換
されることになる。
【００５７】しかし、図７に示す回路においては、ＭＯ
ＳトランジスタＮ１，Ｎ２には、ＭＯＳトランジスタＮ
３，Ｎ４からの電流Ｉ0の他に、上記電圧電流変換部Tか
らのバイアス電流が流れ込むため、この分を考慮しなけ
ればならない。
ＳトランジスタＮ１，Ｎ２には、ＭＯＳトランジスタＮ
３，Ｎ４からの電流Ｉ0の他に、上記電圧電流変換部Tか
らのバイアス電流が流れ込むため、この分を考慮しなけ
ればならない。
【００５８】そこで、図７に示す回路において、上記電
圧電流変換部Tからのバイアス電流をαＩ0として考え、
これにより、上記ＭＯＳトランジスタＮ１，Ｎ２に流れ
る電流Ｉ1を、Ｉ1＝（１＋α）Ｉ0として、ＭＯＳトラ
ンジスタＮ１のドレイン電流と、ＭＯＳトランジスタＮ
３のドレイン電流とから求めた上記ＭＯＳトランジスタ
各々のコンダクタンスgm同士が等しくなる条件を求める
と、後述する（９）式で示すＭＯＳトランジスタＮ１の
ドレイン電流係数Ｍ1とＭＯＳトランジスタＮ３のドレ
イン電流係数Ｍ3との関係が得られることになる。
圧電流変換部Tからのバイアス電流をαＩ0として考え、
これにより、上記ＭＯＳトランジスタＮ１，Ｎ２に流れ
る電流Ｉ1を、Ｉ1＝（１＋α）Ｉ0として、ＭＯＳトラ
ンジスタＮ１のドレイン電流と、ＭＯＳトランジスタＮ
３のドレイン電流とから求めた上記ＭＯＳトランジスタ
各々のコンダクタンスgm同士が等しくなる条件を求める
と、後述する（９）式で示すＭＯＳトランジスタＮ１の
ドレイン電流係数Ｍ1とＭＯＳトランジスタＮ３のドレ
イン電流係数Ｍ3との関係が得られることになる。
【００５９】上記の（９）式から分かるように、ＭＯＳ
トランジスタＮ３のドレイン電流係数Ｍ3は、ＭＯＳト
ランジスタＮ１のドレイン電流係数Ｍ1の（１＋α）倍
であることが上記求める条件となる。
トランジスタＮ３のドレイン電流係数Ｍ3は、ＭＯＳト
ランジスタＮ１のドレイン電流係数Ｍ1の（１＋α）倍
であることが上記求める条件となる。
【００６０】このように、ＭＯＳトランジスタ間でのコ
ンダクタンスgmの合わせ込みを行うことで、本実施の形
態に係る電流ドライブ型差動入出力積分器は、電位
ＶO，−ＶOで表現されているポイントにおいて、ハイイ
ンピーダンスを保つことが可能となり、上記信号電流の
流し込みポイントから見たインピーダンスは、上記橋渡
しされた容量（Ｃ0／２）に見える。
ンダクタンスgmの合わせ込みを行うことで、本実施の形
態に係る電流ドライブ型差動入出力積分器は、電位
ＶO，−ＶOで表現されているポイントにおいて、ハイイ
ンピーダンスを保つことが可能となり、上記信号電流の
流し込みポイントから見たインピーダンスは、上記橋渡
しされた容量（Ｃ0／２）に見える。
【００６１】このように、従来は、Ｐ型ＭＯＳトランジ
スタとＮ型ＭＯＳトランジスタとの組み合わせによるア
クティブ負荷部を用いて高いゲインを実現していた電流
ドライブ型差動入出力積分器が、Ｎ型ＭＯＳトランジス
タのみで構成可能となる。
スタとＮ型ＭＯＳトランジスタとの組み合わせによるア
クティブ負荷部を用いて高いゲインを実現していた電流
ドライブ型差動入出力積分器が、Ｎ型ＭＯＳトランジス
タのみで構成可能となる。
【００６２】また、本実施の形態では、Ｎ型のＭＯＳト
ランジスタのみを使用して電流ドライブ型差動入出力型
積分器の回路を構成したが、本発明では、一般に、Ｐ型
のＭＯＳトランジスタのみを使用して上記実施の形態に
準ずる電流ドライブ型差動入出力型積分器の回路を構成
することも可能である。
ランジスタのみを使用して電流ドライブ型差動入出力型
積分器の回路を構成したが、本発明では、一般に、Ｐ型
のＭＯＳトランジスタのみを使用して上記実施の形態に
準ずる電流ドライブ型差動入出力型積分器の回路を構成
することも可能である。
【００６３】（数式に係る説明）以下、上記の各実施の
形態に係る回路の動作特性を、下記の一連の数式を参照
して説明する。
形態に係る回路の動作特性を、下記の一連の数式を参照
して説明する。
【００６４】まず、本発明の第１の実施の形態に係る図
１に示す回路において、ＭＯＳトランジスタの飽和領域
におけるドレイン電流Ｉd の一般式は、Ｍをドレイン電
流係数、λを飽和領域におけるドレイン電流のアーリー
係数、Ｖgsをゲート−ソース間の電圧、閾値をＶthとす
ると、下記の（１）式で与えられる。
１に示す回路において、ＭＯＳトランジスタの飽和領域
におけるドレイン電流Ｉd の一般式は、Ｍをドレイン電
流係数、λを飽和領域におけるドレイン電流のアーリー
係数、Ｖgsをゲート−ソース間の電圧、閾値をＶthとす
ると、下記の（１）式で与えられる。
【００６５】
【数１】 Ｉd ＝Ｍ／２×（Ｖgs−Ｖth）2×λ …………………………………（１） 上記の（１）式を用いて上記ＭＯＳトランジスタのコン
ダクタンスgmを求めると、gmは、下記の（２）式で示さ
れる。
ダクタンスgmを求めると、gmは、下記の（２）式で示さ
れる。
【００６６】
【数２】 gm＝Ｍ×（Ｖgs−Ｖth）×λ ………………………………………………（２） 今、ＭＯＳトランジスタＮ３，Ｎ４のドレイン端子を出
力ポイントとし、かつ、該出力ポイントの電位を、それ
ぞれＶO，−ＶOと表現して、入力信号電圧Ｖin1 の印加
ポイントに対する出力ＶOの伝達関数を求める。
力ポイントとし、かつ、該出力ポイントの電位を、それ
ぞれＶO，−ＶOと表現して、入力信号電圧Ｖin1 の印加
ポイントに対する出力ＶOの伝達関数を求める。
【００６７】オームの法則による電流量の計算により、
（Ｖin1 −ＶO）／（Ｒ＋１／gm1 ）＝ＶO×ｓＣ0−ＶO
／（Ｒ＋１／gm3 ）が成立する。
（Ｖin1 −ＶO）／（Ｒ＋１／gm1 ）＝ＶO×ｓＣ0−ＶO
／（Ｒ＋１／gm3 ）が成立する。
【００６８】故に、求める出力ＶOの伝達関数は、下記
の（３１）式で示される。
の（３１）式で示される。
【００６９】
【数３】 ＶO＝Ｖin1 ／［（Ｒ＋１／gm1 ）×｛ｓＣ0＋１／（Ｒ１＋１／gm1 ）−１／ （Ｒ１＋１／gm3 ）｝］ ………………………………………………………（３） ここで、ＭＯＳトランジスタＮ１，Ｎ３のコンダクタン
スgm1 ，gm3 が全てgmに等しいものとすると、上記の伝
達関数は、下記の（４）式で示される。
スgm1 ，gm3 が全てgmに等しいものとすると、上記の伝
達関数は、下記の（４）式で示される。
【００７０】
【数４】 ＶO＝Ｖin1 ／｛ｓＣ0×（Ｒ＋１／gm）｝ ……………………………（４） 次に、本発明の第２の実施の形態に係る図２に示す回路
と等価回路の図３に示す回路において、入力信号電圧Ｖ
in1 の印加ポイントから見た出力ＶOの伝達関数を求め
る。
と等価回路の図３に示す回路において、入力信号電圧Ｖ
in1 の印加ポイントから見た出力ＶOの伝達関数を求め
る。
【００７１】やはり、オームの法則による電流量の計算
により、（Ｖin1 −ＶO）×（ｓＣgs＋gm1 ）−（Ｖin1
＋ＶO）×ｓＣ1＝ＶO／（ｓＣ 0−１／gm3 ）が成立す
る。
により、（Ｖin1 −ＶO）×（ｓＣgs＋gm1 ）−（Ｖin1
＋ＶO）×ｓＣ1＝ＶO／（ｓＣ 0−１／gm3 ）が成立す
る。
【００７２】故に、求める入力信号電圧Ｖin1 の印加ポ
イントから見た出力ＶOの伝達関数は、下記の（５）式
で示される。
イントから見た出力ＶOの伝達関数は、下記の（５）式
で示される。
【００７３】
【数５】 ＶO＝Ｖin1 ×｛（ｓＣgs−ｓＣ1＋gm３ ）／（ｓＣgs＋ｓＣ1＋ｓＣ0＋gm1 −gm3 ）｝ ………………………………………………………………………（５） ここで、gm＝gm1 ＝gm3 、かつＣ1＝Ｃgsであれば、上
記の出力ＶOは、下記の（６）式に集約される。
記の出力ＶOは、下記の（６）式に集約される。
【００７４】
【数６】 ＶO＝Ｖin1 ×gm／ｓ（Ｃgs＋Ｃ1＋Ｃ0） ………………………………（６） 次に、本発明の第３の実施の形態に係る図７に示す回路
において、電圧電流変換部Tを構成するＭＯＳトランジ
スタＮ５，Ｎ６により、上記アクティブ負荷（即ち、本
発明の第１の実施の形態に係る図１に示す回路）に流れ
込む信号電流ｉの一般式は、下記の（７）式で与えられ
る。
において、電圧電流変換部Tを構成するＭＯＳトランジ
スタＮ５，Ｎ６により、上記アクティブ負荷（即ち、本
発明の第１の実施の形態に係る図１に示す回路）に流れ
込む信号電流ｉの一般式は、下記の（７）式で与えられ
る。
【００７５】
【数７】 ｉ＝Ｖin1 ×gm ………………………………………………………………（７） ここで、図７に示す電圧電流変換部Tのドレイン出力イ
ンピーダンスは十分大きいものとして、電位ＶOで示さ
れるポイントから見た上記アクティブ負荷部分のインピ
ーダンスＺinを計算する。容量Ｃ0で橋渡しされている
分も含めて、上記の信号電流ｉを個別に計算すると、 ｉ＝（０−ＶO）／（Ｒ＋１／gm）＋ＶO／（Ｒ＋１／gm）＋ＶO×ｓＣ0 ＝ＶO×ｓＣ0 となる。
ンピーダンスは十分大きいものとして、電位ＶOで示さ
れるポイントから見た上記アクティブ負荷部分のインピ
ーダンスＺinを計算する。容量Ｃ0で橋渡しされている
分も含めて、上記の信号電流ｉを個別に計算すると、 ｉ＝（０−ＶO）／（Ｒ＋１／gm）＋ＶO／（Ｒ＋１／gm）＋ＶO×ｓＣ0 ＝ＶO×ｓＣ0 となる。
【００７６】故に、求める上記アクティブ負荷部分のイ
ンピーダンスＺinは、下記の（８）式で示される。
ンピーダンスＺinは、下記の（８）式で示される。
【００７７】
【数８】 Ｚin＝ＶO／ｉ＝１／ｓＣ0 …………………………………………………（８） 次に、Ｉ1＝（１＋α）Ｉ0として、ＭＯＳトランジスタ
Ｎ１のドレイン電流と、ＭＯＳトランジスタＮ３のドレ
イン電流とからＭＯＳトランジスタ各々のコンダクタン
スgm同士が等しくなる条件を求める。
Ｎ１のドレイン電流と、ＭＯＳトランジスタＮ３のドレ
イン電流とからＭＯＳトランジスタ各々のコンダクタン
スgm同士が等しくなる条件を求める。
【００７８】 （２Ｍ1×Ｉ1／λ）1/2＝（２Ｍ3×Ｉ0／λ）1/2 上式のＩ1に（１＋α）Ｉ0を代入して、 （２Ｍ1×（１＋α）Ｉ0／λ）1/2＝（２Ｍ3×Ｉ0／
λ）1/2 故に、ＭＯＳトランジスタ各々のコンダクタンスgm同士
が等しくなる条件は、下記の（９）式として求まる。
λ）1/2 故に、ＭＯＳトランジスタ各々のコンダクタンスgm同士
が等しくなる条件は、下記の（９）式として求まる。
【００７９】
【数９】 Ｍ3＝（１＋α）×Ｍ1 ………………………………………………………（９）
【００８０】
【発明の効果】以上に説明したとおり、本発明では、コ
ンダクタンスが互いに打ち消されるような２組のＭＯＳ
差動対を設けることで、上記２組のＭＯＳ差動対の接続
ポイントにおいて非常に大きいインピーダンス（ハイイ
ンピーダンス）を実現し、かつ、該ハイインピーダンス
バイアス部分に必要とされる容量を接続することで、該
容量をフローティング状態にさせることが可能となる。
ンダクタンスが互いに打ち消されるような２組のＭＯＳ
差動対を設けることで、上記２組のＭＯＳ差動対の接続
ポイントにおいて非常に大きいインピーダンス（ハイイ
ンピーダンス）を実現し、かつ、該ハイインピーダンス
バイアス部分に必要とされる容量を接続することで、該
容量をフローティング状態にさせることが可能となる。
【００８１】また、フローティング状態にある上記容量
に、電流を差動で流し込むことで、該容量の両端には、
±９０度の位相差を持つ電圧を得ることが可能となり、
差動出力型の積分器の構成を実現することができる。さ
らに、任意のアナログ回路（特に、フィルタ回路）にお
いて、差動入力、差動出力型の構成を実現することが可
能となる。
に、電流を差動で流し込むことで、該容量の両端には、
±９０度の位相差を持つ電圧を得ることが可能となり、
差動出力型の積分器の構成を実現することができる。さ
らに、任意のアナログ回路（特に、フィルタ回路）にお
いて、差動入力、差動出力型の構成を実現することが可
能となる。
【００８２】また、差動信号処理を実現したことによ
り、ディジタル−アナログ混在型のシステムＩＣ（特に
高周波信号処理用のもの）の製造が可能となる。さら
に、回路要素として、Ｎ−ＭＯＳ単独、またはＰ−ＭＯ
Ｓ単独での使用が可能であるので、いわゆるシングルシ
ングルチャネルを実現し、従来のような諸特性のマッチ
ングを取る必要が無くなり、かつバラツキの要因が消去
されて設計の自由度が向上し、かつ低電圧下での動作が
可能となる。
り、ディジタル−アナログ混在型のシステムＩＣ（特に
高周波信号処理用のもの）の製造が可能となる。さら
に、回路要素として、Ｎ−ＭＯＳ単独、またはＰ−ＭＯ
Ｓ単独での使用が可能であるので、いわゆるシングルシ
ングルチャネルを実現し、従来のような諸特性のマッチ
ングを取る必要が無くなり、かつバラツキの要因が消去
されて設計の自由度が向上し、かつ低電圧下での動作が
可能となる。
【００８３】また、Ｓ／Ｎ比等の回路の性能指標を向上
させることが可能となり、かつ消費電力の節減やＩＣチ
ップ面積の縮小化も可能となり、ＩＣ回路に組み込まれ
る場合には、該ＩＣ回路の設計・製造コストの低減を果
たすことが可能となる。
させることが可能となり、かつ消費電力の節減やＩＣチ
ップ面積の縮小化も可能となり、ＩＣ回路に組み込まれ
る場合には、該ＩＣ回路の設計・製造コストの低減を果
たすことが可能となる。
【００８４】さらに、他の回路（例えば、抵抗器だけの
回路）でもって入力信号電圧を電流変換し、該変換後の
電流を本発明に係る低周波用差動入出力型積分器の積分
出力の部分に流し込み、電流から再度、電圧に変換する
ことで、シングルシングルチャネルの電流ドライブ型差
動入出力積分器の実現も可能となる。
回路）でもって入力信号電圧を電流変換し、該変換後の
電流を本発明に係る低周波用差動入出力型積分器の積分
出力の部分に流し込み、電流から再度、電圧に変換する
ことで、シングルシングルチャネルの電流ドライブ型差
動入出力積分器の実現も可能となる。
【図１】本発明の第１の実施の形態に係る低周波用差動
入出力型積分器の回路構成を示す回路図である。
入出力型積分器の回路構成を示す回路図である。
【図２】本発明の第２の実施の形態に係る高周波用差動
入出力型積分器の回路構成を示す回路図である。
入出力型積分器の回路構成を示す回路図である。
【図３】本発明の第２の実施の形態に係る高周波用差動
入出力型積分器に寄生容量Ｃgsを付加した回路の回路構
成を示す回路図である。
入出力型積分器に寄生容量Ｃgsを付加した回路の回路構
成を示す回路図である。
【図４】本発明の第２の実施の形態に係る高周波用差動
入出力型積分器の容量Ｃ1を他のＭＯＳトランジスタで
代用した回路の構成例を示す回路図である。
入出力型積分器の容量Ｃ1を他のＭＯＳトランジスタで
代用した回路の構成例を示す回路図である。
【図５】本発明の第２の実施の形態に係る高周波用差動
入出力型積分器の容量Ｃ1を他のＭＯＳトランジスタで
代用した回路の他の構成例を示す回路図である。
入出力型積分器の容量Ｃ1を他のＭＯＳトランジスタで
代用した回路の他の構成例を示す回路図である。
【図６】本発明の第２の実施の形態に係る高周波用差動
入出力型積分器の容量Ｃ1を他のＭＯＳトランジスタで
代用した回路の他の構成例を示す回路図である。
入出力型積分器の容量Ｃ1を他のＭＯＳトランジスタで
代用した回路の他の構成例を示す回路図である。
【図７】本発明の第３の実施の形態に係る電流ドライブ
型差動入出力積分器の回路構成を示す回路図である。
型差動入出力積分器の回路構成を示す回路図である。
【図８】従来の積分器回路の回路構成を示す回路図であ
る。
る。
Ｎ１〜Ｎ６……Ｎ型ＭＯＳトランジスタ、Ｃ0／２……
容量、Ｃgs……寄生容量、Ｒ……抵抗、Ｉ0……直流電
流源、Ｉ1……バイアス電流源、T……電圧電流変換部、
Ｖin1 ……入力信号電圧、Ｖe ……定電圧源、ＶO，−
ＶO……出力ポイントの電位、ｉ……アクティブ負荷電
容量、Ｃgs……寄生容量、Ｒ……抵抗、Ｉ0……直流電
流源、Ｉ1……バイアス電流源、T……電圧電流変換部、
Ｖin1 ……入力信号電圧、Ｖe ……定電圧源、ＶO，−
ＶO……出力ポイントの電位、ｉ……アクティブ負荷電
Claims (8)
- 【請求項１】 第１と第２の差動対回路を備え、前記第
１の差動対回路を構成する第１と第２のＭＯＳトランジ
スタのゲート端子間を入力信号電圧端子とし、前記第２
の差動対回路を構成する第３と第４のＭＯＳトランジス
タのドレイン端子間を出力電圧端子とする低周波用差動
入出力型積分器であって、 前記第１のＭＯＳトランジスタのソース端子と第３のＭ
ＯＳトランジスタのドレイン端子との間、及び前記第２
のＭＯＳトランジスタのソース端子と第４のＭＯＳトラ
ンジスタのドレイン端子との間に同値の抵抗がそれぞれ
接続され、かつ前記出力電圧端子間にコンデンサが接続
され、かつ前記第１乃至第４のＭＯＳトランジスタのバ
ックゲート端子とソース端子とがそれぞれ短絡され、か
つ前記第３と第４のＭＯＳトランジスタのソース端子
が、前記抵抗と同値な抵抗と直流電流源とを介してそれ
ぞれ接地され、かつ、第２の差動対を構成する第３と第
４のＭＯＳトランジスタにおいて、第３のＭＯＳトラン
ジスタのゲート端子は第４のＭＯＳトランジスタのドレ
イン端子に接続され、第４のＭＯＳトランジスタのゲー
ト端子は第３のＭＯＳトランジスタのドレイン端子に接
続されていることを特徴とする低周波用差動入出力型積
分器。 - 【請求項２】 第１と第２の差動対回路を備え、前記第
１の差動対回路を構成する第１と第２のＭＯＳトランジ
スタのゲート端子間を入力信号電圧端子とし、前記第２
の差動対回路を構成する第３と第４のＭＯＳトランジス
タのドレイン端子間を出力電圧端子とする低周波用差動
入出力型積分器であって、 前記第１のＭＯＳトランジスタのソース端子と第３のＭ
ＯＳトランジスタのドレイン端子との間、及び前記第２
のＭＯＳトランジスタのソース端子と第４のＭＯＳトラ
ンジスタのドレイン端子との間に同値の抵抗がそれぞれ
接続され、かつ前記出力電圧端子間にコンデンサが接続
され、かつ前記第１乃至第４のＭＯＳトランジスタのバ
ックゲート端子とソース端子とがそれぞれ短絡され、か
つ前記第３と第４のＭＯＳトランジスタのソース端子間
に前記と同値の抵抗が接続されると共に、該ソース端子
が、直流電流源を介してそれぞれ接地され、かつ、第２
の差動対を構成する第３と第４のＭＯＳトランジスタに
おいて、第３のＭＯＳトランジスタのゲート端子は第４
のＭＯＳトランジスタのドレイン端子に接続され、第４
のＭＯＳトランジスタのゲート端子は第３のＭＯＳトラ
ンジスタのドレイン端子に接続されていることを特徴と
する低周波用差動入出力型積分器。 - 【請求項３】 第１と第２の差動対回路を備え、前記第
１の差動対回路を構成する第１と第２のＭＯＳトランジ
スタのゲート端子間を入力信号電圧端子とし、前記第２
の差動対回路を構成する第３と第４のＭＯＳトランジス
タのドレイン端子間を出力電圧端子とする低周波用差動
入出力型積分器であって、 前記第１のＭＯＳトランジスタのソース端子と第３のＭ
ＯＳトランジスタのドレイン端子との間、及び前記第２
のＭＯＳトランジスタのソース端子と第４のＭＯＳトラ
ンジスタのドレイン端子との間に同値の抵抗がそれぞれ
接続され、かつ前記出力電圧端子間にコンデンサが接続
され、かつ前記第１乃至第４のＭＯＳトランジスタのバ
ックゲート端子とソース端子とがそれぞれ短絡され、か
つ前記第３と第４のＭＯＳトランジスタのソース端子
が、前記と同値の抵抗を介してそれぞれ接地され、か
つ、第２の差動対を構成する第３と第４のＭＯＳトラン
ジスタにおいて、第３のＭＯＳトランジスタのゲート端
子は第４のＭＯＳトランジスタのドレイン端子に接続さ
れ、第４のＭＯＳトランジスタのゲート端子は第３のＭ
ＯＳトランジスタのドレイン端子に接続されていること
を特徴とする低周波用差動入出力型積分器。 - 【請求項４】 第１と第２の差動対回路を備え、前記第
１の差動対回路を構成する第１と第２のＭＯＳトランジ
スタのゲート端子間を入力信号電圧端子とし、前記第２
の差動対回路を構成する第３と第４のＭＯＳトランジス
タのドレイン端子間を出力電圧端子とする高周波用差動
入出力型積分器であって、 前記第１のＭＯＳトランジスタのソース端子と第３のＭ
ＯＳトランジスタのドレイン端子、及び前記第２のＭＯ
Ｓトランジスタのソース端子と第４のＭＯＳトランジス
タのドレイン端子とがそれぞれ接続され、かつ前記出力
電圧端子間にコンデンサが接続され、かつ前記第１乃至
第４のＭＯＳトランジスタのバックゲート端子とソース
端子とがそれぞれ短絡され、かつ前記第３と第４のＭＯ
Ｓトランジスタのソース端子が、直流電流源を介してそ
れぞれ接地され、かつ、第２の差動対を構成する第３と
第４のＭＯＳトランジスタにおいて、第３のＭＯＳトラ
ンジスタのゲート端子は第４のＭＯＳトランジスタのド
レイン端子に接続され、第４のＭＯＳトランジスタのゲ
ート端子は第３のＭＯＳトランジスタのドレイン端子に
接続されていることを特徴とする高周波用差動入出力型
積分器。 - 【請求項５】 第１と第２の差動対回路を備え、前記第
１の差動対回路を構成する第１と第２のＭＯＳトランジ
スタのゲート端子間を入力信号電圧端子とし、前記第２
の差動対回路を構成する第３と第４のＭＯＳトランジス
タのドレイン端子間を出力電圧端子とする高周波用差動
入出力型積分器であって、 前記第１のＭＯＳトランジスタのソース端子と第３のＭ
ＯＳトランジスタのドレイン端子、及び前記第２のＭＯ
Ｓトランジスタのソース端子と第４のＭＯＳトランジス
タのドレイン端子とがそれぞれ接続され、かつ前記出力
電圧端子間にコンデンサが接続され、かつ前記第１乃至
第４のＭＯＳトランジスタのバックゲート端子とソース
端子とがそれぞれ短絡され、かつ前記第３と第４のＭＯ
Ｓトランジスタのソース端子が、それぞれ接地され、か
つ、第２の差動対を構成する第３と第４のＭＯＳトラン
ジスタにおいて、第３のＭＯＳトランジスタのゲート端
子は第４のＭＯＳトランジスタのドレイン端子に接続さ
れ、第４のＭＯＳトランジスタのゲート端子は第３のＭ
ＯＳトランジスタのドレイン端子に接続されていること
を特徴とする高周波用差動入出力型積分器。 - 【請求項６】 第１と第２の差動対回路を備え、前記第
２の差動対回路を構成する第３と第４のＭＯＳトランジ
スタのドレイン端子間を出力電圧端子とする電流ドライ
ブ型差動入出力積分器であって、 前記第１のＭＯＳトランジスタのソース端子と第３のＭ
ＯＳトランジスタのドレイン端子との間、及び前記第２
のＭＯＳトランジスタのソース端子と第４のＭＯＳトラ
ンジスタのドレイン端子との間に同値の抵抗がそれぞれ
接続され、かつ前記出力電圧端子間にコンデンサが接続
され、かつ前記第１乃至第４のＭＯＳトランジスタのバ
ックゲート端子とソース端子とがそれぞれ短絡され、か
つ前記第３と第４のＭＯＳトランジスタのソース端子
が、前記抵抗と同値な抵抗と直流電流源とを介してそれ
ぞれ接地され、かつ、第２の差動対を構成する第３と第
４のＭＯＳトランジスタにおいて、第３のＭＯＳトラン
ジスタのゲート端子は第４のＭＯＳトランジスタのドレ
イン端子に接続され、第４のＭＯＳトランジスタのゲー
ト端子は第３のＭＯＳトランジスタのドレイン端子に接
続されて成るアクティブ負荷手段と、 入力信号電圧を電流に変換する電圧電流変換手段と、 前記アクティブ負荷手段の第３と第４のＭＯＳトランジ
スタのドレイン端子間に前記電圧電流変換手段からの出
力電流を流し込む手段と、 を備えたことを特徴とする電流ドライブ型差動入出力積
分器。 - 【請求項７】 第１と第２の差動対回路を備え、前記第
１の差動対回路を構成する第１と第２のＭＯＳトランジ
スタのゲート端子間を入力信号電圧端子とし、前記第２
の差動対回路を構成する第３と第４のＭＯＳトランジス
タのドレイン端子間を出力電圧端子とする電流ドライブ
型差動入出力積分器であって、 前記第１のＭＯＳトランジスタのソース端子と第３のＭ
ＯＳトランジスタのドレイン端子との間、及び前記第２
のＭＯＳトランジスタのソース端子と第４のＭＯＳトラ
ンジスタのドレイン端子との間に同値の抵抗がそれぞれ
接続され、かつ前記出力電圧端子間にコンデンサが接続
され、かつ前記第１乃至第４のＭＯＳトランジスタのバ
ックゲート端子とソース端子とがそれぞれ短絡され、か
つ前記第３と第４のＭＯＳトランジスタのソース端子間
に前記と同値の抵抗が接続されると共に、該ソース端子
が、直流電流源を介してそれぞれ接地され、かつ、第２
の差動対を構成する第３と第４のＭＯＳトランジスタに
おいて、第３のＭＯＳトランジスタのゲート端子は第４
のＭＯＳトランジスタのドレイン端子に接続され、第４
のＭＯＳトランジスタのゲート端子は第３のＭＯＳトラ
ンジスタのドレイン端子に接続されて成るアクティブ負
荷手段と、 入力信号電圧を電流に変換する電圧電流変換手段と、 前記アクティブ負荷手段の第３と第４のＭＯＳトランジ
スタのドレイン端子間に前記電圧電流変換手段からの出
力電流を流し込む手段と、 を備えたことを特徴とする電流ドライブ型差動入出力積
分器。 - 【請求項８】 第１と第２の差動対回路を備え、前記第
１の差動対回路を構成する第１と第２のＭＯＳトランジ
スタのゲート端子間を入力信号電圧端子とし、前記第２
の差動対回路を構成する第３と第４のＭＯＳトランジス
タのドレイン端子間を出力電圧端子とする電流ドライブ
型差動入出力積分器であって、 前記第１のＭＯＳトランジスタのソース端子と第３のＭ
ＯＳトランジスタのドレイン端子との間、及び前記第２
のＭＯＳトランジスタのソース端子と第４のＭＯＳトラ
ンジスタのドレイン端子との間に同値の抵抗がそれぞれ
接続され、かつ前記出力電圧端子間にコンデンサが接続
され、かつ前記第１乃至第４のＭＯＳトランジスタのバ
ックゲート端子とソース端子とがそれぞれ短絡され、か
つ前記第３と第４のＭＯＳトランジスタのソース端子
が、前記と同値の抵抗を介してそれぞれ接地され、か
つ、第２の差動対を構成する第３と第４のＭＯＳトラン
ジスタにおいて、第３のＭＯＳトランジスタのゲート端
子は第４のＭＯＳトランジスタのドレイン端子に接続さ
れ、第４のＭＯＳトランジスタのゲート端子は第３のＭ
ＯＳトランジスタのドレイン端子に接続されて成るアク
ティブ負荷手段と、 入力信号電圧を電流に変換する電圧電流変換手段と、 前記アクティブ負荷手段の第３と第４のＭＯＳトランジ
スタのドレイン端子間に前記電圧電流変換手段からの出
力電流を流し込む手段と、 を備えたことを特徴とする電流ドライブ型差動入出力積
分器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000061610A JP2001251163A (ja) | 2000-03-07 | 2000-03-07 | 低周波用差動入出力型積分器及び高周波用差動入出力型積分器並びに電流ドライブ型差動入出力積分器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000061610A JP2001251163A (ja) | 2000-03-07 | 2000-03-07 | 低周波用差動入出力型積分器及び高周波用差動入出力型積分器並びに電流ドライブ型差動入出力積分器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001251163A true JP2001251163A (ja) | 2001-09-14 |
Family
ID=18581728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000061610A Pending JP2001251163A (ja) | 2000-03-07 | 2000-03-07 | 低周波用差動入出力型積分器及び高周波用差動入出力型積分器並びに電流ドライブ型差動入出力積分器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001251163A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009509447A (ja) * | 2005-09-23 | 2009-03-05 | グロナヴ リミテッド | フィルタ回路 |
| JP2013520101A (ja) * | 2010-02-12 | 2013-05-30 | ニューランズ・インコーポレーテッド | 広帯域アナログ無線周波数を処理する構成要素 |
-
2000
- 2000-03-07 JP JP2000061610A patent/JP2001251163A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009509447A (ja) * | 2005-09-23 | 2009-03-05 | グロナヴ リミテッド | フィルタ回路 |
| JP2013520101A (ja) * | 2010-02-12 | 2013-05-30 | ニューランズ・インコーポレーテッド | 広帯域アナログ無線周波数を処理する構成要素 |
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