JPH08249881A

JPH08249881A - Ｐｌｌ回路

Info

Publication number: JPH08249881A
Application number: JP7045572A
Authority: JP
Inventors: Yasuhiro Takai; 康浩高井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-03-06
Filing date: 1995-03-06
Publication date: 1996-09-27

Abstract

(57)【要約】【目的】スタンバイ時における消費電力が小さいＰＬＬ
回路を提供する。【構成】本発明によるＰＬＬ回路２５０は、ＰＬＬ部２
００、信号変化検知回路１７およびカウンタ２０を有す
る。ＰＬＬ部２００は、外部クロックに同期した内部ク
ロックを生成し、信号変化検知回路１７は、外部クロッ
クが供給されているか否かを検出し、カウンタ２０は、
外部クロックが供給されていない期間における内部クロ
ックをカウントし、所定数をカウントすると、ＰＬＬ部
２００内に備えられたＶＣＯの発振を停止させる。これ
により、外部クロックの供給が停止してから所定時間後
にＶＣＯの発振が停止するので、スタンバイ時における
消費電力が低減される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フェーズドロックルー
プ回路（以下、ＰＬＬ回路という）に関し、特に同期式
半導体装置（以下、シンクロナスメモリという）等、ク
ロックに同期して動作する回路のクロック入力部に使用
されるＰＬＬ回路に関する。

【０００２】

【従来の技術】ＰＬＬ回路は、一般に発振器の発振周波
数をある基準の周波数に一致させたり、時間とともに変
化する信号の周期に発振周波数を追従させるような場合
に用いられるが、ＰＬＬ回路の位相同期特性を利用し
て、シンクロナスメモリのクロック入力部に用いられる
ことがある。これは、近年におけるメモリの高速動作へ
の要求のために、シンクロナスメモリの動作周波数は除
々に高くなってきており、これが例えば１００ＭＨｚを
越えるようになると、クロック信号を入力する入力バッ
ファの遅延時間ですら問題となってくるからである。す
なわち、シンクロナスメモリは、外部から供給されるク
ロック信号に同期した動作を行うので、該クロックを受
ける入力バッファの遅延により内部クロックと外部クロ
ックにずれが生じると、シンクロナスメモリの内部と外
部との間において同期がとれなくなってしまうため、か
かる入力バッファの遅延をＰＬＬ回路によって等価的に
ゼロとして、シンクロナスメモリの内部と外部との同期
を図り、さらなる高速動作を実現する目的で用いられ
る。

【０００３】図１１は、この目的のために用いられるＰ
ＬＬ回路１２及びこのＰＬＬ回路によって遅延を等価的
にゼロにされる入力バッファ１１を示す図である。図の
ように、ＰＬＬ回路１２は、位相比較器１３、チャージ
ポンプ回路１４、ローパスフィルタ１５及び電圧制御発
振器２０１（以下、ＶＣＯという）からなる。

【０００４】次に、このＰＬＬ回路１２の各部について
説明する。位相比較器１３は、入力端子Ｖに供給される
信号の位相と、入力端子Ｒに供給される信号の位相とを
比較する回路であり、入力端子Ｖに供給される信号の位
相が入力端子Ｒに供給される信号の位相よりも遅れてい
る場合には、その遅れ量に応じた幅をもつパルス信号を
出力端子Ｕから出力し、逆に進んでいる場合には、その
進み量に応じた幅をもつパルス信号を出力端子Ｄから出
力する。チャージポンプ回路１４は、位相比較器１３の
出力端子Ｕ及びＶからの上記パルスをそれぞれ入力端子
Ｕ及びＶに受け、これらパルスに応じた電圧を出力端子
Ｘから出力する回路であり、入力端子Ｕからパルスが入
力されるとそのパルス幅に応じて出力端子Ｘを充電しそ
の電位を高め、逆に入力端子Ｄからパルスが入力される
とそのパルス幅に応じて出力端子Ｘを放電しその電位を
低下させる。出力端子Ｘからの出力信号は、ローパスフ
ィルタ１５により平滑されてＶＣＯ２０１の入力端子Ｙ
に入力され、ＶＣＯ２０１は入力端子Ｙに入力される電
圧に応じた周波数をもつ発振信号を出力端子Ｚから出力
する。すなわち、ＶＣＯ２０１は、入力端子Ｙに入力さ
れる電圧が高ければ高いほど、出力端子Ｚから出力する
発振信号の周波数を高くし、低ければ低いほどこれを低
くする。ＶＣＯ２０１からの出力は、出力端子２に供給
されるとともに、遅延回路３１を介して位相比較器１３
の入力端子Ｖに供給されているので、入力バッファ１１
からの出力５１の位相と、遅延回路３１からの出力６７
の位相とが一致するとこのＰＬＬ回路１２はロックし、
ローパスフィルタ１５の出力端子Ｙから出力される電圧
５５は一定に保たれる。つまり、遅延回路３１から出力
される信号６７の位相が、入力バッファ１１から出力さ
れる信号５１の位相よりも遅れている場合、ＶＣＯ２０
１は、信号５１の位相が信号６７の位相に追いつくよう
出力周波数を上昇させ、逆に遅延回路３１から出力され
る信号６７の位相が、入力バッファ１１から出力される
信号５１の位相よりも進んでいる場合には、信号６７の
位相が信号５１の位相に追いつくよう出力周波数を低下
させるので、結果的に信号５１の位相と信号６７の位相
は一致することになる。したがって、予め遅延回路３１
の遅延時間を入力バッファ１１の遅延時間と一致するよ
う設定しておけば、入力端子１に供給されるクロック信
号の位相と、出力端子２から出力される信号の位相とが
一致するので、入力バッファ１１の遅延はＰＬＬ回路１
２によって相殺され、見かけ上、入力バッファ１１によ
る遅延はゼロとなる。

【０００５】このように、クロックの入力部にＰＬＬ回
路を用いれば、等価的に入力バッファの遅延時間をゼロ
とすることができるので、入力バッファによる僅かな遅
延ですら問題となるような高速クロックを用いる回路、
特にシンクロナスメモリの高速化を図ることができる。

【０００６】

【発明が解決しようとする課題】しかしながら、このよ
うにＰＬＬ回路をシンクロナスメモリのクロック入力部
に用いると、そのシンクロナスメモリが全くアクセスさ
れていない状態、すなわち外部からクロック信号が入力
されていない場合であっても、ＶＣＯ２０１は固有の周
波数（フリーランニング周波数）で発振を続けるため、
かかる発振により多くの電力が消費されるという問題が
ある。なお、制御信号により発振を停止することのでき
るＶＣＯを用いて、制御信号によりＶＣＯの発振を停止
させることのできるＰＬＬ回路が、特開昭５８−１３０
６２９号公報の第１図に示されているが、この回路では
ＶＣＯの発振を停止させるために、制御信号が入力され
る専用の端子を必要としており、このようにＶＣＯの自
走（フリーランニング）により消費される電力を低減す
るためだけに専用の端子を設けることは非常に非経済的
であり、現実的でない。

【０００７】また、ＰＬＬ回路に入力される外部クロッ
ク信号の供給が停止している状態からクロックの供給が
再開された場合や、ＰＬＬ回路に電源が投入された直後
の状態においてはＰＬＬ回路がロックしていないことが
あり、このような状態においては、外部から供給されて
いる外部クロック信号とＰＬＬ回路により生成されてい
る内部クロック信号とは一致していない。しかしなが
ら、シンクロナスメモリは、内部クロックに同期してデ
ータの出力を行っているため、外部クロックと内部クロ
ックとが一致していない場合、該シンクロナスメモリか
ら受け取ったデータを外部クロックに同期して処理する
次段の回路が誤動作するおそれがある。一方、シンクロ
ナスメモリに対しては、外部クロックに同期したコマン
ドが供給されるので、かかるコマンドが、外部クロック
と一致していない内部クロックに同期してシンクロナス
メモリ内に取り込まれると、シンクロナスメモリはこれ
を異なるコマンドであると誤認するおそれがあり、この
ような場合においては、正常な動作は行われなくなる。
さらに、シンクロナスメモリ自身、規定された周波数を
もつクロック信号に基づき動作するよう設計されている
ので、内部クロックが規定の周波数から大きくずれてい
る場合、スペックにより規定されたセットアップ時間・
ホールド時間に従ってコマンドが与えられても、これを
異なるコマンドであると誤認するおそれもある。なお、
ＰＬＬ回路がロックしていないことに応答して、該ＰＬ
Ｌ回路からのクロック信号に同期して生成される出力信
号をマスクする回路が、特開昭６４−４４６４８号公報
の第１図及び第４図に示されているが、この回路では、
ＰＬＬ回路がロックしているときは通常どおりの出力を
行い、ロックしていないときには出力をマスクするだけ
であるので、外部から供給されるクロック信号が一時的
に不安定となってＰＬＬ回路がロック状態とロックでな
い状態とを頻繁に繰り返した場合、これに応じて出力も
正常出力とマスク出力とを繰り返してしまう。つまり、
このような場合においては出力信号が正常な出力信号で
あるのかマスク信号であるのか見分けがつかなくなり、
したがって、かかる回路においても、やはり次段に接続
される回路を誤動作させるおそれがある。

【０００８】したがって、本発明の第１の目的は、専用
の端子を用いることなく、内部クロック信号を供給する
必要のない場合に自動的に消費電力を低減することので
きるＰＬＬ回路を提供することである。

【０００９】また、本発明の第２の目的は、ＰＬＬロッ
クしていない状態においては、発生するクロック信号に
同期して生成されるデータの出力を速やかに禁止すると
ともに、確実にロックしていることに応答して該データ
の出力を許可するＰＬＬ回路を提供することである。

【００１０】

【課題を解決するための手段】本発明の第１の特徴によ
るＰＬＬ回路は、入力される外部クロック信号のレベル
の変化を検出すると検出信号を発生する信号変化検知回
路と、該検出信号が所定時間発生していないことに応答
してＶＣＯの発振を停止させる停止手段とを備えてい
る。

【００１１】これにより、外部クロック信号の供給停止
が検出されるとＶＣＯの発振が自動的に停止するので、
外部クロック信号の供給停止時における消費電力が低減
される。

【００１２】また、本発明の第２の特徴によるＰＬＬ回
路は、ＰＬＬ部がロックしているか否かを検出する検出
部と、該検出部によりＰＬＬ部がロックしていないこと
が検出されるとフラグをセットし、該検出部によりＰＬ
Ｌ部がロックしていることが検出されて所定時間経過す
るとフラグをリセットする制御部とを備え、該フラグが
セットされている場合には、ＰＬＬ部からのクロック信
号に同期して動作を行う回路からのデータの出力を禁止
する。

【００１３】これにより、外部クロックと内部クロック
とがずれ、ＰＬＬ部がロックしなくなると該回路からの
データの出力が直ちに禁止されるとともに、ＰＬＬ部が
ロックしても所定時間が経過しないとデータの出力が許
可されないので、確実にロックしない限りデータは出力
されず、したがって外部クロックと内部クロックとがず
れている期間におけるデータの出力が確実に防止され
る。

【００１４】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１５】本発明の第１の実施例によるＰＬＬ回路
は、外部クロックの供給が停止したことを検出する検出
手段と、該検出手段が外部クロックの供給停止を検出す
るとＶＣＯの発振を停止させる手段とを用いて、ＶＣＯ
が自走を始めると自動的にその発振を停止させるもので
あり、その全体図を図１に示す。なお、図において、従
来のＰＬＬ回路と同一である部分については同一の番号
を付してある。

【００１６】図のように、本実施例によるＰＬＬ回路２
５０は、本来のＰＬＬ回路としての部分（以下、ＰＬＬ
部という）２００の他に、信号変化検知回路１７および
カウンタ２０を備えており、また本来のＰＬＬ部２００
の一部を構成するＶＣＯ１６には、入力電圧Ｙに応じて
発振周波数が制御される他、制御信号ＣＴＬにより発振
を停止することのできるものが用いられている。

【００１７】次に、本実施例によるＰＬＬ回路を構成す
る各部について詳述する。まず、ＰＬＬ部２００は、位
相比較器１３、チャージポンプ回路１４、ローパスフィ
ルタ１５及びＶＣＯ１６から構成されており、位相比較
器１３の具体的な回路構成は図２に、チャージポンプ回
路１４の具体的な回路構成は図３に、ローパスフィルタ
１５の具体的な回路構成は図４に、ＶＣＯ１６の具体的
な回路構成は図６にそれぞれ示されている。図２に示す
ように、位相比較器１３は、２つの入力端子Ｖ及びＲ
と、２つの出力端子Ｕ及びＤと、２入力のＮＡＮＤゲー
ト３３〜３８と、３入力のＮＡＮＤゲート４０及び４１
と、４入力のＮＡＮＤゲート３９と、インバータ４２及
び４３とから構成されており、入力端子Ｖに供給される
信号の位相が入力端子Ｒに供給される信号の位相よりも
遅れている場合には、その遅れ量に応じた幅をもつパル
ス信号を出力端子Ｕから出力し、逆に進んでいる場合に
は、その進み量に応じた幅をもつパルス信号を出力端子
Ｄから出力する。また、図３に示すように、チャージポ
ンプ回路１４は、２つの入力端子Ｕ及びＤと、出力端子
Ｘと、インバータ２１０〜２１２と、ＰチャンネルＭＯ
Ｓトランジスタ２１３と、ＮチャンネルＭＯＳトランジ
スタ２１４とから構成されており、入力端子Ｕに供給さ
れる信号がハイレベルである期間においては、Ｐチャン
ネルＭＯＳトランジスタ２１３がオンすることにより出
力端子Ｘの電位は上昇し、逆に入力端子Ｄに供給される
信号がハイレベルである期間においては、Ｎチャンネル
ＭＯＳトランジスタ２１４がオンするので出力端子Ｘの
電位は低下する。つまり、位相比較器１３の出力端子Ｕ
からパルスが出力されると、そのパルスが発生している
間だけＰチャンネルＭＯＳトランジスタ２１３がオン
し、逆に出力端子Ｄからパルスが出力されると、そのパ
ルスが発生している間だけＮチャンネルＭＯＳトランジ
スタ２１４がオンすることになる。さらに、図４に示す
ように、ローパスフィルタ１５は、入力端子Ｘと、出力
端子Ｙと、抵抗２１５と、容量２１６とからなり、入力
端子Ｘ上に現れる信号成分のうち、不要な高周波成分が
除去された信号を出力端子Ｙから出力する。また、図６
に示すとおり、ＶＣＯ１６は、入力端子Ｙと、出力端子
Ｚと、制御端子ＣＴＬと、ＰチャンネルＭＯＳトランジ
スタ７１、７３、７４、７７、７８、８１、８２、８
５、８６、９１及び９２と、ＮチャンネルＭＯＳトラン
ジスタ７２、７５、７６、７９、８０、８３、８４、８
７、８８及び９３と、インバータ８９及び９０とから構
成され、制御端子ＣＴＬに供給される信号がハイレベル
であるときには入力端子Ｙに供給される電圧に応じた発
振信号が出力端子Ｚから出力され、制御端子ＣＴＬに供
給される信号がローレベルであるときには入力端子Ｙに
供給される電圧にかかわらず出力端子Ｚからはローレベ
ルが出力される。具体的には、制御端子ＣＴＬに供給さ
れる信号がハイレベルである場合、入力端子Ｙに入力さ
れる電圧が高ければ高いほど、出力端子Ｚから出力され
る発振信号の周波数は高くなり、低ければ低いほどこの
発振信号の周波数は低くなる。ＶＣＯ１６の出力端子Ｚ
は、ＰＬＬ回路２５０の出力端子２に接続されている
他、カウンタ２０のカウント入力端子Ｃに接続され、ま
た遅延回路３１を介して位相比較器１３の入力端子Ｒに
接続されている。さらに、ＶＣＯ１６の制御端子ＣＴＬ
は、カウンタ２０の反転出力端子反転Ｑに接続されてい
る。また、遅延回路３１は、入力バッファ１１のもつ遅
延量と同じ遅延量をもつ回路であればどのようなもので
もよいが、その一例として図５に示した回路が用いられ
る。

【００１８】カウンタ２０は、カウント入力端子Ｃに入
力される信号の立ち上がり若しくは立ち下がりをカウン
トし、これを所定数カウントすると出力端子Ｑをハイレ
ベルとする回路であり、リセット端子Ｒハイレベルの信
号が入力されるとカウント値がリセットされる。かかる
動作を行うカウンタであれば、どのような回路構成のカ
ウンタでも用いることできるが、図７及び図８にその例
を示す。図７に示すカウンタは、カウント入力端子Ｃに
入力される信号の立ち下がりをカウントするカウンタで
あり、その動作波形を図１２に示す。図７に示すカウン
タは、複数の分周器１２６〜１２８の直列接続により構
成されているのであるが、これら分周器は互いに同じ回
路構成であるので、その具体的な回路構成は１２６に代
表して示されている。図７に示されたカウンタ２０は、
直列に接続される分周器の数によって設定数が定めら
れ、かかる設定数をカウントすると出力端子Ｑからハイ
レベルの信号を出力する。すなわち、入力信号の立ち下
がりにおいて出力を変化させるとともに、リセット信号
に応答して出力がローレベルとなる分周器が直列に接続
されているので、１段目の分周器は、リセット後、カウ
ント信号の１回目の立ち下がりに応答して出力をローレ
ベルからハイレベルに変化させ（Ｃ１）、２段目の分周
器は、カウント信号の２回目の立ち下がりに応答して出
力をローレベルからハイレベルに変化させ（Ｃ２）、３
段目の分周器は、カウント信号の４回目の立ち下がりに
応答して出力をローレベルからハイレベルに変化させる
（Ｃ３）ことになる。一方、図８に示すカウンタも、カ
ウント入力端子Ｃに入力される信号の立ち下がりをカウ
ントするカウンタであり、その動作波形を図１３に示
す。図８に示すカウンタは、複数の分周器１５０〜１５
３、論理積回路１４５及び１４７、排他的論理和回路１
４４、１４６及び１４８より構成されているのである
が、分周器は互いに同じ回路構成であるので、その具体
的な回路構成は１５０に代表して示されている。図８に
示されたカウンタ２０も、接続される分周器の数によっ
て設定数が定められ、かかる設定数をカウントすると出
力端子Ｑからハイレベルの信号を出力するカウンタであ
り、図１３に示すように、各分周器は、図７の各分周器
とそれぞれ同じ波形を生成する。すなわち、１段目の分
周器は、リセット後、カウント信号の１回目の立ち下が
りに応答して出力をローレベルからハイレベルに変化さ
せ（Ｃ１）、２段目の分周器は、カウント信号の２回目
の立ち下がりに応答して出力をローレベルからハイレベ
ルに変化させ（Ｃ２）、３段目の分周器は、カウント信
号の４回目の立ち下がりに応答して出力をローレベルか
らハイレベルに変化させる（Ｃ３）。なお、論理積回路
１４７の一部の入力２０２は、図示を省略されている前
段の分周器からの出力信号をまとめて示したものであ
る。

【００１９】また、信号変化検知回路１７は、遅延回路
１８と排他的論理和回路１９とからなり、入力バッファ
１１からの出力信号５１が変化しているか否かを検出す
る回路である。すなわち、排他的論理和回路１９には、
該出力信号５１と、遅延回路１８によって遅延された信
号５６とが入力されるので、入力バッファ１１からの出
力信号５１が変化している場合には、遅延回路１８によ
る遅延のため、出力信号５１のレベルが変化する毎に、
排他的論理和回路１９は２つの入力信号５１と５６との
不一致を検出しその出力信号５７をハイレベルとするの
であるが、出力信号５１が変化していない場合には、信
号５１と５６とはともに同じレベルに保持されるので、
排他的論理和回路１９はその出力信号５７をローレベル
に保持する。これによって、入力バッファ１１からの出
力信号５１が変化しているか否かが検出される。なお、
遅延回路１８は、図５に示した遅延回路３１と同様のも
のでよい。

【００２０】次に、本実施例によるＰＬＬ回路の動作に
ついて説明する。まず、入力端子１に外部クロック信号
が供給されている状態から説明する。外部クロックは入
力バッファ１１を介してＰＬＬ部２００に入力されると
ともに、信号変化検知回路１７に入力され、そのレベル
の変化が検出されることによりカウンタ２０のリセット
入力端子にリセットパルスを供給し続ける。これによ
り、カウンタ２０はリセットされ続けるので、その出力
端子Ｑはローレベルを保持し、反転出力端子反転Ｑはハ
イレベルを保持し続ける。これにより、反転出力端子反
転Ｑからの信号を制御入力端子ＣＴＬに受けるＶＣＯ１
６は、ローパスフィルタ１５の出力端子Ｙから供給され
る電圧５５に応じた発振出力を出力端子Ｚから出力する
ことになる。この発振出力は、ＰＬＬ回路２５０の出力
端子２に供給されるとともに、遅延回路３１を介して位
相比較器１３の入力端子Ｖに供給されるので、入力バッ
ファ１１からの出力５１の位相と、遅延回路３１からの
出力６７の位相とが一致するとＰＬＬ部２００はロック
し、ローパスフィルタ１５の出力端子Ｙから出力される
電圧５５は一定に保たれる。つまり、遅延回路３１から
出力される信号６７の位相が、入力バッファ１１から出
力される信号５１の位相よりも遅れている場合、ＶＣＯ
１６は、信号５１の位相が信号６７の位相に追いつくよ
う出力周波数を上昇させ、逆に遅延回路３１から出力さ
れる信号６７の位相が、入力バッファ１１から出力され
る信号５１の位相よりも進んでいる場合には、信号６７
の位相が信号５１の位相に追いつくよう出力周波数を低
下させるので、結果的に信号５１の位相と信号６７の位
相は一致することになる。したがって、予め遅延回路３
１の遅延時間を入力バッファ１１の遅延時間と一致する
よう設定しておけば、入力端子１に供給されるクロック
信号の位相と、出力端子２から出力される信号の位相と
が一致するので、入力バッファ１１の遅延はＰＬＬ部２
００によって相殺され、見かけ上、入力バッファ１１に
よる遅延はゼロとなる。

【００２１】これに対し、外部クロック信号の供給が停
止した場合、信号変化検知回路１７はこれを検出してそ
の出力信号５７をローレベルに保持する。すなわち、カ
ウンタ２０のリセット入力端子Ｒにはリセット信号が供
給されなくなる。一方、ＶＣＯ１６は、たとえ入力端子
Ｙに供給される入力電圧がゼロであっても自走（フリー
ランニング）により出力端子Ｚに一定の発振信号を供給
し続けるので、カウンタ２０のカウント入力端子Ｃには
カウント信号が供給され続けることになる。このように
してカウンタ２０によるカウントが進み、これが設定数
を越えると反転出力端子反転Ｑはハイレベルからローレ
ベルに変化する。これにより、ＶＣＯ１６の制御入力端
子ＣＴＬにはローレベルが供給されることになるので、
ＶＣＯ１６は、入力端子Ｙに供給される入力電圧にかか
わらず発振を停止し、その出力端子Ｚをローレベルに保
持する。この状態は、外部クロック信号の供給が停止し
ている間ずっと続く。

【００２２】その後、再び外部クロック信号が入力バッ
ファ１１に供給されると、信号変化検知回路１７はこれ
を検出して直ちにカウンタ２０をリセットするので、Ｖ
ＣＯ１６の制御入力端子ＣＴＬにはハイレベルの信号が
すぐに供給される。これに応答して、ＶＣＯ１６は、入
力端子Ｙに供給される入力電圧に応じた発振を再開する
ので、出力端子２には内部クロック信号が再びを供給さ
れることになる。

【００２３】このように、本実施例によれば、外部から
クロック信号が供給されている間は通常どおりに動作
し、かかる外部クロックの供給が停止してから一定時間
が経過すると、ＶＣＯ１６の発振が自動的に停止させら
れるので、ＶＣＯ１６を制御するための専用の端子を特
別に設けることなく、外部からクロック信号が供給され
ていない期間における消費電力を低減することができ
る。しかも、本実施例では、外部クロックの供給停止後
すぐにＶＣＯ１６の発振を停止させることなく、一定時
間外部クロックの供給が停止し続けていることを確認し
て初めてＶＣＯ１６の発振を停止させているので、なん
らかの異常により瞬間的に外部クロックが停止した場合
のような、ＶＣＯ１６の発振を停止させるべきでない場
合に誤ってこれを停止させることがない。また、外部ク
ロックの供給が停止したと判断されるべき停止時間は、
クロック２０の設定数により自由に設定することができ
る。

【００２４】したがって、本実施例によるＰＬＬ回路を
シンクロナスメモリのクロック入力部に用いれば、アク
セスされていない期間、すなわちクロック信号が供給さ
れていないスタンバイ期間におけるシンクロナスメモリ
の消費電力を低減することができる。

【００２５】次に、本発明の第２の実施例について説明
する。

【００２６】本実施例によるＰＬＬ回路は、ＰＬＬ部が
ロックしていないことを検出する検出手段と、該検出手
段によりＰＬＬ部がロックしていないことが検出される
と、該ＰＬＬ部により生成されたクロック信号に同期し
たデータの出力を禁止するとともに、該ＰＬＬ部がロッ
クして所定時間が経過し、動作が安定したことを確認す
ると該データの出力を許可する手段とを用いて、ＰＬＬ
部から出力される内部クロックが安定していない期間に
おけるデータの出力を自動的に禁止するものであり、そ
の全体図を図９に示す。図９には、本実施例によるＰＬ
Ｌ回路及びクロック入力部に該ＰＬＬ回路が使用される
シンクロナスメモリが示されており、図１に示したＰＬ
Ｌ回路あるいは図１１に示したＰＬＬ回路と同一の部分
については同一の符号が付されている。

【００２７】図のように、本実施例によるＰＬＬ回路２
６０は、本来のＰＬＬ回路としての部分（ＰＬＬ部）１
２の他に位相ずれ検知回路２２を備えており、かかる位
相ずれ検知回路２２は、遅延回路２３及び２４、論理積
回路２５及び２６、論理和回路２７、カウンタ２８及び
ＲＳフリップフロップ２９から構成されている。また、
ＰＬＬ部１２は、従来例として図１１に示したものと同
一のものである。すなわち、位相比較器１３、チャージ
ポンプ回路１４、ローパスフィルタ１５及びＶＣＯ２０
１から構成されており、これらのうち位相比較器１３、
チャージポンプ回路１４及びローパスフィルタ１５につ
いては第１の実施例においてその具体的な回路構成を説
明したので説明を省略するが、ＶＣＯ２０１は、第１の
実施例で示したＶＣＯ１６のように、制御信号により発
振を停止させることのできるものでなくても良い。この
ようなＶＣＯ２０１の具体的な回路構成を図１０に示
す。

【００２８】また、図９に示すとおり、位相ずれ検知回
路２２は、位相比較器１３の出力端子Ｕ及びＤからの信
号と出力端子２からの出力信号を受けて制御信号６５を
生成する回路であり、位相比較器１３の出力端子Ｕから
の信号は、論理積回路２５の一方の入力に直接供給され
る他、遅延回路２３を介して該論理積回路２５の他方の
入力に供給され、位相比較器１３の出力端子Ｄからの信
号は、論理積回路２６の一方の入力に直接供給される
他、遅延回路２４を介して該論理積回路２６の他方の入
力に供給されている。これら論理積回路２５及び２６の
出力は論理和回路２７に入力され、該論理和回路２７の
出力はカウンタ２８のリセット入力端子Ｒ及びＲＳフリ
ップフロップ２９のセット入力端子Ｓに入力される。カ
ウンタ２８は、第１の実施例で用いられたカウンタ２０
と同様、カウント入力端子Ｃに入力されるカウント信号
を設定数だけカウントすると出力端子Ｑからハイレベル
の信号を出力するカウンタであり、カウンタ２０と同様
に、図７若しくは図８に示された回路が用いられる。ま
た、遅延回路２３及び２４も、図５に示された回路が用
いられる。

【００２９】一方、３２はシンクロナスメモリであり、
このシンクロナスメモリ３２からの出力信号４は、３ス
テートバッファ２１を介してデータ出力端子５から外部
に出力される。３ステートバッファ２１への活性化信号
６６は、論理積回路３０によって与えられ、該論理積回
路３０には、シンクロナスメモリ３２からの制御信号３
及びＲＳフリップフロップ２９からの反転出力信号６５
が入力されている。制御信号３は、シンクロナスメモリ
３２が外部にデータを出力するときに発生する出力イネ
ーブル信号である。なお、シンクロナスメモリ３２は、
メモリセルアレイやアドレスデコーダ等の他、アドレス
入力端子、データ入力端子等の各端子を備えているので
あるが、これらは本発明の特徴と直接関係しないので図
示を省略し、且つこれらの説明を省略する。

【００３０】次に、本実施例によるＰＬＬ回路２６０の
動作を説明する。まず、通常の状態、つまりＰＬＬ部１
２がロックしている場合から説明する。かかる場合にお
いては、位相比較器１３の入力端子Ｖに入力される信号
の位相と、入力端子Ｒに入力される信号の位相とが一致
しているので、出力端子Ｕ及びＤからはパルスは出力さ
れず、これら出力端子からの出力はローレベルを保ち続
けるので、論理積回路２５及び２６はともにローレベル
を出力する。これにより、論理和回路２７の出力６３も
ローレベルとなるので、カウンタ２８はリセットされる
ことなく出力端子２から出力される内部クロックをカウ
ントし続ける。上述のとおり、カウンタ２８は設定数を
カウントすると、その出力端子Ｑからハイレベルを出力
するので、これによって、ＲＳフリップフロップ２９は
リセットされ、その反転出力端子Ｑから出力される制御
信号６５はハイレベルとなる。したがって、ＰＬＬ回路
２６０の出力端子２により供給される内部クロック信号
に同期して、シンクロナスメモリ３２が外部にデータを
出力するために出力イネーブル信号３をハイレベルにす
ると、これに応答して３ステートバッファ２１は活性化
され、出力信号４はデータ出力端子５に伝えられる。以
上の動作により、ＰＬＬ部１２がロックしている状態に
おいては、シンクロナスメモリ３２からの出力データは
正常にデータ出力端子５に伝えられる。なお、カウンタ
２８として図７若しくは図８に示された回路を用いる
と、設定数（例えば１６）をさらに越えてカウントを続
け、カウント値がこの設定数の２倍に達したとき（３
２）にこのカウンタの出力端子Ｑから出力される出力信
号はローレベルに戻ってしまうが、ＲＳフリップフロッ
プ２９のセット入力端子Ｓにセット信号が入力されない
限り、ＲＳフリップフロップ２９の反転出力端子反転Ｑ
からの出力はハイレベルを保持し続けるので、カウンタ
２８が出力端子２から出力される内部クロックをカウン
トし続けても、シンクロナスメモリ３２からの出力デー
タが正常にデータ出力端子５に伝えられることに変わり
はない。

【００３１】続いて、ＰＬＬ部１２がロックしていない
場合ついて説明する。ＰＬＬ部１２がロックしていない
場合、すなわち位相比較器１３の出力端子ＵあるいはＤ
からパルスが出力されており、そのためにＶＣＯ２０１
に入力される電圧が変動している場合においては、論理
積回路２５及び２６の入力端子には、それぞれ位相比較
器１３の出力端子Ｕから出力されるパルス信号５２及び
出力端子Ｄから出力されるパルス信号５３と、それぞれ
これらの遅延信号が入力されることになる。図１４及び
図１５は、かかる場合における論理積回路２５、２６の
入出力波形を示したものであり、このうち図１４には、
出力端子Ｕ及びＤから出力されるパルスの幅が遅延回路
２３若しくは２４の遅延量よりも短い場合が示されてお
り、図１５には、かかるパルスの幅が遅延回路２３若し
くは２４の遅延量よりも長い場合が示されている。図１
４から分かるとおり、出力端子Ｕ及びＤからパルス信号
が出力されていても、このパルス幅が遅延回路２３若し
くは２４の遅延量よりも短い場合には、論理積回路２５
及び２６の出力はローレベルに保持されるので、ＰＬＬ
回路２６０は、前述のようにロックしている場合と同一
の動作を行い、したがってシンクロナスメモリ３２から
の出力データは正常にデータ出力端子５に伝えられる。
つまり、内部クロックと外部クロックとの間に、実際に
影響がない程度の僅かなずれが生じただけの場合には通
常どおりの動作を行う。

【００３２】しかしながら、出力端子Ｕ及びＤから出力
されるパルス信号のパルス幅が、遅延回路２３若しくは
２４の遅延量を越えるほど内部クロックと外部クロック
とがずれている場合においては、図１５に示すように、
論理積回路２５若しくは２６からはパルス信号が得ら
れ、これによってＲＳフリップフロップ２９がセットさ
れるとともに、カウンタ２８はリセットされることにな
る。ＲＳフリップフロップ２９がセットされると、その
反転出力端子反転Ｑからの出力はローレベルに変化する
ので、論理積回路３０は出力イネーブル信号３の論理レ
ベルにかかわらずローレベルを出力し、したがって３ス
テートバッファ２１は非活性状態となる。これにより、
シンクロナスメモリ３２からのデータの出力は禁止され
る。かかる状態は、論理和回路２７から次々とパルスが
出力され、カウンタ２８がリセットされ続けることによ
りカウント値が設定値まで達しない間続くが、内部クロ
ックと外部クロックとのずれが小さくなって論理和回路
２７の出力がローレベルに安定し、カウンタ２８のカウ
ント値が設定値に達すると、ＲＳフリップフロップ２９
は再びリセットされ、上述のような通常動作に復帰する
ことになる。

【００３３】このように、本実施例によれば、ＰＬＬ部
１２がロックしている間や、内部クロックと外部クロッ
クとのずれが僅かである間は通常どおり、内部クロック
に同期して生成されるデータの出力を許可し、内部クロ
ックと外部クロックとのずれがある一定量よりも大きく
なると、直ちにデータの出力を禁止するとともに、内部
クロックと外部クロックとのずれが小さくなってもすぐ
にデータの出力を許可することなく、一定時間、このよ
うな小さいずれを維持していることを確認して初めてデ
ータの出力を許可しているので、内部クロックと外部ク
ロックがずれている期間におけるデータの出力を防止す
ることができるほか、外部クロックが一時的に不安定と
なり、内部クロックと外部クロックとのずれの量が頻繁
に変化する場合があっても、データ出力の禁止と許可を
頻繁に繰り返すことなく、確実に内部クロックが安定し
た期間だけデータが出力されることになる。また、クロ
ック２８の設定により、内部クロックと外部クロックと
のずれが小さくなりこれが安定したと判断する期間を自
由に設定することができ、またデータの出力を禁止する
に値するずれ量も、遅延回路２３及び２４の遅延量を設
定することで自由に設定することができる。

【００３４】また、本実施例においては、内部クロック
と外部クロックとの間に一定のずれがあることを検出す
るとシンクロナスメモリからのデータの出力を禁止して
いたが、これとともに、あるいはこれに代わって、シン
クロナスメモリへのデータの入力を禁止することもでき
る。これによれば、内部クロックと外部クロックがずれ
ている期間における、外部からのコマンド入力が禁止さ
れるので、かかるずれに起因して、シンクロナスメモリ
の内部で誤った処理を行うことがなくなる。

【００３５】さらに、本実施例においては、内部クロッ
クと外部クロックとの間に一定のずれがあることを検出
するとシンクロナスメモリからのデータの出力を禁止し
ていたが、これに代わって、シンクロナスメモリへの内
部クロックの供給を停止する構成としても良い。すなわ
ち、図９を用いて説明すれば、出力端子２とシンクロナ
スメモリ３２との間に３ステートバッファを設け、かか
る３ステートバッファを制御信号６５によって制御する
ことにより、ＲＳフリップフロップ２９がリセットされ
ているときにはシンクロナスメモリ３２に内部クロック
を供給し、セットされているときには供給を停止するこ
とができ、このようにすれば、内部クロックと外部クロ
ックがずれている期間においてはシンクロナスメモリ３
２自体の動作が停止させることができる。

【００３６】さらに、本実施例と第１の実施例とを組み
合わせれば、スタンバイ時における消費電力が小さく、
且つ内部クロックと外部クロックがずれている期間にお
けるデータの出力を禁止するＰＬＬ回路を得ることがで
きる。

【００３７】以上、第１及び第２の実施例によるＰＬＬ
回路は、シンクロナスメモリに用いた場合のみを示した
が、本発明がこれに限定されることなく、ＰＬＬ回路が
使用される様々な回路に適用できることは勿論である。

【００３８】

【発明の効果】以上のように、本発明によれば、ＶＣＯ
を制御するための専用の端子を特別に設けることなく、
外部からクロック信号が供給されていない期間における
消費電力が低減され、また内部クロックと外部クロック
とのずれがある一定量よりも大きくなると直ちにデータ
の出力を禁止するとともに、内部クロックと外部クロッ
クとのずれが小さくなってもすぐにデータの出力を許可
することなく、一定時間このような小さいずれを維持し
ていることを確認した後にデータの出力を許可するＰＬ
Ｌ回路が提供される。

【図面の簡単な説明】

【図１】本発明の第１の実施例によるＰＬＬ回路を示す
回路図である。

【図２】図１に示した位相比較器１３の具体的な回路構
成を示す図である。

【図３】図１に示したチャージポンプ回路１４の具体的
な回路構成を示す図である。

【図４】図１に示したローパスフィルタ１５の具体的な
回路構成を示す図である。

【図５】図１に示した遅延回路１８及び３１の具体的な
回路構成を示す図である。

【図６】図１に示したＶＣＯ１６の具体的な回路構成を
示す図である。

【図７】図１に示したカウンタ２０の具体的な回路構成
の一例を示す図である。

【図８】図１に示したカウンタ２０の具体的な回路構成
の他の例を示す図である。

【図９】本発明の第２の実施例によるＰＬＬ回路を示す
回路図である。

【図１０】図９に示したＶＣＯ２０１の具体的な回路構
成を示す図である。

【図１１】従来のＰＬＬ回路を示す回路図である。

【図１２】図７に示したカウンタの動作を説明する波形
図である。

【図１３】図８に示したカウンタの動作を説明する波形
図である。

【図１４】図９に示した論理積回路２５若しくは２６の
入出力波形を示す図である。

【図１５】図９に示した論理積回路２５若しくは２６の
入出力波形を示す図である。

【符号の説明】

１入力端子２出力端子３出力イネーブル信号４出力データ５データ出力端子１１入力バッファ１２及び２００ＰＬＬ部１３位相比較器１４チャージポンプ回路１５ローパスフィルタ１６及び２０１ＶＣＯ１７信号変検知回路１８，２３，２４及び３１遅延回路１９排他的論理和回路２０及び２８カウンタ２１３ステートバッファ２２位相ずれ検知回路２５，２６及び３０論理積回路２７論理和回路２９ＲＳフリップフロップ３２シンクロナスメモリ２５０及び２６０ＰＬＬ回路

Claims

【特許請求の範囲】

【請求項１】供給される電圧に応じて発振し、発振信
号を発生する電圧制御発振器と、入力端子に供給される
入力信号の位相と前記発振信号の位相とを比較し、比較
結果に応じた電圧を前記電圧制御発振器に供給する発振
制御手段と、前記入力信号のレベルの変化を検出すると
検出信号を発生する信号変化検知回路と、前記検出信号
が所定時間発生していないことに応答して前記電圧制御
発振器の発振を停止させる停止手段とを備えるＰＬＬ回
路。
【請求項２】前記停止手段は、前記発振信号を計数し
前記検出信号によりリセットされるカウンタであり、所
定数を計数することにより前記電圧制御発振器の発振を
停止させるものであることを特徴とする請求項１記載の
ＰＬＬ回路。
【請求項３】前記信号変化検知回路は、前記入力信号
を遅延する遅延回路と、前記遅延回路の出力及び前記入
力信号が入力される排他的論理和回路とを含むことを特
徴とする請求項１または２記載のＰＬＬ回路。
【請求項４】入力パルスに同期した出力パルスを発生
するＰＬＬ部と、前記ＰＬＬ部がロックしているか否か
を検出する検出部と、前記検出部により前記ＰＬＬ部が
ロックしていないことが検出されるとフラグをセット
し、前記検出部により前記ＰＬＬ部がロックしているこ
とが検出されて所定時間経過するとフラグをリセットす
る制御部とを備えるＰＬＬ回路。
【請求項５】第１及び第２の端子と、前記第１の端子
に供給される第１のクロック信号の位相と前記第２の端
子に供給される第２のクロック信号の位相とを比較し、
これら位相がずれていれば、ずれ量に応じた幅のパルス
を発生する位相比較器と、前記パルス幅に基づき前記第
２の端子に前記第２のクロック信号を供給する電圧制御
発振器と、前記第２のクロック信号を計数し前記パルス
の発生に応答してリセットされるカウンタと、前記パル
スの発生に応答してセットされ、前記カウンタが所定数
を計数することによりリセットされるフリップフロップ
とを備え、前記フリップフロップがセットされている場
合には、前記第２のクロック信号に同期して動作を行う
回路からのデータの出力を禁止することを特徴とするＰ
ＬＬ回路。
【請求項６】前記パルス幅が所定の幅以上であること
を検出すると検出信号を発生する検出器をさらに備え、
前記カウンタは前記検出信号に応答してリセットされ、
前記フリップフロップは前記検出信号に応答してセット
されることを特徴とする請求項５記載のＰＬＬ回路。
【請求項７】前記回路はシンクロナスメモリであるこ
とを特徴とする請求項６または７記載のＰＬＬ回路。