JPH0157317B2 - - Google Patents
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- Publication number
- JPH0157317B2 JPH0157317B2 JP9798081A JP9798081A JPH0157317B2 JP H0157317 B2 JPH0157317 B2 JP H0157317B2 JP 9798081 A JP9798081 A JP 9798081A JP 9798081 A JP9798081 A JP 9798081A JP H0157317 B2 JPH0157317 B2 JP H0157317B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- output
- oscillation
- power supply
- supply voltage
- Prior art date
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- Expired
Links
- 230000010355 oscillation Effects 0.000 claims description 21
- 239000013078 crystal Substances 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002459 sustained effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G3/00—Producing timing pulses
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Description
【発明の詳細な説明】
本発明は電子時計の基準周波数を水晶振動子の
帰還作用に依つて発生する発振回路の制御方法に
関し、特に電源投入時の発振開始時間を短かくし
更に重負荷駆動時に電源電圧の低下に依る発振停
止を防止することを目的とする。
帰還作用に依つて発生する発振回路の制御方法に
関し、特に電源投入時の発振開始時間を短かくし
更に重負荷駆動時に電源電圧の低下に依る発振停
止を防止することを目的とする。
一般に電子時計に用いられる発振回路にはＣ−
MOSトランジスタより成るインバータが用いら
れ、その入出力間に水晶振動子が接続される。こ
の発振回路に於いて、発振停止電圧が低ければ低
い程電源印加時に発振開始時間は短かくなりまた
重負荷、例えば液晶表示装置照明用のランプ及び
アラーム用スピーカあるいはブザーを駆動した時
からその駆動を解除した後に電源電圧が復帰する
までの期間に生じる電源電圧の低下に依つても発
振が持続されるが、発振停止電圧を低くするため
にはＣ−MOSトランジスタに流れる電流を大き
くする必要がある。しかし電流を大きくすると消
費電力が増し電池寿命が短かくなる欠点がある。
MOSトランジスタより成るインバータが用いら
れ、その入出力間に水晶振動子が接続される。こ
の発振回路に於いて、発振停止電圧が低ければ低
い程電源印加時に発振開始時間は短かくなりまた
重負荷、例えば液晶表示装置照明用のランプ及び
アラーム用スピーカあるいはブザーを駆動した時
からその駆動を解除した後に電源電圧が復帰する
までの期間に生じる電源電圧の低下に依つても発
振が持続されるが、発振停止電圧を低くするため
にはＣ−MOSトランジスタに流れる電流を大き
くする必要がある。しかし電流を大きくすると消
費電力が増し電池寿命が短かくなる欠点がある。
本発明は上述した点に鑑みて為されたものであ
り、電源電圧印加時あるいは重負荷駆動時におい
て、電源電圧印加時に発生するイニシヤルクリア
信号が消滅してから一定時間、及び、重負荷駆動
中と重負荷駆動が解除されてから一定時間は、発
振停止電圧を低下させるようにした発振回路を提
供するものである。以下図面を参照して本発明を
詳述する。
り、電源電圧印加時あるいは重負荷駆動時におい
て、電源電圧印加時に発生するイニシヤルクリア
信号が消滅してから一定時間、及び、重負荷駆動
中と重負荷駆動が解除されてから一定時間は、発
振停止電圧を低下させるようにした発振回路を提
供するものである。以下図面を参照して本発明を
詳述する。
第１図は本発明の実施例を示す回路図である。
第１のＣ−MOSトランジスタはＰチヤンネル
MOSトランジスタ１とＮチヤンネルMOSトラン
ジスタ２から成り、第２のＣ−MOSトランジス
タはＰチヤンネルMOSトランジスタ３とＮチヤ
ンネルMOSトランジスタ４とから成り、各々ゲ
ート及びドレインが接続され、並列接続されてい
る。また入出力間、即ちゲートとドレインとの間
には水晶振動子５が接続され、更に入出力にはコ
ンデンサＣが接地されている。一方第２のＣ−
MOSトランジスタには制御用トランジスタであ
るＰチヤンネルMOSトランジスタ６とＮチヤン
ネルMOSトランジスタ７が直列接続され、各々
のゲートにはNORゲート８，９から成るフリツ
プフロツプ１０の出力XC及びが印加される。
フリツプフロツプ１０にはイニシヤルクリア信号
INCとブザー信号Bzとランプを点灯するキース
イツチ信号KSWとがORゲート１１を介して印加
され、またORゲート１１の出力はカウンタ１２
のリセツト端子Ｒにも印加される。カウンタ１２
は分周回路から出力される出力ψ１４を一定時間
計数しその出力をフリツプフロツプ１０に印加す
る。
第１のＣ−MOSトランジスタはＰチヤンネル
MOSトランジスタ１とＮチヤンネルMOSトラン
ジスタ２から成り、第２のＣ−MOSトランジス
タはＰチヤンネルMOSトランジスタ３とＮチヤ
ンネルMOSトランジスタ４とから成り、各々ゲ
ート及びドレインが接続され、並列接続されてい
る。また入出力間、即ちゲートとドレインとの間
には水晶振動子５が接続され、更に入出力にはコ
ンデンサＣが接地されている。一方第２のＣ−
MOSトランジスタには制御用トランジスタであ
るＰチヤンネルMOSトランジスタ６とＮチヤン
ネルMOSトランジスタ７が直列接続され、各々
のゲートにはNORゲート８，９から成るフリツ
プフロツプ１０の出力XC及びが印加される。
フリツプフロツプ１０にはイニシヤルクリア信号
INCとブザー信号Bzとランプを点灯するキース
イツチ信号KSWとがORゲート１１を介して印加
され、またORゲート１１の出力はカウンタ１２
のリセツト端子Ｒにも印加される。カウンタ１２
は分周回路から出力される出力ψ１４を一定時間
計数しその出力をフリツプフロツプ１０に印加す
る。
第２図は第１図に示された回路の動作を示す波
形図である。先ず(a)点に於いて、電源電圧VDDが
印加されると電圧VDDの立ち上がりが所定のレベ
ルを越えると初期設定を行なうためのイニシヤル
クリアパルスINCが出力される。このイニシヤル
クリアパルスINCに依りフリツプフロツプ１０は
セツトされ、その出力XCを“１”とする。この
出力XC及びに依り、ＮチヤンネルMOSトラ
ンジスタ７及びＰチヤンネルMOSトランジスタ
６はオンとなり、第１及び第２のＣ−MOSトラ
ンジスタは並列動作を行ない電源電圧VDDが低い
値であつても発振が開始される。発振開始後イニ
シヤルクリアパルスINCが消滅するとカウンタ１
２のリセツトが解除され、発振回路の後に接続さ
れた分周回路から出力される分周出力φ１４がカ
ウンタ１２によつて計数される。所定時間後、例
えば、１秒後にカウンタ１２から出力される出力
によつてフリツプフロツプ１０がリセツトされ
る。フリツプフロツプ１０のリセツトに依りＮチ
ヤンネルMOSトランジスタ７及びＰチヤンネル
MOSトランジスタ６はオフとなり発振動作は第
１のＣ−MOSトランジスタ単独で行なわれる。
この時には電源電圧VDDは所定電圧に達してい
る。
形図である。先ず(a)点に於いて、電源電圧VDDが
印加されると電圧VDDの立ち上がりが所定のレベ
ルを越えると初期設定を行なうためのイニシヤル
クリアパルスINCが出力される。このイニシヤル
クリアパルスINCに依りフリツプフロツプ１０は
セツトされ、その出力XCを“１”とする。この
出力XC及びに依り、ＮチヤンネルMOSトラ
ンジスタ７及びＰチヤンネルMOSトランジスタ
６はオンとなり、第１及び第２のＣ−MOSトラ
ンジスタは並列動作を行ない電源電圧VDDが低い
値であつても発振が開始される。発振開始後イニ
シヤルクリアパルスINCが消滅するとカウンタ１
２のリセツトが解除され、発振回路の後に接続さ
れた分周回路から出力される分周出力φ１４がカ
ウンタ１２によつて計数される。所定時間後、例
えば、１秒後にカウンタ１２から出力される出力
によつてフリツプフロツプ１０がリセツトされ
る。フリツプフロツプ１０のリセツトに依りＮチ
ヤンネルMOSトランジスタ７及びＰチヤンネル
MOSトランジスタ６はオフとなり発振動作は第
１のＣ−MOSトランジスタ単独で行なわれる。
この時には電源電圧VDDは所定電圧に達してい
る。
一方時計動作中にランプを点灯した場合（第２
図ｂに示す）あるいはアラームのブザーが駆動さ
れた場合（第２図ｃに示す）は電源電圧VDDは大
幅に低下する。しかしランプを点灯するために閉
成された外部スイツチのキースイツチ信号KSW
あるいはブザーの駆動を示すブザー信号Bzがフ
リツプフロツプ１０をセツトすると共にカウンタ
１２をリセツトする。従つてＰチヤンネルMOS
トランジスタ６及びＮチヤンネルMOSトランジ
スタ７がオンとなり、並列動作が行なわれ発振停
止電圧が低下して電源電圧VDDが低下しても発振
が持続される。ランプの消灯あるいはブザーの停
止が行なわれるとカウンタ１２のリセツトが解除
され、カウンタ１２は分周回路ψ１４を計数し始
める。所定時間後例えば１秒後カウンタ１２から
出力が為されるとフリツプフロツプ１０はリセツ
トされ、発振動作は第１のＣ−MOSトランジス
タの単独動作となる。ランプの消灯あるいはブザ
ーの停止が行なわれても電源電圧VDDはすぐには
元の電圧に復帰しないので、カウンタ１２で遅延
させてフリツプフロツプ１０をリセツトしている
のである。
図ｂに示す）あるいはアラームのブザーが駆動さ
れた場合（第２図ｃに示す）は電源電圧VDDは大
幅に低下する。しかしランプを点灯するために閉
成された外部スイツチのキースイツチ信号KSW
あるいはブザーの駆動を示すブザー信号Bzがフ
リツプフロツプ１０をセツトすると共にカウンタ
１２をリセツトする。従つてＰチヤンネルMOS
トランジスタ６及びＮチヤンネルMOSトランジ
スタ７がオンとなり、並列動作が行なわれ発振停
止電圧が低下して電源電圧VDDが低下しても発振
が持続される。ランプの消灯あるいはブザーの停
止が行なわれるとカウンタ１２のリセツトが解除
され、カウンタ１２は分周回路ψ１４を計数し始
める。所定時間後例えば１秒後カウンタ１２から
出力が為されるとフリツプフロツプ１０はリセツ
トされ、発振動作は第１のＣ−MOSトランジス
タの単独動作となる。ランプの消灯あるいはブザ
ーの停止が行なわれても電源電圧VDDはすぐには
元の電圧に復帰しないので、カウンタ１２で遅延
させてフリツプフロツプ１０をリセツトしている
のである。
上述の如く本発明に依れば通常時計動作状態に
於いては第１のＣ−MOSトランジスタの単独動
作とし、電源印加時あるいは重負荷駆動時に第１
及び第２のＣ−MOSトランジスタの並列動作と
することに依り、発振開始時間の短縮化及び電源
電圧VDDの低下時に於ける発振の停止の防止が消
費電力を増加することなく実現できるものであ
る。
於いては第１のＣ−MOSトランジスタの単独動
作とし、電源印加時あるいは重負荷駆動時に第１
及び第２のＣ−MOSトランジスタの並列動作と
することに依り、発振開始時間の短縮化及び電源
電圧VDDの低下時に於ける発振の停止の防止が消
費電力を増加することなく実現できるものであ
る。
第１図は本発明の実施例を示す回路図、第２図
は第１図に示された回路の各部波形図である。 １，３，６……Ｐチヤンネルトランジスタ、
２，４，７……Ｎチヤンネルトランジスタ、５…
…水晶振動子、１０……フリツプフロツプ、１２
……カウンタ。
は第１図に示された回路の各部波形図である。 １，３，６……Ｐチヤンネルトランジスタ、
２，４，７……Ｎチヤンネルトランジスタ、５…
…水晶振動子、１０……フリツプフロツプ、１２
……カウンタ。
Claims (1)
- １ 並列接続された第１及び第２のＣ−MOSト
ランジスタと、該第１及び第２のＣ−MOSトラ
ンジスタの入出力間に接続された水晶振動子と、
前記第２のＣ−MOSトランジスタに直列接続さ
れた制御用トランジスタと、該制御用トランジス
タを制御する記憶回路とを備え、電源印加時ある
いは重負荷駆動時に発生する信号により前記記憶
回路をセツトし、電源印加後あるいは重負荷駆動
が解除されたとき、前記信号が消滅することによ
つて計数手段を動作させ、所定時間後に計数手段
の出力によつて前記記憶回路をリセツトすること
により、前記記憶回路がセツトされている期間、
第１及び第２のＣ−MOSトランジスタを並列動
作させることを特徴とする電子時計の発振回路制
御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9798081A JPS57211582A (en) | 1981-06-23 | 1981-06-23 | Controlling method for oscillating circuit of electronic timepiece |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9798081A JPS57211582A (en) | 1981-06-23 | 1981-06-23 | Controlling method for oscillating circuit of electronic timepiece |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57211582A JPS57211582A (en) | 1982-12-25 |
| JPH0157317B2 true JPH0157317B2 (ja) | 1989-12-05 |
Family
ID=14206802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9798081A Granted JPS57211582A (en) | 1981-06-23 | 1981-06-23 | Controlling method for oscillating circuit of electronic timepiece |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57211582A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4896122A (en) * | 1989-07-14 | 1990-01-23 | Motorola, Inc. | Multiple bandwidth crystal controlled oscillator |
| US5208558A (en) * | 1990-11-29 | 1993-05-04 | Kabushiki Kaisha Toshiba | Crystal oscillator having plural inverters disabled after start-up |
| EP0905877B1 (en) * | 1997-01-22 | 2004-01-02 | Seiko Epson Corporation | Oscillation circuit, electronic circuit, semiconductor device, electronic equipment and clock |
-
1981
- 1981-06-23 JP JP9798081A patent/JPS57211582A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57211582A (en) | 1982-12-25 |
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