JP6829824B2 - コンパレータを用いた発振器回路 - Google Patents
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Description
図1に、本発明の第1実施形態として、矩形波発生回路9が外付けされた発振器回路1aを示す。図19と同じ要素には同じ符号を付して詳細な説明は省略する。発振器回路1aは、従来の構成に加えて、トランジスタN2のゲート・ドレイン間のミラー容量及び同トランジスタのゲート容量の充放電を制御する充放電制御部4を有する。充放電制御部4は、インバータINV3と、否定論理和回路NOR1と、トランジスタ(N型MOSFET)N7と、インバータINV4と、トランジスタ(P型MOSFET)P6とを有する。
すなわち、従来の発振器回路1では差動部の出力電圧がトランジスタN2のゲート閾値電圧(例えば0.7V)まで下がりきらないとトランジスタN2がターンオフして利得部出力電圧が上昇を開始しなかったが、本発明の実施形態の発振器回路1aでは、差動部の出力電圧がトランジスタN2のゲート閾値電圧より高い否定論理和回路NOR1の論理閾値電圧(例えば2.5V)まで下がれば、トランジスタN2がターンオフして利得部出力電圧が上昇を開始する。さらに、トランジスタN2がターンオフするタイミングでトランジスタP6による充電が開始される。これにより、利得部出力が立ち上がるまでの時間を短縮することができる。
図6に、本発明の第2実施形態として、矩形波発生回路9が外付けされた発振器回路1bを示す。図1と同じ要素には同じ符号を付して詳細な説明は省略する。ただし、図1の充放電制御部4は、図6における第1検出ロジック部41と第1補助回路部42との組み合わせに相当する。第1検出ロジック部41は、インバータINV3と否定論理和回路NOR1とインバータINV4とを有し、まずCG電圧がハイレベルとなったことを検出する。第1補助回路部42は、トランジスタP6及びN7とを有し、利得部出力がハイレベルとなるべきときに利得部出力が速やかにハイレベルとなるように補助を行う。
一方、「インバータINV3の入力であるCG電圧がハイレベル(>1/2×VDD)かつ、差動部2の出力がローレベル(<1/2×VDD)」の場合、すなわち利得部3の出力がハイレベルになる(ハイレベルである)べきときに、否定論理和回路NOR1の出力はハイレベルになり、インバータINV4の出力はローレベルになる。すると、スイッチN8及びトランジスタN10がオフし、トランジスタN9はオンする。そのため、トランジスタN2および利得部出力からトランジスタN11が切り離される。
図12に、本発明の第3実施形態として、矩形波発生回路9が外付けされた発振器回路1cを示す。図6と同じ要素には同じ符号を付して詳細な説明は省略する。
VDD 電源端子
CG 入力端子
GND 接地端子
2 差動部
P2〜P5 トランジスタ
N3、N4 トランジスタ
N5、N6 スイッチ
R2〜R6 抵抗
V1、V2 基準電圧
3 利得部
P1 トランジスタ
N2 トランジスタ
INV2 インバータ
INV1 インバータ
R1 抵抗
N1 トランジスタ
D−FF Dフリップフロップ回路
1a 発振器回路
4 充放電制御部
INV3 インバータ
NOR1 否定論理和回路
N7 トランジスタ
INV4 インバータ
P6 トランジスタ
R0 抵抗
C0 容量
9 矩形波発生回路
1b 発振器回路
41 第1検出ロジック部
42 第1補助回路部
5 第2補助回路部
N8 スイッチ
N9〜N11 トランジスタ
1c 発振器回路
6 第2検出ロジック部
INV5、INV6 インバータ
NAND1 否定論理積回路
7 第2補助回路部
N8a トランジスタ
Claims (9)
- 差動部と利得部とを有するコンパレータを用いた発振器回路であって、
前記差動部の一方の入力端子に前記発振器回路を制御するための制御信号が入力され、前記制御信号は、前記発振器回路に外付けされた抵抗及び容量の接続点の電位と、前記発振器回路に外付けされた矩形波発生回路の矩形波信号とのいずれかであり、
前記差動部の出力に接続し、前記利得部の増幅器として用いられるMOSFETのゲート・ドレイン間のミラー容量及び前記MOSFETのゲート容量の充放電を制御する充放電制御部と、
前記利得部の出力を制御する出力制御部と
を有し、
前記出力制御部の出力に応じて前記差動部の他方の入力端子に入力される電圧が切り替わることで前記発振器回路は前記出力制御部の出力に基づくクロック信号を出力する、
発振器回路。 - 前記差動部の出力が前記MOSFETのゲートに接続され、
前記出力制御部は、ドレインが前記利得部の出力に接続され、ソースが前記発振器回路の基準電位に接続され、ゲートが前記差動部の出力に接続される第1トランジスタを有する、請求項1に記載の発振器回路。 - 前記充放電制御部は、
前記制御信号が入力される論理回路と、
前記論理回路の出力が入力されるインバータと
を有し、
前記出力制御部はさらに、
ドレインが前記利得部の出力に接続され、ソースが前記第1トランジスタのドレインに接続され、ゲートが前記インバータの出力に接続される第2トランジスタと、
前記差動部の出力と前記第1トランジスタのゲートとの間に介挿され、ゲートが前記インバータの出力に接続されるスイッチと
を有する、請求項2に記載の発振器回路。 - 前記出力制御部はさらに、ドレインが前記第1トランジスタのゲートに接続され、ソースが前記発振器回路の基準電位に接続され、ゲートが前記論理回路の出力に接続される第3トランジスタを有する、請求項3に記載の発振器回路。
- 前記充放電制御部はさらに、ドレインが前記MOSFETのゲートに接続され、ソースが前記発振器回路の基準電位に接続され、ゲートが前記論理回路の出力に接続される第4トランジスタを有する、請求項3に記載の発振器回路。
- 前記充放電制御部は、前記制御信号が入力される第1インバータを有し、
前記出力制御部は、
前記第1インバータの出力と前記利得部の出力とが入力される論理回路と、
ドレインが前記利得部の出力に接続され、ソースが前記発振器回路の基準電位に接続され、ゲートが前記論理回路の出力に接続される第1トランジスタと
を有する、請求項1に記載の発振器回路。 - 前記論理回路は、
前記利得部の出力が入力される第2インバータと、
前記第2インバータの出力と前記第1インバータの出力とが入力される否定論理積回路と、
前記否定論理積回路の出力が入力される第3インバータと
を有し、前記第3インバータの出力を前記論理回路の出力とする、請求項6に記載の発振器回路。 - 前記第2インバータの論理閾値電圧が前記第1インバータの論理閾値電圧よりも高い、請求項7に記載の発振器回路。
- 前記充放電制御部はさらに、ドレインが前記MOSFETのゲートに接続され、ソースが前記発振器回路の基準電位に接続され、ゲートが、前記第1インバータの出力と前記差動部の出力とが入力される否定論理和回路の出力に接続される第2トランジスタを有する、請求項6に記載の発振器回路。
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