JPWO2019077890A1 - コンパレータを用いた発振器回路 - Google Patents

Abstract

コンパレータを用いた発振器回路において、コンパレータの利得部内の増幅器として用いられるＭＯＳＦＥＴのゲート・ドレイン間のミラー容量及び同ＭＯＳＦＥＴのゲート容量の充放電を制御し、比較的高周波の制御信号が外部から入力された場合でも該制御信号にコンパレータ出力が追従できるようにする。差動部２と利得部３とを有するコンパレータを用いた発振器回路１ａは、前記差動部の出力に接続し、前記利得部の増幅器として用いられるＭＯＳＦＥＴ（Ｎ２）のゲート・ドレイン間のミラー容量及び前記ＭＯＳＦＥＴのゲート容量の充放電を制御する充放電制御部４と、前記利得部の出力を制御する出力制御部５とを有する。

Description

本発明は、コンパレータを用いた発振器回路に関する。

半導体集積回路には、回路内部の時間設定のために、一定周期のクロック信号を出力する発振器回路が設けられる。その発振器回路の一例として、コンパレータを用いた発振器回路がある。

コンパレータは、素子の一つであり、その一例が特許文献１に記載されている。

コンパレータを用いた発振器回路には、コンパレータの一方の入力端子に抵抗及び容量を外付けし、コンパレータの出力によって、コンパレータの他方の入力端子に入力される基準電圧を切り替える方式がある。このような発振器回路の発振周波数は、外付けされる抵抗の抵抗値及び容量の容量値と基準電圧とにより定まる。

図１７に、コンパレータを用いた従来の発振器回路を示す。発振器回路１は、外部から電源電圧が入力される電源端子ＶＤＤと、発振周波数を決める抵抗Ｒ０及び容量Ｃ０が外付けされる入力端子ＣＧと、グランドレベルに接続する接地端子ＧＮＤとを有する。なお、同図において、電源電圧もＶＤＤと記す。また、入力端子ＣＧは、発振器回路を制御するための制御信号が外部から入力される入力端子としての機能も有する。

発振器回路１はさらに、電源端子ＶＤＤと接地端子ＧＮＤとに接続された差動部２及び利得部３を有するコンパレータと、電源端子ＶＤＤと接地端子ＧＮＤとに接続されたトランジスタ（Ｐ型ＭＯＳＦＥＴ）Ｐ５とを有する。トランジスタＰ５のドレインには定電流ｉｂｉａｓを流す定電流源が接続されている。

差動部２は、トランジスタ（Ｐ型ＭＯＳＦＥＴ）Ｐ２〜Ｐ４と、トランジスタ（Ｎ型ＭＯＳＦＥＴ）Ｎ３及びＮ４とを有する。トランジスタＰ５のドレインは、同トランジスタのゲートとトランジスタＰ２のゲートとに接続される。トランジスタＰ５とＰ２のソースは、電源端子ＶＤＤに接続される。トランジスタＰ５とＰ２はカレントミラー回路を構成し、トランジスタＰ２は、トランジスタＰ５を流れる定電流ｉｂｉａｓを基準電流とする（定電流ｉｂｉａｓに比例する）バイアス電流を差動部２に供給する定電流源となる。

トランジスタＰ２のドレインは、差動対を構成するトランジスタＰ３及びＰ４の各ソースに接続される。トランジスタＰ３及びＰ４の各ゲートは差動部２の入力であり、トランジスタＰ３のゲートには入力端子ＣＧを介して抵抗Ｒ０と容量Ｃ０との接続点の電位、もしくは制御信号が入力され、トランジスタＰ４のゲートには、抵抗Ｒ０と容量Ｃ０との接続点の電位又は外部回路から入力される前記制御信号と比較される基準電圧が入力される。トランジスタＰ３のドレインはトランジスタＮ３のドレインに接続される。トランジスタＰ４のドレインは、トランジスタＮ４のドレイン及びゲートと、トランジスタＮ３のゲートとに接続される。トランジスタＮ３及びＮ４の各ソースは、接地端子ＧＮＤに接続される。トランジスタＮ３とＮ４はカレントミラー回路を構成して、差動部２の能動負荷となっている。トランジスタＰ３のドレイン及びトランジスタＮ３のドレインが、差動部２の出力である。

利得部３は、定電流ｉｂｉａｓを基準電流とする（定電流ｉｂｉａｓに比例する）定電流が流れるトランジスタ（Ｐ型ＭＯＳＦＥＴ）Ｐ１と、増幅器として用いられるトランジスタ（Ｎ型ＭＯＳＦＥＴ）Ｎ２とを有する。トランジスタＰ１のソースは電源端子ＶＤＤに接続され、同トランジスタのゲートはトランジスタＰ５のドレインとトランジスタＰ５のゲートに接続され、トランジスタＰ５とＰ１はミラー回路を構成している。トランジスタＮ２のドレイン及びソースはそれぞれ、トランジスタＰ１のドレイン及び接地端子ＧＮＤに接続される。トランジスタＮ２のゲートには、差動部２の出力が入力される。トランジスタＰ１のドレインとトランジスタＮ２のドレインとの接続点が、利得部３の出力である。

発振器回路１は、電源端子ＶＤＤと接地端子ＧＮＤとの間で順に直列接続される抵抗Ｒ２〜Ｒ６からなる分圧回路と、スイッチ（Ｎ型ＭＯＳＦＥＴ）Ｎ５及びＮ６とをさらに有する。この分圧回路により、抵抗Ｒ３と抵抗Ｒ４との接続点の電圧である第１基準電圧Ｖ１と、抵抗Ｒ４と抵抗Ｒ５との接続点の電圧であり、第１基準電圧よりも低い第２基準電圧Ｖ２とが得られる。第１基準電圧Ｖ１は、スイッチＮ５を介してトランジスタＰ４のゲートに入力される。また、第２基準電圧Ｖ２は、スイッチＮ５とは逆相動作するスイッチＮ６を介してトランジスタＰ４のゲートに入力される。

コンパレータは、差動部２及び利得部３に加えて、インバータＩＮＶ１及びＩＮＶ２を有する。利得部３の出力は、インバータＩＮＶ２に入力される。このインバータＩＮＶ２の出力は、インバータＩＮＶ１とスイッチＮ５のゲートとに入力される。インバータＩＮＶ１の出力は、スイッチＮ６のゲートに接続される。インバータＩＮＶ１の出力をコンパレータ出力とする。

発振器回路１は、入力端子ＣＧと接地端子ＧＮＤとの間に直列接続される抵抗Ｒ１及びトランジスタ（Ｎ型ＭＯＳＦＥＴ）Ｎ１をさらに有する。トランジスタＮ１のゲートには、コンパレータ出力が入力される。コンパレータ出力を、周波数が１／２となるようにＤフリップフロップ回路Ｄ−ＦＦで分周した後の出力を、クロック出力（発振器回路１の出力）とする。

このような発振器回路１を通常動作させる際は、入力端子ＣＧと電源端子ＶＤＤとに抵抗Ｒ０を外付けする。さらに、入力端子ＣＧと接地端子ＧＮＤとに容量Ｃ０を外付けする。この場合、入力端子ＣＧに入力される制御信号は、容量Ｃ０の充放電により得られる。

一例として、電源電圧は５Ｖであり、発振器回路１の基準電位はグランドレベルすなわち０Ｖである。抵抗Ｒ２〜Ｒ６の各抵抗値は等しい。すなわち、第１基準電圧Ｖ１は３Ｖであり、第２基準電圧Ｖ２は２Ｖである。インバータＩＮＶ１とインバータＩＮＶ２とＤフリップフロップ回路Ｄ−ＦＦとにおける論理閾値電圧は、いずれも１／２×ＶＤＤである。さらに、抵抗Ｒ１の抵抗値は、抵抗Ｒ０の抵抗値に比べ十分小さい。抵抗Ｒ０の抵抗値と容量Ｃ０の容量値は、コンパレータ出力の発振周波数が約２００ｋＨｚ、すなわち、クロック出力の周波数が約１００ｋＨｚとなるよう設定しているとする。さらに、トランジスタＮ２のゲート閾値電圧は０．７Ｖとする。

図１８に、発振器回路１を通常動作させた際の各部電圧シミュレーション波形を示す。同図において横軸は時間（μｓ）を示す。縦軸は、同図（ａ）においては入力端子ＣＧの電圧であるＣＧ電圧（Ｖ）を示し、同図（ｂ）においては差動部出力電圧（Ｖ）を示し、同図（ｃ）においては利得部出力電圧（Ｖ）を示し、同図（ｄ）においてはコンパレータ出力電圧（Ｖ）を示し、同図（ｅ）においてはクロック出力電圧（Ｖ）を示す。

まず、コンパレータ出力電圧がローレベル（０Ｖ）であるとき、インバータＩＮＶ１の出力はローレベル、インバータＩＮＶ２の出力はハイレベルである。そのため、スイッチＮ５がオンし、スイッチＮ６がオフすることから、差動部２に入力される基準電圧は第１基準電圧Ｖ１すなわち３Ｖである。さらにトランジスタＮ１がオフすることから、図１７に示す充電電流Ｉ_ｃにより容量Ｃ０が充電され、ＣＧ電圧が２Ｖから３Ｖに向かって上昇していく。このとき、差動部出力電圧はハイレベルであり、利得部３内のトランジスタＮ２がオンしていて、利得部出力電圧はローレベル（０Ｖ）になっている。

ＣＧ電圧が第１基準電圧Ｖ１すなわち３Ｖを超えると、トランジスタＰ４を流れる電流がトランジスタＰ３を流れる電流を上回り、トランジスタＮ３及びＮ４のゲート電圧が上昇する。そして、差動部出力電圧は、トランジスタＮ２のゲート・ドレイン間のミラー容量及び同トランジスタのゲート容量をトランジスタＮ３に流れる電流により放電しながら、徐々に低下する。

ここで、トランジスタＮ２のゲート・ドレイン間容量（寄生容量）は、同トランジスタの電圧増幅率倍（厳密にいえば、（電圧増幅率＋１）倍）の大きさとなって作用する。この現象をミラー効果と呼ぶ。また、ゲート・ドレイン間容量を同トランジスタの電圧増幅率倍した値を、ゲート・ドレイン間のミラー容量と呼ぶ。

差動部出力電圧がトランジスタＮ２のゲート閾値電圧を下回ると、トランジスタＮ２がオフする。そして、利得部出力電圧は、トランジスタＰ１からの定電流によりトランジスタＮ２のゲート・ドレイン間のミラー容量を充電しながら、徐々に上昇する。

利得部出力電圧がインバータＩＮＶ２の論理閾値電圧に達すると、インバータＩＮＶ２の出力電圧はローレベルになり、インバータＩＮＶ１の出力電圧すなわちコンパレータ出力電圧はハイレベル（５Ｖ）になる。そして、スイッチＮ５がオフし、スイッチＮ６がオンして、差動部２に入力される基準電圧は第２基準電圧Ｖ２すなわち２Ｖとなる。また、トランジスタＮ１がオンすることにより、容量Ｃ０が放電される。すなわち、図１７に示すように、容量Ｃ０から入力端子ＣＧと抵抗Ｒ１とトランジスタＮ１とを通って接地端子ＧＮＤへと放電電流Ｉ_ｄが流れる。これにより、ＣＧ電圧は低下していく。

ＣＧ電圧が第２基準電圧Ｖ２すなわち２Ｖを下回ると、トランジスタＰ３を流れる電流がトランジスタＰ４を流れる電流を上回り、トランジスタＰ４を流れる電流が減少して、トランジスタＮ３及びＮ４のゲート電圧が低下する。そして、差動部出力電圧はハイレベルとなり、トランジスタＮ２がオンして利得部出力電圧はローレベル（０Ｖ）となる。さらに、インバータＩＮＶ２の出力電圧はハイレベル、インバータＩＮＶ１の出力電圧すなわちコンパレータ出力電圧はローレベル（０Ｖ）になる。さらに、スイッチＮ５がオン、スイッチＮ６がオフして、差動部２に入力される基準電圧は第１基準電圧Ｖ１すなわち３Ｖになる。このとき、トランジスタＮ１がオフするため、充電電流Ｉ_ｃにより容量Ｃ０が充電され、ＣＧ電圧は上昇していく。

以上の動作が繰り返されることで、コンパレータ出力は、抵抗Ｒ０の抵抗値と容量Ｃ０の容量値と第１基準電圧Ｖ１及び第２基準電圧Ｖ２とにより定まる周波数の矩形波となる（図１８（ｄ））。このコンパレータ出力を、周波数が１／２となるようにＤフリップフロップ回路Ｄ−ＦＦで分周した後の出力がクロック出力となる（図１８（ｅ））。

図１９に、発振器回路１のクロック出力を動作クロックとするデジタル回路を備えた半導体集積回路の出荷試験を行う際の構成を示す。図１７と同じ要素には同じ符号を付して詳細な説明は省略する。出荷試験を行う際は、入力端子ＣＧに対し、抵抗Ｒ０及び容量Ｃ０に代えて、抵抗Ｒ０の抵抗値と容量Ｃ０の容量値とにより定まる発振周波数よりも高い周波数の矩形波制御信号を入力端子ＣＧに入力するための矩形波発生回路９を外付けする。このように比較的高周波の制御信号を入力する目的は、発振器回路１のクロック出力のクロックアップを図り、半導体集積回路の出荷試験に要する時間を短縮することにある。

図２０に、矩形波発生回路９による矩形波制御信号を入力端子ＣＧに入力した場合の、発振器回路１の各部電圧シミュレーション波形を示す。同図（ａ）に示すように、矩形波は０Ｖ、５Ｖ振幅の２ＭＨｚとする。すなわち周期は５００ｎｓである。

ＣＧ電圧がローレベル（０Ｖ）からハイレベル（５Ｖ）に立ち上がると、差動部出力電圧は、トランジスタＮ３に流れる電流によりトランジスタＮ２のゲート・ドレイン間のミラー容量及び同トランジスタのゲート容量を放電しながら、徐々に低下する。これを符号Ｋ５１として図２０（ｂ）に示す。

差動部出力電圧がトランジスタＮ２のゲート閾値電圧を下回ると、トランジスタＮ２がオフする。そして、利得部出力電圧は、トランジスタＰ１からの定電流によりトランジスタＮ２のゲート・ドレイン間のミラー容量を充電しながら、徐々に上昇する。これを符号Ｋ５２として図２０（ｃ）に示す。

このように、ＣＧ電圧が立ち上がると、差動部出力電圧が低下し、利得部出力電圧は上昇する。しかし、利得部出力電圧がインバータＩＮＶ２の論理閾値電圧（２．５Ｖ）に達する前に、ＣＧ電圧が立ち下がる。ＣＧ電圧が立ち下がると、利得部出力電圧も低下し、やがてローレベルとなる。

すなわち、周期全体を通して、利得部出力電圧がインバータＩＮＶ２の論理閾値電圧（２．５Ｖ）に達することはない。そのため、コンパレータ出力電圧は、周期全体を通してローレベル（０Ｖ）に固定され、発振しない。したがって、クロック出力電圧は、周期全体を通してハイレベル（５Ｖ）（図２０（ｅ）の場合）又はローレベル（０Ｖ）に固定され、発振しない。

このように、コンパレータ出力電圧は、矩形波発生回路９から入力される２ＭＨｚの矩形波制御信号に追従できず、２ＭＨｚまでクロックアップさせることができない。

特開２００１−２６７８９３号公報

コンパレータの出力が外部から入力される比較的高周波の制御信号に追従できないのは、コンパレータの利得部内の増幅器として用いられるＭＯＳＦＥＴのゲート・ドレイン間のミラー容量及び同ＭＯＳＦＥＴのゲート容量の充放電に要する時間が影響しているということを本発明の発明者は見いだした。

本発明は、コンパレータを用いた発振器回路において、コンパレータの利得部内の増幅器として用いられるＭＯＳＦＥＴのゲート・ドレイン間のミラー容量及び同ＭＯＳＦＥＴのゲート容量の充放電を制御し、比較的高周波の制御信号が外部から入力された場合でも該制御信号にコンパレータ出力が追従できるようにすることを目的とする。

上記の目的を達成するために、本発明の一態様に係る発振器回路は、差動部と利得部とを有するコンパレータを用いた発振器回路であって、前記差動部の出力に接続し、前記利得部の増幅器として用いられるＭＯＳＦＥＴのゲート・ドレイン間のミラー容量及び前記ＭＯＳＦＥＴのゲート容量の充放電を制御する充放電制御部と、前記利得部の出力を制御する出力制御部とを有する。

別の態様によれば、前記差動部の出力が前記ＭＯＳＦＥＴのゲートに接続され、前記出力制御部は、ドレインが前記利得部の出力に接続され、ソースが前記発振器回路の基準電位に接続され、ゲートが前記差動部の出力に接続される第１トランジスタを有する。

前記充放電制御部は、前記発振器回路を制御するための制御信号が入力される論理回路と、前記論理回路の出力が入力されるインバータとを有し、前記出力制御部はさらに、ドレインが前記利得部の出力に接続され、ソースが前記第１トランジスタのドレインに接続され、ゲートが前記インバータの出力に接続される第２トランジスタと、前記差動部の出力と前記第１トランジスタのゲートとの間に介挿され、ゲートが前記インバータの出力に接続されるスイッチとを有するものとすることができる。

前記出力制御部はさらに、ドレインが前記第１トランジスタのゲートに接続され、ソースが前記発振器回路の基準電位に接続され、ゲートが前記論理回路の出力に接続される第３トランジスタを有するものとすることができる。

前記充放電制御部はさらに、ドレインが前記ＭＯＳＦＥＴのゲートに接続され、ソースが前記発振器回路の基準電位に接続され、ゲートが前記論理回路の出力に接続される第４トランジスタを有するものとすることができる。

さらに別の態様によれば、前記充放電制御部は、前記発振器回路を制御するための制御信号が入力される第１インバータを有し、前記出力制御部は、前記第１インバータの出力と前記利得部の出力とが入力される論理回路と、ドレインが前記利得部の出力に接続され、ソースが前記発振器回路の基準電位に接続され、ゲートが前記論理回路の出力に接続される第１トランジスタとを有するものとすることができる。

前記論理回路は、前記利得部の出力が入力される第２インバータと、前記第２インバータの出力と前記第１インバータの出力とが入力される否定論理積回路と、前記否定論理積回路の出力が入力される第３インバータとを有し、前記第３インバータの出力を前記論理回路の出力とすることができる。

前記第２インバータの論理閾値電圧が前記第１インバータの論理閾値電圧よりも高いものとすることができる。

前記充放電制御部はさらに、ドレインが前記ＭＯＳＦＥＴのゲートに接続され、ソースが前記発振器回路の基準電位に接続され、ゲートが、前記第１インバータの出力と前記差動部の出力とが入力される否定論理和回路の出力に接続される第２トランジスタを有するものとすることができる。

前記制御信号は、前記利得部の出力から生成される信号又は前記発振器回路の外部から入力される信号であり、前記制御信号は前記差動部の一方の入力に入力されるものとすることができる。

本発明によれば、コンパレータを用いた発振器回路において、コンパレータの利得部内の増幅器として用いられるＭＯＳＦＥＴのゲート・ドレイン間のミラー容量及び同ＭＯＳＦＥＴのゲート容量の充放電を制御し、比較的高周波の制御信号が外部から入力された場合でも該制御信号にコンパレータ出力が追従できるようになる。

本発明の一実施形態に係る発振器回路（２ＭＨｚ制御信号入力）を示す説明図である。 本発明の一実施形態に係る発振器回路（２ＭＨｚ制御信号入力）の動作を示すタイミングチャートである。 本発明の一実施形態に係る発振器回路（５ＭＨｚ制御信号入力）の動作を示すタイミングチャートである。 本発明の一実施形態に係る発振器回路（ＣＲ外付け）を示す説明図である。 本発明の一実施形態に係る発振器回路（ＣＲ外付け）の動作を示すタイミングチャートである。 本発明の第２実施形態に係る発振器回路（２ＭＨｚ制御信号入力）を示す説明図である。 本発明の第２実施形態に係る発振器回路（２ＭＨｚ制御信号入力）の動作を示すタイミングチャートである。 本発明の第２実施形態に係る発振器回路（１０ＭＨｚ制御信号入力）の動作を示すタイミングチャートである。 本発明の第２実施形態に係る発振器回路（２０ＭＨｚ制御信号入力）の動作を示すタイミングチャートである。 本発明の第２実施形態に係る発振器回路（ＣＲ外付け）を示す説明図である。 本発明の第２実施形態に係る発振器回路（ＣＲ外付け）の動作を示すタイミングチャートである。 本発明の第３実施形態に係る発振器回路（１０ＭＨｚ制御信号入力）を示す説明図である。 本発明の第３実施形態に係る発振器回路（１０ＭＨｚ制御信号入力）の動作を示すタイミングチャートである。 本発明の第３実施形態に係る発振器回路（１７ＭＨｚ制御信号入力）の動作を示すタイミングチャートである。 本発明の第３実施形態に係る発振器回路（ＣＲ外付け）を示す説明図である。 本発明の第３実施形態に係る発振器回路（ＣＲ外付け）の動作を示すタイミングチャートである。 従来の発振器回路（ＣＲ外付け）を示す説明図である。 従来の発振器回路（ＣＲ外付け）の動作を示すタイミングチャートである。 従来の発振器回路（２ＭＨｚ制御信号入力）を示す説明図である。 従来の発振器回路（２ＭＨｚ制御信号入力）の動作を示すタイミングチャートである。

以下に本発明の実施形態を説明する。ただし、本発明は、以下の実施形態によって限定されるものではない。

［第１実施形態］
図１に、本発明の第１実施形態として、矩形波発生回路９が外付けされた発振器回路１ａを示す。図１９と同じ要素には同じ符号を付して詳細な説明は省略する。発振器回路１ａは、従来の構成に加えて、トランジスタＮ２のゲート・ドレイン間のミラー容量及び同トランジスタのゲート容量の充放電を制御する充放電制御部４を有する。充放電制御部４は、インバータＩＮＶ３と、否定論理和回路ＮＯＲ１と、トランジスタ（Ｎ型ＭＯＳＦＥＴ）Ｎ７と、インバータＩＮＶ４と、トランジスタ（Ｐ型ＭＯＳＦＥＴ）Ｐ６とを有する。

インバータＩＮＶ３の入力は、入力端子ＣＧに接続される。つまり、インバータＩＮＶ３には、矩形波発生回路９から矩形波制御信号が入力される。このインバータＩＮＶ３の出力は、否定論理和回路ＮＯＲ１の一方の入力に送られる。否定論理和回路ＮＯＲ１の出力は、トランジスタＮ７のゲートに接続される。トランジスタＮ７のソースは、接地端子ＧＮＤに接続される。

差動部２の出力（トランジスタＰ３のドレインとトランジスタＮ３のドレインとの接続点）は、トランジスタＮ２のゲートのみならず、否定論理和回路ＮＯＲ１の他方の入力と、トランジスタＮ７のドレインとに接続される。つまり、トランジスタＮ７のドレインはトランジスタＮ２のゲートに接続される。

否定論理和回路ＮＯＲ１の出力は、インバータＩＮＶ４の入力にも接続される。インバータＩＮＶ４の出力は、トランジスタＰ６のゲートに接続される。トランジスタＰ６のソースは、電源端子ＶＤＤに接続され、ドレインは利得部出力（トランジスタＰ１のドレインとトランジスタＮ２のドレインとの接続点）に接続される。

一例として、電源電圧ＶＤＤは５Ｖであり、発振器回路１ａの基準電位はグランドレベルすなわち０Ｖである。抵抗Ｒ２〜Ｒ６の各抵抗値は等しい。すなわち、コンパレータに入力される第１基準電圧Ｖ１は３Ｖであり、第２基準電圧Ｖ２は２Ｖである。インバータＩＮＶ１〜ＩＮＶ４と否定論理和回路ＮＯＲ１とＤフリップフロップ回路Ｄ−ＦＦとにおける論理閾値電圧はいずれも、１／２×ＶＤＤである。また、トランジスタＮ２のゲート閾値電圧は０．７Ｖとする。

図２に、矩形波発生回路９による矩形波制御信号を入力端子ＣＧに入力した場合の、発振器回路１ａの各部電圧シミュレーション波形を示す。同図において横軸は時間（μｓ）を示す。縦軸は、同図（ａ）においては入力端子ＣＧの電圧であるＣＧ電圧（Ｖ）を示し、同図（ｂ）においては差動部出力電圧（Ｖ）を示し、同図（ｃ）においては否定論理和回路ＮＯＲ１の出力電圧（Ｖ）を示し、同図（ｄ）においては利得部出力電圧（Ｖ）を示し、同図（ｅ）においてはコンパレータ出力電圧（Ｖ）を示し、同図（ｆ）においてはクロック出力電圧（Ｖ）を示す。

このときの矩形波制御信号は、同図（ａ）に示すように、０Ｖ、５Ｖ振幅の２ＭＨｚとする。すなわち周期は５００ｎｓである。

ＣＧ電圧がローレベル（０Ｖ）からハイレベル（５Ｖ）に変わると、否定論理和回路ＮＯＲ１の一方の入力であるインバータＩＮＶ３の出力がローレベルになる。続いて、差動部出力電圧は、トランジスタＰ３のゲート電圧がハイレベルとなったので、トランジスタＮ２のゲート・ドレイン間のミラー容量及び同トランジスタのゲート容量を放電しながら徐々に低下する。これを符号Ｋ１１として図２（ｂ）に示す。

差動部出力電圧が否定論理和回路ＮＯＲ１の論理閾値電圧１／２×ＶＤＤ（２．５Ｖ）を下回ると、否定論理和回路ＮＯＲ１の両入力がローレベルとなり、否定論理和回路ＮＯＲ１の出力がハイレベル（５Ｖ）になる。

これにより、トランジスタＮ７がオンし、差動部出力が接地端子ＧＮＤにショートする。そのため、前記ミラー容量及び前記ゲート容量の放電が高速になされ、差動部出力電圧は、２．５Ｖを下回るのとほぼ同時に０Ｖになる。これを符号Ｋ１２として図２（ｂ）に示す。その結果、トランジスタＮ２はオフする。

否定論理和回路ＮＯＲ１の出力を受け、インバータＩＮＶ４の出力はローレベルとなる。その結果、トランジスタＰ６がオンする。このとき、トランジスタＰ６を流れる電流は、トランジスタＰ１を流れる定電流よりもはるかに大きく、前記ミラー容量は、トランジスタＰ６を流れる電流によって高速に充電される。そのため、否定論理和回路ＮＯＲ１の出力がハイレベルになるのとほぼ同時に、利得部出力電圧がハイレベルになる。これを符号Ｋ２１として図２（ｄ）に示す。

図２０に示したように、従来の発振器回路１においてはＣＧ電圧が立ち上がってから２５０ｎｓ経過してもなお利得部出力がローレベル（２．５Ｖ未満）のままであった。これに対し、本実施形態によれば、図２に示したように、ＣＧ電圧が立ち上がってから１００ｎｓも経たないうちに利得部出力がハイレベルになり、コンパレータ出力電圧もハイレベルになる。

このように、トランジスタＮ２のゲート・ドレイン間のミラー容量及び同トランジスタのゲート容量の放電に要する時間は、トランジスタＮ７により短縮される。また、前記ミラー容量の充電に要する時間は、トランジスタＰ６により短縮される。これにより、利得部出力電圧がインバータＩＮＶ２の論理閾値電圧に達するまでの時間が短縮される。そのため、比較的高周波の制御信号が外部から入力された場合でも、該制御信号にコンパレータ出力が追従できるようになる。

また、差動部出力がトランジスタＮ２のゲートと否定論理和回路ＮＯＲ１とに入力され、この否定論理和回路ＮＯＲ１の出力が、差動部出力と接地端子ＧＮＤとに接続されるトランジスタＮ７のゲートに入力される。このような構成は、否定論理和回路ＮＯＲ１の論理閾値電圧がトランジスタＮ２のゲート閾値電圧よりも高いことを利用したものである。
すなわち、従来の発振器回路１では差動部の出力電圧がトランジスタＮ２のゲート閾値電圧（例えば０．７Ｖ）まで下がりきらないとトランジスタＮ２がターンオフして利得部出力電圧が上昇を開始しなかったが、本発明の実施形態の発振器回路１ａでは、差動部の出力電圧がトランジスタＮ２のゲート閾値電圧より高い否定論理和回路ＮＯＲ１の論理閾値電圧（例えば２．５Ｖ）まで下がれば、トランジスタＮ２がターンオフして利得部出力電圧が上昇を開始する。さらに、トランジスタＮ２がターンオフするタイミングでトランジスタＰ６による充電が開始される。これにより、利得部出力が立ち上がるまでの時間を短縮することができる。

図３に、０Ｖ、５Ｖ振幅かつ５ＭＨｚの矩形波制御信号を入力端子ＣＧに入力した場合の、発振器回路１ａの各部電圧シミュレーション波形を示す。同図によれば、コンパレータ出力電圧は、入力端子ＣＧの電圧に追従して変化していることがわかる。つまり、コンパレータ出力電圧を５ＭＨｚ程度までクロックアップすることができている。

図４に、通常動作させる際の発振器回路１ａを示す。入力端子ＣＧと電源端子ＶＤＤとの間に抵抗Ｒ０が外付けされ、さらに、入力端子ＣＧと接地端子ＧＮＤとの間に容量Ｃ０が外付けされる。そして、図５に、発振器回路１ａを通常動作させた際の各部電圧シミュレーション波形を示す。図１８と同様に、コンパレータ出力電圧で約２００ｋＨｚ、Ｄフリップフロップ回路Ｄ−ＦＦの出力で約１００ｋＨｚのクロック出力が得られることがわかる。

インバータＩＮＶ３及びＩＮＶ４をそれぞれ、充放電制御部における第１インバータ及び第２インバータと呼ぶこともできる。さらに、トランジスタＮ７及びＰ６をそれぞれ、放電スイッチ及び充電スイッチと呼ぶこともできる。

充放電制御部４の構成は適宜変更することができる。例えば、インバータＩＮＶ３と否定論理和回路ＮＯＲ１とを組み合わせて一つの論理回路とすることができる。このとき、インバータＩＮＶ３の入力をこの論理回路の入力とし、否定論理和回路ＮＯＲ１の出力をこの論理回路の出力とすることができる。

［第２実施形態］
図６に、本発明の第２実施形態として、矩形波発生回路９が外付けされた発振器回路１ｂを示す。図１と同じ要素には同じ符号を付して詳細な説明は省略する。ただし、図１の充放電制御部４は、図６における第１検出ロジック部４１と第１補助回路部４２との組み合わせに相当する。第１検出ロジック部４１は、インバータＩＮＶ３と否定論理和回路ＮＯＲ１とインバータＩＮＶ４とを有し、まずＣＧ電圧がハイレベルとなったことを検出する。第１補助回路部４２は、トランジスタＰ６及びＮ７とを有し、利得部出力がハイレベルとなるべきときに利得部出力が速やかにハイレベルとなるように補助を行う。

発振器回路１ｂは、発振器回路１ａの構成に加えて、第２補助回路部５を有する。第２補助回路部５は、スイッチ（Ｎ型ＭＯＳＦＥＴ）Ｎ８とトランジスタ（Ｎ型ＭＯＳＦＥＴ）Ｎ９〜Ｎ１１とを有し、利得部出力がローレベルとなるべきときに利得部出力が速やかにローレベルとなるように補助を行う。

トランジスタＮ１０のドレインは利得部出力に接続され、ソースはトランジスタＮ１１のドレインに接続される。トランジスタＮ１１のソースは接地端子ＧＮＤに接続される。インバータＩＮＶ４の出力は、トランジスタＰ６のゲートに加えて、スイッチＮ８及びトランジスタＮ１０の各ゲートに入力される。

スイッチＮ８は、差動部２の出力と、トランジスタＮ１１のゲートとの間に介挿される。トランジスタＮ１１のゲートには、トランジスタＮ９のドレインが接続される。差動部２の出力は、トランジスタＮ２のゲートに入力されるだけではなく、スイッチＮ８を介してトランジスタＮ９のドレインとトランジスタＮ１１のゲートとにも入力される。トランジスタＮ９のソースは接地端子ＧＮＤに接続され、ゲートには否定論理和回路ＮＯＲ１の出力が入力される。

図７に、矩形波発生回路９による矩形波制御信号を入力端子ＣＧに入力した場合の、発振器回路１ｂの各部電圧シミュレーション波形を示す。同図において横軸は時間（μｓ）を示す。縦軸は、同図（ａ）においては入力端子ＣＧの電圧であるＣＧ電圧（Ｖ）を示し、同図（ｂ）においては差動部出力電圧（Ｖ）を示し、同図（ｃ）においては否定論理和回路ＮＯＲ１の出力電圧（Ｖ）を示し、同図（ｄ）においては利得部出力電圧（Ｖ）を示し、同図（ｅ）においてはコンパレータ出力電圧（Ｖ）を示し、同図（ｆ）においてはクロック出力電圧（Ｖ）を示す。

このときの矩形波制御信号は、同図（ａ）に示すように、０Ｖ、５Ｖ振幅の２ＭＨｚとする。すなわち周期は５００ｎｓである。

「インバータＩＮＶ３の入力であるＣＧ電圧がハイレベル（＞１／２×ＶＤＤ）かつ、差動部２の出力がローレベル（＜１／２×ＶＤＤ）」以外の場合、すなわち利得部３の出力がローレベルになる（ローレベルである）べきときに、否定論理和回路ＮＯＲ１の出力はローレベルになり、インバータＩＮＶ４の出力はハイレベルになる。すると、スイッチＮ８及びトランジスタＮ１０がオンし、トランジスタＮ９はオフする。

その結果、トランジスタＮ２に対し、トランジスタＮ１１が並列に接続されて、電流能力が増えることから、利得部３の出力は速やかにローレベルに低下する。これを同図（ｄ）の符号Ｑ１として示す。図２（ｄ）の符号Ｑ２と比較して明らかなように、否定論理和回路ＮＯＲ１の出力がローレベルとなってから利得部出力がローレベルとなるまでの時間が短縮される。
一方、「インバータＩＮＶ３の入力であるＣＧ電圧がハイレベル（＞１／２×ＶＤＤ）かつ、差動部２の出力がローレベル（＜１／２×ＶＤＤ）」の場合、すなわち利得部３の出力がハイレベルになる（ハイレベルである）べきときに、否定論理和回路ＮＯＲ１の出力はハイレベルになり、インバータＩＮＶ４の出力はローレベルになる。すると、スイッチＮ８及びトランジスタＮ１０がオフし、トランジスタＮ９はオンする。そのため、トランジスタＮ２および利得部出力からトランジスタＮ１１が切り離される。

図８に、０Ｖ、５Ｖ振幅かつ１０ＭＨｚの矩形波制御信号を入力端子ＣＧに入力した場合の、発振器回路１ｂの各部電圧シミュレーション波形を示す。また、図９に、０Ｖ、５Ｖ振幅かつ２０ＭＨｚの矩形波制御信号を入力端子ＣＧに入力した場合の、発振器回路１ｂの各部電圧シミュレーション波形を示す。両図によれば、コンパレータ出力電圧は、入力端子ＣＧの電圧に追従して変化していることがわかる。つまり、コンパレータ出力電圧を２０ＭＨｚ程度までクロックアップすることができている。

図１０に、通常動作させる際の発振器回路１ｂを示す。入力端子ＣＧと電源端子ＶＤＤとの間に抵抗Ｒ０が外付けされ、さらに、入力端子ＣＧと接地端子ＧＮＤとの間に容量Ｃ０が外付けされる。そして、図１１に、発振器回路１ｂを通常動作させた際の各部電圧シミュレーション波形を示す。図１８と同様に、コンパレータ出力電圧で約２００ｋＨｚ、Ｄフリップフロップ回路Ｄ−ＦＦの出力で約１００ｋＨｚのクロック出力が得られることがわかる。

第２補助回路部５を、利得部の出力を制御する出力制御部と呼ぶこともできる。

［第３実施形態］
図１２に、本発明の第３実施形態として、矩形波発生回路９が外付けされた発振器回路１ｃを示す。図６と同じ要素には同じ符号を付して詳細な説明は省略する。

発振器回路１ｃは、発振器回路１ａの構成に加えて、第２検出ロジック部６と第２補助回路部７とを有する。第２検出ロジック部６は、インバータＩＮＶ５と否定論理積回路ＮＡＮＤ１とインバータＩＮＶ６とを有し、まずＣＧ電圧がローレベルとなったことを検出する。第２補助回路部７は、ドレインが利得部出力に接続され、ソースが接地端子ＧＮＤに接続されるトランジスタ（Ｎ型ＭＯＳＦＥＴ）Ｎ８ａを有し、利得部出力がローレベルとなるべきときにトランジスタＮ８ａがオンして利得部出力が速やかにローレベルとなるように補助を行う。

インバータＩＮＶ５には利得部出力が入力される。このインバータＩＮＶ５の出力とインバータＩＮＶ３の出力とは、否定論理積回路ＮＡＮＤ１に入力される。否定論理積回路ＮＡＮＤ１の出力はインバータＩＮＶ６に入力され、このインバータＩＮＶ６の出力はトランジスタＮ８ａのゲートに入力される。

一例として、電源電圧ＶＤＤは５Ｖであり、発振器回路１ｃの基準電位はグランドレベルすなわち０Ｖである。抵抗Ｒ２〜Ｒ６の各抵抗値は等しい。すなわち、コンパレータに入力される第１基準電圧Ｖ１は３Ｖであり、第２基準電圧Ｖ２は２Ｖである。インバータＩＮＶ１〜ＩＮＶ４及びＩＮＶ６とＤフリップフロップ回路Ｄ−ＦＦとにおける論理閾値電圧はいずれも、１／２×ＶＤＤである。また、インバータＩＮＶ５の論理閾値電圧は２／３×ＶＤＤとする。すなわち、インバータＩＮＶ５の論理閾値電圧は、インバータＩＮＶ３の論理閾値電圧よりも高い。

図１３に、矩形波発生回路９による矩形波制御信号を入力端子ＣＧに入力した場合の、発振器回路１ｃの各部電圧シミュレーション波形を示す。同図において横軸は時間（ｎｓ）を示す。縦軸は、同図（ａ）においては入力端子ＣＧの電圧であるＣＧ電圧（Ｖ）を示し、同図（ｂ）においては差動部出力電圧（Ｖ）を示し、同図（ｃ）においては否定論理和回路ＮＯＲ１の出力電圧（Ｖ）を示し、同図（ｄ）においては否定論理積回路ＮＡＮＤ１の出力電圧（Ｖ）を示し、同図（ｅ）においては利得部出力電圧（Ｖ）を示し、同図（ｆ）においてはコンパレータ出力電圧（Ｖ）を示し、同図（ｇ）においてはクロック出力電圧（Ｖ）を示す。

このときの矩形波制御信号は、同図（ａ）に示すように、０Ｖ、５Ｖ振幅の１０ＭＨｚとする。すなわち周期は１００ｎｓである。

第２検出ロジック部６においては、ＣＧ電圧及び利得部出力が入力され、ＣＧ電圧がローレベル（図１２では０Ｖ）かつ利得部出力がローレベル（２／３×ＶＤＤ以下）になったことが検出されると、否定論理積回路ＮＡＮＤ１の出力がローレベル（インバータＩＮＶ６の出力はハイレベル）となる。この否定論理積回路ＮＡＮＤ１のローレベルの出力（インバータＩＮＶ６のハイレベルの出力）により、第２補助回路部のトランジスタＮ８ａがオンし、利得部出力が速やかにローレベルとなる（図１３（ｅ）の符号Ｑ３）。なお、図１３（ｅ）に示すように、利得部出力電圧は、立ち下がりの初期では変化がなだらかで低下が遅いため、利得部出力電圧の立下りを検出するインバータＩＮＶ５の論理閾値電圧を他のインバータの論理閾値電圧より高くして、利得部出力電圧が立下り始めたことを速やかに検出するようにしている。

図１４に、０Ｖ、５Ｖ振幅かつ１７ＭＨｚの矩形波制御信号を入力端子ＣＧに入力した場合の、発振器回路１ｃの各部電圧シミュレーション波形を示す。コンパレータ出力電圧は、入力端子ＣＧの電圧に追従して変化していることがわかる。つまり、コンパレータ出力電圧を１７ＭＨｚ程度までクロックアップすることができている。

図１５に、通常動作させる際の発振器回路１ｃを示す。入力端子ＣＧと電源端子ＶＤＤとの間に抵抗Ｒ０が外付けされ、さらに、入力端子ＣＧと接地端子ＧＮＤとの間に容量Ｃ０が外付けされる。そして、図１６に、発振器回路１ｃを通常動作させた際の各部電圧シミュレーション波形を示す。図１８と同様に、コンパレータ出力電圧で約２００ｋＨｚ、Ｄフリップフロップ回路Ｄ−ＦＦの出力で約１００ｋＨｚのクロック出力が得られることがわかる。

第２検出ロジック部６及び第２補助回路部７をまとめて、利得部の出力を制御する出力制御部と呼ぶこともできる。

第２検出ロジック部６の構成は適宜変更することができる。例えば、インバータＩＮＶ５と否定論理積回路ＮＡＮＤ１とインバータＩＮＶ６とを組み合わせて一つの論理回路とすることができる。このとき、インバータＩＮＶ５の入力をこの論理回路の入力とし、インバータＩＮＶ６の出力をこの論理回路の出力とすることができる。

本発明の特定の実施形態について説明したが、本発明はこのような実施形態に限定されず、本発明の技術的思想に基づく種々の変更は本発明の概念に含まれる。

例えば、発振器回路の基準電位は、グランドに限られず、任意に定めることができる。また、複数のインバータを区別するために、各々を第ｎインバータと呼ぶことができる。ただし、ｎは自然数である。同様に、複数のトランジスタを区別するために、各々を第ｎトランジスタと呼ぶこともできる。

先に述べたように、発振器回路を制御するための制御信号は、利得部の出力から生成される信号又は発振器回路の外部から入力される信号とすることができる。この制御信号は、差動部の一方の入力に入力される。

１ 発振器回路
ＶＤＤ 電源端子
ＣＧ 入力端子
ＧＮＤ 接地端子

２ 差動部
Ｐ２〜Ｐ５ トランジスタ
Ｎ３、Ｎ４ トランジスタ
Ｎ５、Ｎ６ スイッチ
Ｒ２〜Ｒ６ 抵抗
Ｖ１、Ｖ２ 基準電圧

３ 利得部
Ｐ１ トランジスタ
Ｎ２ トランジスタ

ＩＮＶ２ インバータ
ＩＮＶ１ インバータ

Ｒ１ 抵抗
Ｎ１ トランジスタ
Ｄ−ＦＦ Ｄフリップフロップ回路

１ａ 発振器回路
４ 充放電制御部
ＩＮＶ３ インバータ
ＮＯＲ１ 否定論理和回路
Ｎ７ トランジスタ
ＩＮＶ４ インバータ
Ｐ６ トランジスタ

Ｒ０ 抵抗
Ｃ０ 容量
９ 矩形波発生回路

１ｂ 発振器回路
４１ 第１検出ロジック部
４２ 第１補助回路部
５ 第２補助回路部
Ｎ８ スイッチ
Ｎ９〜Ｎ１１ トランジスタ

１ｃ 発振器回路
６ 第２検出ロジック部
ＩＮＶ５、ＩＮＶ６ インバータ
ＮＡＮＤ１ 否定論理積回路
７ 第２補助回路部
Ｎ８ａ トランジスタ

Claims (11)

1. 差動部と利得部とを有するコンパレータを用いた発振器回路であって、
   前記差動部の出力に接続し、前記利得部の増幅器として用いられるＭＯＳＦＥＴのゲート・ドレイン間のミラー容量及び前記ＭＯＳＦＥＴのゲート容量の充放電を制御する充放電制御部と、
   前記利得部の出力を制御する出力制御部と
   を有する発振器回路。
2. 前記差動部の出力が前記ＭＯＳＦＥＴのゲートに接続され、
   前記出力制御部は、ドレインが前記利得部の出力に接続され、ソースが前記発振器回路の基準電位に接続され、ゲートが前記差動部の出力に接続される第１トランジスタを有する、請求項１に記載の発振器回路。
3. 前記充放電制御部は、
   前記発振器回路を制御するための制御信号が入力される論理回路と、
   前記論理回路の出力が入力されるインバータと
   を有し、
   前記出力制御部はさらに、
   ドレインが前記利得部の出力に接続され、ソースが前記第１トランジスタのドレインに接続され、ゲートが前記インバータの出力に接続される第２トランジスタと、
   前記差動部の出力と前記第１トランジスタのゲートとの間に介挿され、ゲートが前記インバータの出力に接続されるスイッチと
   を有する、請求項２に記載の発振器回路。
4. 前記出力制御部はさらに、ドレインが前記第１トランジスタのゲートに接続され、ソースが前記発振器回路の基準電位に接続され、ゲートが前記論理回路の出力に接続される第３トランジスタを有する、請求項３に記載の発振器回路。
5. 前記充放電制御部はさらに、ドレインが前記ＭＯＳＦＥＴのゲートに接続され、ソースが前記発振器回路の基準電位に接続され、ゲートが前記論理回路の出力に接続される第４トランジスタを有する、請求項３に記載の発振器回路。
6. 前記充放電制御部は、前記発振器回路を制御するための制御信号が入力される第１インバータを有し、
   前記出力制御部は、
   前記第１インバータの出力と前記利得部の出力とが入力される論理回路と、
   ドレインが前記利得部の出力に接続され、ソースが前記発振器回路の基準電位に接続され、ゲートが前記論理回路の出力に接続される第１トランジスタと
   を有する、請求項１に記載の発振器回路。
7. 前記論理回路は、
   前記利得部の出力が入力される第２インバータと、
   前記第２インバータの出力と前記第１インバータの出力とが入力される否定論理積回路と、
   前記否定論理積回路の出力が入力される第３インバータと
   を有し、前記第３インバータの出力を前記論理回路の出力とする、請求項６に記載の発振器回路。
8. 前記第２インバータの論理閾値電圧が前記第１インバータの論理閾値電圧よりも高い、請求項７に記載の発振器回路。
9. 前記充放電制御部はさらに、ドレインが前記ＭＯＳＦＥＴのゲートに接続され、ソースが前記発振器回路の基準電位に接続され、ゲートが、前記第１インバータの出力と前記差動部の出力とが入力される否定論理和回路の出力に接続される第２トランジスタを有する、請求項６に記載の発振器回路。
10. 前記制御信号は、前記利得部の出力から生成される信号又は前記発振器回路の外部から入力される信号であり、
    前記制御信号は前記差動部の一方の入力に入力されることを特徴とする請求項３に記載の発振器回路。
11. 前記制御信号は、前記利得部の出力から生成される信号又は前記発振器回路の外部から入力される信号であり、
    前記制御信号は前記差動部の一方の入力に入力されることを特徴とする請求項６に記載の発振器回路。

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