JP4016225B2 - モノマルチ回路 - Google Patents
モノマルチ回路 Download PDFInfo
- Publication number
- JP4016225B2 JP4016225B2 JP21865697A JP21865697A JP4016225B2 JP 4016225 B2 JP4016225 B2 JP 4016225B2 JP 21865697 A JP21865697 A JP 21865697A JP 21865697 A JP21865697 A JP 21865697A JP 4016225 B2 JP4016225 B2 JP 4016225B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- capacitor
- schmitt trigger
- mono
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Debugging And Monitoring (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、システムの異常動作を検出するウオッチドッグタイマ回路などに設けられる単安定マルチバイブレータ(monostable multivibrator 以下、モノマルチ回路と記載する）に関し、特に、ＡＳＩＣ（Applicatin Specific IC) に搭載するモノマルチ回路に関する。
【０００２】
【従来の技術】
従来、この種のモノマルチ回路が設けられる応用例として、ウオッチドッグタイマ回路（例えば、特開平８ー１８５３４４号公報「ウオッチドッグタイマ回路」）が知られている。このウオッチドッグタイマ回路はシステムの制御を行うプログラマブルコントローラなどに設けられている。
図３は従来のウオッチドッグタイマ回路の一例を示すブロック図である。図３において、このウオッチドッグタイマ回路は、中央演算処理装置（ＣＰＵ）１が制御プログラムに組み込まれた一定周期の割り込み処理（ステップ）によってモノマルチ本体部２へ起動パルスを送出する。モノマルチ本体部２は起動パルスの入力によって出力端子Ｑが常時ハイレベルに設定される。また、モノマルチ本体部２の反転出力端子Ｑの出力がＣＰＵ１のリセット端子又は異常動作復帰専用のノンマスカブルインタラプト（ＮＭＩ）端子に入力される。
ＣＰＵ１に異常が発生すると、ＣＰＵ１からモノマルチ本体部２への起動パルスが出力されなくなる。この場合、抵抗器ＲとコンデンサＣとのＲＣ積分回路の時定数Ｔの時間経過後にパルスがＣＰＵ１のノンマスカブルインタラプト（ＮＭＩ）端子に入力される。モノマルチ本体部２の出力端子Ｑ（反転出力端子Ｑ）の出力がローレベル（ハイレベル）に設定される。
このモノマルチ本体部２の出力端子Ｑ（反転出力端子Ｑ）でのハイレベルからローレベルへの設定によってＣＰＵ１がリセットされる。また、所定の動作、例えば、異常動作対策を行う。この異常対策として、例えば、ダブルＣＰＵシステムにおける他のＣＰＵが動作を肩代わりして、その同期動作による制御を継続したり、制御対象の装置の停止制御を行っている。
モノマルチ回路の起動は、上記の一定周期の割り込み処理によって起動する例の他に、例えば、カウンタから一定周期の割り込み処理を行い、その起動が可能である。この場合、カウンタがクロック信号で動作しているため、クロック信号の供給停止によって、一定周期の割り込み処理が出来なくなる。
また、このようにモノマルチ回路を有するウオッチドッグタイマ回路は、そのプログラマブルコントローラなどに配置する際に、ＡＳＩＣに搭載することが望まれる。この場合、ＡＳＩＣの入力レベルが、ＴＴＬ(transistor transistor circuit) 又はＣＭＯＳ(complementary MOS) のいずれかを選択することになる。
このため、モノマルチ回路の入力レベルの設定が困難になり、ＡＳＩＣへの搭載が困難であるため、外部に専用ＩＣを設けている。
また、実用化されている現在のモノマルチＩＣは、例えば、二つのローレベル及びハイレベルのスレッシュホールドレベルをコンパレータに設定する構成となっている。このような動作コンパレータは、上記同様にＡＳＩＣへの搭載が困難である。
【０００３】
【発明が解決しようとする課題】
このように、上記従来例のモノマルチ回路は、ＡＳＩＣに搭載できず、外部に専用ＩＣを設ける必要があり、その小型化及び回路規模の縮小の要求に対応できないという欠点がある。
本発明は、このような従来の技術における課題を解決するものであり、ウオッチドッグタイマ回路などに用いるＡＳＩＣに搭載できるようになり、かつ、外部に専用ＩＣを設ける必要がなくなって、その小型化及び回路規模の縮小が可能になるモノマルチ回路の提供を目的としている。
【０００４】
【課題を解決するための手段】
本発明に係わるモノマルチ回路は、一端が電源電圧に接続される直列接続された２つの抵抗器と、この直列接続された抵抗器の他端と接地間に直列接続されるコンデンサと、前記抵抗器の直列接続点の電圧が供給され所定レベル以下になると出力する第２のシュミットトリガ回路と、前記コンデンサの電圧が供給され前記第２のシュミットトリガ回路と同一レベルで動作する第１のシュミットトリガ回路と、上位回路からの起動パルスがセット端子に与えられると前記コンデンサと前記抵抗器の接続点をローレベルとする信号を出力し前記第２のシュミットトリガ回路の出力がリセット端子に与えられると前記コンデンサと前記抵抗器の接続点をハイレベルとする信号を出力するフリップフロップ回路と、を有し、前記上位回路からのパルスで前記フリップフロップ回路がセットされると前記コンデンサを放電開始し、前記コンデンサの電圧が低下して前記抵抗器の直列接続点の電圧が所定レベル以下になると前記第２のシュミットトリガ回路が前記フリップフロップ回路のリセット端子に出力することで前記コンデンサを充電開始し、前記コンデンサの電圧が上昇して所定レベルになると前記第１のシュミットトリガ回路が出力信号を出すモノマルチ本体部と、を具備したことを特徴とするものである。
本発明に係わるモノマルチ回路によれば、モノマルチ本体部のフリップフロップ回路がセットされた際にコンデンサが放電し、かつ、抵抗器の直列接続点の電圧を第２シュミットトリガ回路に送出して、この所定レベル以下でフリップフロップ回路をリセットするとともに、第２シュミットトリガ回路と同一レベルで動作する第１シュミットトリガ回路へコンデンサの電圧を入力して出力信号を得ている。この結果、このモノマルチ回路を搭載するＡＳＩＣの入力レベルがＴＴＬ又はＣＭＯＳのいずれかをもって選択できるようになり、そのＡＳＩＣへの搭載が可能になる。また、従来例のようにＡＳＩＣ外部に専用ＩＣを設ける必要がなくなり、その小型化及び回路規模の縮小が可能になる。
【０００５】
【発明の実施の形態】
次に、本発明の実施の形態を図面を参照して説明する。
図１は本発明のモノマルチ回路の構成を示す回路図である。図１において、ここでは、このモノマルチ回路を、例えば、上記の図３に示すウオッチドッグタイマ回路に設けた例をもって説明する。このモノマルチ回路は図１中の一転鎖線内のモノマルチ本体部５と、電源電圧（Ｖｃｃ）ラインに一端が接続される二つの直列抵抗器Ｒ１，Ｒ２と、抵抗器Ｒ１の他端と接地間に接続されるコンデンサＣ１とからなる。
モノマルチ本体部５は、図３中のＣＰＵ１からの起動パルスＳＡが入力されるフリップフロップ（Ｆ／Ｆ）回路１０を有し、この出力端子にラッシュ動作防止用のバッファ１１及び抵抗器Ｒ３が直列接続されている。
この抵抗器Ｒ３の他端とシュミットトリガ回路ＳＴ１の入力端子が接続されている。このシュミットトリガ回路ＳＴ１の出力側が反転出力端子Ｑであり、ここからの出力信号ＳＱが図３に示すＣＰＵ１のリセット端子又はノンマスカブルインタラプト（ＮＭＩ）端子に入力される。
更に、このモノマルチ回路は、抵抗器Ｒ２及びコンデンサＣ１の接続部が抵抗器Ｒ３の他端及びシュミットトリガ回路ＳＴ１の入力端子と接続されている。抵抗器Ｒ２及びコンデンサＣ１の接続部の電圧ＳＣが抵抗器Ｒ３の他端及びシュミットトリガ回路ＳＴ１の入力端子に印加されている。シュミットトリガ回路ＳＴ１は、以降で説明するようにパルス（ハイレベル）信号を出力する動作の基準電圧である第１スレッシュホールドレベルＶＴＨ１が設定されている。
また、このモノマルチ回路は、抵抗器Ｒ１，Ｒ２の接続部がシュミットトリガ回路ＳＴ２の入力端子と接続され、かつ、この出力端子とＦ／Ｆ回路１０のリセット端子との間にインバータ１２が接続されている。抵抗器Ｒ１，Ｒ２の接続部の電圧ＳＤがシュミットトリガ回路ＳＴ２の入力端子に入力されている。シュミットトリガ回路ＳＴ２は、以降で説明するように電圧ＳＤの変化に対応してパルス（ハイレベル）信号を出力する動作の基準電圧である第２スレッシュホールドレベルＶＴＨ２が設定されている。
なお、図１において、一転鎖線内のモノマルチ本体部５がＡＳＩＣに搭載される部分である。電源電圧（Ｖｃｃ）ラインに一端が接続される二つの直列抵抗器Ｒ１，Ｒ２及び抵抗器Ｒ１の他端と接地間に接続されるコンデンサＣ１がＡＳＩＣの外付け部品である。
次に、実施形態の動作について説明する。
図２は図１に示す構成における動作のタイミング図である。図１及び図２において、抵抗器Ｒ１，Ｒ２の加算値とコンデンサＣ１の静電容量に定数を乗じた値は、このモノマルチ回路がハイレベルを出力する時間間隔Ｔである。すなわち、シュミットトリガ回路ＳＴ１の反転出力端子Ｑがハイレベルを出力する時間間隔Ｔである。また、二つの抵抗器Ｒ１，Ｒ２の値の比で第１及び第２スレッシュホールドレベルＴＨ１，ＴＨ２が設定されることになる。
このモノマルチ回路は、例えば、図３に示すウオッチドッグタイマ回路に設けられており、図３中のＣＰＵ１からの一定周期の割り込み処理でモノマルチ回路が起動して、この出力がハイレベルに設定される。まず、図２（ａ）に示す起動パルスＳＡがＦ／Ｆ回路１０のセット端子に入力される。この起動パルスＳＡでＦ／Ｆ回路１０がセットされる。このセットで図２（ｂ）に示すようにＦ／Ｆ回路１０の出力ＳＢがハイレベルから立ち下がって反転してローレベルに設定される。このローレベルによってコンデンサＣ１の充電電圧が、ラッシュ動作防止用のバッファ１１及び抵抗器Ｒ３を通じて放電される。
この放電で抵抗器Ｒ２とコンデンサＣ１の接続部の電圧ＳＣが低下し、図２（ｃ）に示すようにシュミットトリガ回路ＳＴ１のパルス（ハイレベル）信号を出力する動作の基準電圧であるスレッシュホールドレベルＶＴＨ１になると反転出力端子Ｑがローレベルから立ち上がる反転によってハイレベルＳＱに設定される。この後、コンデンサＣ１が放電を継続し、抵抗器Ｒ１，Ｒ２の接続部の電圧ＳＤが、ラッシュ動作防止用のバッファ１１、抵抗器Ｒ３及び抵抗器Ｒ２を通じて見かけ上で低下し、この電圧ＳＤがシュミットトリガ回路ＳＴ２に入力される。
ここで電圧Ｓｃが図２（ｃ）に示すようにスレッシュホールドレベルＶＴＨ２になると、その電圧ＳＤによってシュミットトリガ回路ＳＴ２がパルス（ハイレベル）信号を出力し、このパルスがＦ／Ｆ回路１０のリセット端子にインバータ１２を通じて出力される。このシュミットトリガ回路ＳＴ２からのパルスでＦ／Ｆ回路１０がリセットされると、図２（ｂ）に示すように出力ＳＢがローレベルから立ち上がって反転してハイレベルに設定される。したがって、コンデンサＣ１の接続部の電圧ＳＣが、バッファ１１及び抵抗器Ｒ３を通じて放電されなくなり、抵抗器Ｒ１，Ｒ２を通じて図２（ｃ）に示すように、その充電を開始する。
この充電によってコンデンサＣ１の接続部の電圧ＳＣが図２（ｃ）に示すように上昇してスレッシュホールドレベルＶＴＨ１になると、シュミットトリガ回路ＳＴ１の出力端子である反転出力端子Ｑがハイレベルからローレベルの出力信号に設定される。
このようにして、図３に示すＣＰＵ１からの一定周期の割り込み処理による図２（ａ）に示す起動パルスＳＡによって、図２（ｄ）に示すように反転出力端子Ｑが時間間隔Ｔでハイレベルの出力信号ＳＱとなる。この出力信号ＳＱが図３中のＣＰＵ１のリセット端子又はノンマスカブルインタラプト（ＮＭＩ）端子に入力される。すなわち、ウオッチドッグタイマ回路におけるモノマルチ回路として動作していることになる。
なお、抵抗器Ｒ２とコンデンサＣ１の接続部の電圧ＳＣが図２（ｃ）に示すように充電中の場合に、図２（ａ）に示す起動パルスＳＡがＦ／Ｆ回路１０のセット端子に入力されると、放電動作に移行する。また、シュミットトリガ回路ＳＴ１の反転出力端子Ｑがハイレベルを出力する時間間隔Ｔ、すなわち、このモノマルチ回路の時間幅より短い間隔で図２（ａ）に示す起動パルスＳＡが入力された場合は反転出力端子Ｑがハイレベルのままである。
なお、この実施の形態ではウオッチドッグタイマ回路に設けた例をもって説明したが、ＡＳＩＣの入力レベルが、ＴＴＬ又はＣＭＯＳのいずれかになる際にも、ＡＳＩＣへの搭載が可能であるため、他の回路構成の多種の装置への適用が可能である。
【０００６】
【発明の効果】
以上の説明したように本発明のモノマルチ回路によれば、モノマルチ本体部のフリップフロップ回路がセットされた際にコンデンサが放電し、かつ、外付けの抵抗器の直列接続点の電圧を第２シュミットトリガ回路に送出している。また、この所定レベル以下でフリップフロップ回路をリセットするとともに、第２シュミットトリガ回路と同一レベルで動作する第１シュミットトリガ回路へ外付けのコンデンサの電圧を入力して出力信号を得ている。この結果、このモノマルチ回路を搭載するＡＳＩＣの入力レベルをＴＴＬ又はＣＭＯＳのいずれかを選択できるようになり、そのＡＳＩＣへの搭載が可能になる。また、従来例のようにＡＳＩＣ外部に専用ＩＣを設ける必要がなくなり、その小型化及び回路規模の縮小が可能になる。
【図面の簡単な説明】
【図１】図１は本発明のモノマルチ回路の構成を示す回路図である。
【図２】図１に示す構成の動作のタイミング図である。
【図３】図３は従来のウオッチドッグタイマ回路の一例を示すブロック図である。
【符号の説明】
１ ＣＰＵ
２、５ モノマルチ本体部
１０ フリップフロップ（Ｆ／Ｆ）回路
１１ バッファ
１２ インバータ
Ｃ１ コンデンサ
Ｒ１〜Ｒ３ 抵抗器
ＳＴ１，ＳＴ２ シュミットトリガ回路
【発明の属する技術分野】
本発明は、システムの異常動作を検出するウオッチドッグタイマ回路などに設けられる単安定マルチバイブレータ(monostable multivibrator 以下、モノマルチ回路と記載する）に関し、特に、ＡＳＩＣ（Applicatin Specific IC) に搭載するモノマルチ回路に関する。
【０００２】
【従来の技術】
従来、この種のモノマルチ回路が設けられる応用例として、ウオッチドッグタイマ回路（例えば、特開平８ー１８５３４４号公報「ウオッチドッグタイマ回路」）が知られている。このウオッチドッグタイマ回路はシステムの制御を行うプログラマブルコントローラなどに設けられている。
図３は従来のウオッチドッグタイマ回路の一例を示すブロック図である。図３において、このウオッチドッグタイマ回路は、中央演算処理装置（ＣＰＵ）１が制御プログラムに組み込まれた一定周期の割り込み処理（ステップ）によってモノマルチ本体部２へ起動パルスを送出する。モノマルチ本体部２は起動パルスの入力によって出力端子Ｑが常時ハイレベルに設定される。また、モノマルチ本体部２の反転出力端子Ｑの出力がＣＰＵ１のリセット端子又は異常動作復帰専用のノンマスカブルインタラプト（ＮＭＩ）端子に入力される。
ＣＰＵ１に異常が発生すると、ＣＰＵ１からモノマルチ本体部２への起動パルスが出力されなくなる。この場合、抵抗器ＲとコンデンサＣとのＲＣ積分回路の時定数Ｔの時間経過後にパルスがＣＰＵ１のノンマスカブルインタラプト（ＮＭＩ）端子に入力される。モノマルチ本体部２の出力端子Ｑ（反転出力端子Ｑ）の出力がローレベル（ハイレベル）に設定される。
このモノマルチ本体部２の出力端子Ｑ（反転出力端子Ｑ）でのハイレベルからローレベルへの設定によってＣＰＵ１がリセットされる。また、所定の動作、例えば、異常動作対策を行う。この異常対策として、例えば、ダブルＣＰＵシステムにおける他のＣＰＵが動作を肩代わりして、その同期動作による制御を継続したり、制御対象の装置の停止制御を行っている。
モノマルチ回路の起動は、上記の一定周期の割り込み処理によって起動する例の他に、例えば、カウンタから一定周期の割り込み処理を行い、その起動が可能である。この場合、カウンタがクロック信号で動作しているため、クロック信号の供給停止によって、一定周期の割り込み処理が出来なくなる。
また、このようにモノマルチ回路を有するウオッチドッグタイマ回路は、そのプログラマブルコントローラなどに配置する際に、ＡＳＩＣに搭載することが望まれる。この場合、ＡＳＩＣの入力レベルが、ＴＴＬ(transistor transistor circuit) 又はＣＭＯＳ(complementary MOS) のいずれかを選択することになる。
このため、モノマルチ回路の入力レベルの設定が困難になり、ＡＳＩＣへの搭載が困難であるため、外部に専用ＩＣを設けている。
また、実用化されている現在のモノマルチＩＣは、例えば、二つのローレベル及びハイレベルのスレッシュホールドレベルをコンパレータに設定する構成となっている。このような動作コンパレータは、上記同様にＡＳＩＣへの搭載が困難である。
【０００３】
【発明が解決しようとする課題】
このように、上記従来例のモノマルチ回路は、ＡＳＩＣに搭載できず、外部に専用ＩＣを設ける必要があり、その小型化及び回路規模の縮小の要求に対応できないという欠点がある。
本発明は、このような従来の技術における課題を解決するものであり、ウオッチドッグタイマ回路などに用いるＡＳＩＣに搭載できるようになり、かつ、外部に専用ＩＣを設ける必要がなくなって、その小型化及び回路規模の縮小が可能になるモノマルチ回路の提供を目的としている。
【０００４】
【課題を解決するための手段】
本発明に係わるモノマルチ回路は、一端が電源電圧に接続される直列接続された２つの抵抗器と、この直列接続された抵抗器の他端と接地間に直列接続されるコンデンサと、前記抵抗器の直列接続点の電圧が供給され所定レベル以下になると出力する第２のシュミットトリガ回路と、前記コンデンサの電圧が供給され前記第２のシュミットトリガ回路と同一レベルで動作する第１のシュミットトリガ回路と、上位回路からの起動パルスがセット端子に与えられると前記コンデンサと前記抵抗器の接続点をローレベルとする信号を出力し前記第２のシュミットトリガ回路の出力がリセット端子に与えられると前記コンデンサと前記抵抗器の接続点をハイレベルとする信号を出力するフリップフロップ回路と、を有し、前記上位回路からのパルスで前記フリップフロップ回路がセットされると前記コンデンサを放電開始し、前記コンデンサの電圧が低下して前記抵抗器の直列接続点の電圧が所定レベル以下になると前記第２のシュミットトリガ回路が前記フリップフロップ回路のリセット端子に出力することで前記コンデンサを充電開始し、前記コンデンサの電圧が上昇して所定レベルになると前記第１のシュミットトリガ回路が出力信号を出すモノマルチ本体部と、を具備したことを特徴とするものである。
本発明に係わるモノマルチ回路によれば、モノマルチ本体部のフリップフロップ回路がセットされた際にコンデンサが放電し、かつ、抵抗器の直列接続点の電圧を第２シュミットトリガ回路に送出して、この所定レベル以下でフリップフロップ回路をリセットするとともに、第２シュミットトリガ回路と同一レベルで動作する第１シュミットトリガ回路へコンデンサの電圧を入力して出力信号を得ている。この結果、このモノマルチ回路を搭載するＡＳＩＣの入力レベルがＴＴＬ又はＣＭＯＳのいずれかをもって選択できるようになり、そのＡＳＩＣへの搭載が可能になる。また、従来例のようにＡＳＩＣ外部に専用ＩＣを設ける必要がなくなり、その小型化及び回路規模の縮小が可能になる。
【０００５】
【発明の実施の形態】
次に、本発明の実施の形態を図面を参照して説明する。
図１は本発明のモノマルチ回路の構成を示す回路図である。図１において、ここでは、このモノマルチ回路を、例えば、上記の図３に示すウオッチドッグタイマ回路に設けた例をもって説明する。このモノマルチ回路は図１中の一転鎖線内のモノマルチ本体部５と、電源電圧（Ｖｃｃ）ラインに一端が接続される二つの直列抵抗器Ｒ１，Ｒ２と、抵抗器Ｒ１の他端と接地間に接続されるコンデンサＣ１とからなる。
モノマルチ本体部５は、図３中のＣＰＵ１からの起動パルスＳＡが入力されるフリップフロップ（Ｆ／Ｆ）回路１０を有し、この出力端子にラッシュ動作防止用のバッファ１１及び抵抗器Ｒ３が直列接続されている。
この抵抗器Ｒ３の他端とシュミットトリガ回路ＳＴ１の入力端子が接続されている。このシュミットトリガ回路ＳＴ１の出力側が反転出力端子Ｑであり、ここからの出力信号ＳＱが図３に示すＣＰＵ１のリセット端子又はノンマスカブルインタラプト（ＮＭＩ）端子に入力される。
更に、このモノマルチ回路は、抵抗器Ｒ２及びコンデンサＣ１の接続部が抵抗器Ｒ３の他端及びシュミットトリガ回路ＳＴ１の入力端子と接続されている。抵抗器Ｒ２及びコンデンサＣ１の接続部の電圧ＳＣが抵抗器Ｒ３の他端及びシュミットトリガ回路ＳＴ１の入力端子に印加されている。シュミットトリガ回路ＳＴ１は、以降で説明するようにパルス（ハイレベル）信号を出力する動作の基準電圧である第１スレッシュホールドレベルＶＴＨ１が設定されている。
また、このモノマルチ回路は、抵抗器Ｒ１，Ｒ２の接続部がシュミットトリガ回路ＳＴ２の入力端子と接続され、かつ、この出力端子とＦ／Ｆ回路１０のリセット端子との間にインバータ１２が接続されている。抵抗器Ｒ１，Ｒ２の接続部の電圧ＳＤがシュミットトリガ回路ＳＴ２の入力端子に入力されている。シュミットトリガ回路ＳＴ２は、以降で説明するように電圧ＳＤの変化に対応してパルス（ハイレベル）信号を出力する動作の基準電圧である第２スレッシュホールドレベルＶＴＨ２が設定されている。
なお、図１において、一転鎖線内のモノマルチ本体部５がＡＳＩＣに搭載される部分である。電源電圧（Ｖｃｃ）ラインに一端が接続される二つの直列抵抗器Ｒ１，Ｒ２及び抵抗器Ｒ１の他端と接地間に接続されるコンデンサＣ１がＡＳＩＣの外付け部品である。
次に、実施形態の動作について説明する。
図２は図１に示す構成における動作のタイミング図である。図１及び図２において、抵抗器Ｒ１，Ｒ２の加算値とコンデンサＣ１の静電容量に定数を乗じた値は、このモノマルチ回路がハイレベルを出力する時間間隔Ｔである。すなわち、シュミットトリガ回路ＳＴ１の反転出力端子Ｑがハイレベルを出力する時間間隔Ｔである。また、二つの抵抗器Ｒ１，Ｒ２の値の比で第１及び第２スレッシュホールドレベルＴＨ１，ＴＨ２が設定されることになる。
このモノマルチ回路は、例えば、図３に示すウオッチドッグタイマ回路に設けられており、図３中のＣＰＵ１からの一定周期の割り込み処理でモノマルチ回路が起動して、この出力がハイレベルに設定される。まず、図２（ａ）に示す起動パルスＳＡがＦ／Ｆ回路１０のセット端子に入力される。この起動パルスＳＡでＦ／Ｆ回路１０がセットされる。このセットで図２（ｂ）に示すようにＦ／Ｆ回路１０の出力ＳＢがハイレベルから立ち下がって反転してローレベルに設定される。このローレベルによってコンデンサＣ１の充電電圧が、ラッシュ動作防止用のバッファ１１及び抵抗器Ｒ３を通じて放電される。
この放電で抵抗器Ｒ２とコンデンサＣ１の接続部の電圧ＳＣが低下し、図２（ｃ）に示すようにシュミットトリガ回路ＳＴ１のパルス（ハイレベル）信号を出力する動作の基準電圧であるスレッシュホールドレベルＶＴＨ１になると反転出力端子Ｑがローレベルから立ち上がる反転によってハイレベルＳＱに設定される。この後、コンデンサＣ１が放電を継続し、抵抗器Ｒ１，Ｒ２の接続部の電圧ＳＤが、ラッシュ動作防止用のバッファ１１、抵抗器Ｒ３及び抵抗器Ｒ２を通じて見かけ上で低下し、この電圧ＳＤがシュミットトリガ回路ＳＴ２に入力される。
ここで電圧Ｓｃが図２（ｃ）に示すようにスレッシュホールドレベルＶＴＨ２になると、その電圧ＳＤによってシュミットトリガ回路ＳＴ２がパルス（ハイレベル）信号を出力し、このパルスがＦ／Ｆ回路１０のリセット端子にインバータ１２を通じて出力される。このシュミットトリガ回路ＳＴ２からのパルスでＦ／Ｆ回路１０がリセットされると、図２（ｂ）に示すように出力ＳＢがローレベルから立ち上がって反転してハイレベルに設定される。したがって、コンデンサＣ１の接続部の電圧ＳＣが、バッファ１１及び抵抗器Ｒ３を通じて放電されなくなり、抵抗器Ｒ１，Ｒ２を通じて図２（ｃ）に示すように、その充電を開始する。
この充電によってコンデンサＣ１の接続部の電圧ＳＣが図２（ｃ）に示すように上昇してスレッシュホールドレベルＶＴＨ１になると、シュミットトリガ回路ＳＴ１の出力端子である反転出力端子Ｑがハイレベルからローレベルの出力信号に設定される。
このようにして、図３に示すＣＰＵ１からの一定周期の割り込み処理による図２（ａ）に示す起動パルスＳＡによって、図２（ｄ）に示すように反転出力端子Ｑが時間間隔Ｔでハイレベルの出力信号ＳＱとなる。この出力信号ＳＱが図３中のＣＰＵ１のリセット端子又はノンマスカブルインタラプト（ＮＭＩ）端子に入力される。すなわち、ウオッチドッグタイマ回路におけるモノマルチ回路として動作していることになる。
なお、抵抗器Ｒ２とコンデンサＣ１の接続部の電圧ＳＣが図２（ｃ）に示すように充電中の場合に、図２（ａ）に示す起動パルスＳＡがＦ／Ｆ回路１０のセット端子に入力されると、放電動作に移行する。また、シュミットトリガ回路ＳＴ１の反転出力端子Ｑがハイレベルを出力する時間間隔Ｔ、すなわち、このモノマルチ回路の時間幅より短い間隔で図２（ａ）に示す起動パルスＳＡが入力された場合は反転出力端子Ｑがハイレベルのままである。
なお、この実施の形態ではウオッチドッグタイマ回路に設けた例をもって説明したが、ＡＳＩＣの入力レベルが、ＴＴＬ又はＣＭＯＳのいずれかになる際にも、ＡＳＩＣへの搭載が可能であるため、他の回路構成の多種の装置への適用が可能である。
【０００６】
【発明の効果】
以上の説明したように本発明のモノマルチ回路によれば、モノマルチ本体部のフリップフロップ回路がセットされた際にコンデンサが放電し、かつ、外付けの抵抗器の直列接続点の電圧を第２シュミットトリガ回路に送出している。また、この所定レベル以下でフリップフロップ回路をリセットするとともに、第２シュミットトリガ回路と同一レベルで動作する第１シュミットトリガ回路へ外付けのコンデンサの電圧を入力して出力信号を得ている。この結果、このモノマルチ回路を搭載するＡＳＩＣの入力レベルをＴＴＬ又はＣＭＯＳのいずれかを選択できるようになり、そのＡＳＩＣへの搭載が可能になる。また、従来例のようにＡＳＩＣ外部に専用ＩＣを設ける必要がなくなり、その小型化及び回路規模の縮小が可能になる。
【図面の簡単な説明】
【図１】図１は本発明のモノマルチ回路の構成を示す回路図である。
【図２】図１に示す構成の動作のタイミング図である。
【図３】図３は従来のウオッチドッグタイマ回路の一例を示すブロック図である。
【符号の説明】
１ ＣＰＵ
２、５ モノマルチ本体部
１０ フリップフロップ（Ｆ／Ｆ）回路
１１ バッファ
１２ インバータ
Ｃ１ コンデンサ
Ｒ１〜Ｒ３ 抵抗器
ＳＴ１，ＳＴ２ シュミットトリガ回路
Claims (1)
- 一端が電源電圧に接続される直列接続された２つの抵抗器と、
この直列接続された抵抗器の他端と接地間に直列接続されるコンデンサと、
前記抵抗器の直列接続点の電圧が供給され所定レベル以下になると出力する第２のシュミットトリガ回路と、前記コンデンサの電圧が供給され前記第２のシュミットトリガ回路と同一レベルで動作する第１のシュミットトリガ回路と、上位回路からの起動パルスがセット端子に与えられると前記コンデンサと前記抵抗器の接続点をローレベルとする信号を出力し前記第２のシュミットトリガ回路の出力がリセット端子に与えられると前記コンデンサと前記抵抗器の接続点をハイレベルとする信号を出力するフリップフロップ回路と、を有し、前記上位回路からのパルスで前記フリップフロップ回路がセットされると前記コンデンサを放電開始し、前記コンデンサの電圧が低下して前記抵抗器の直列接続点の電圧が所定レベル以下になると前記第２のシュミットトリガ回路が前記フリップフロップ回路のリセット端子に出力することで前記コンデンサを充電開始し、前記コンデンサの電圧が上昇して所定レベルになると前記第１のシュミットトリガ回路が出力信号を出すモノマルチ本体部と、を具備したことを特徴とするモノマルチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21865697A JP4016225B2 (ja) | 1997-08-13 | 1997-08-13 | モノマルチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21865697A JP4016225B2 (ja) | 1997-08-13 | 1997-08-13 | モノマルチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1165894A JPH1165894A (ja) | 1999-03-09 |
| JP4016225B2 true JP4016225B2 (ja) | 2007-12-05 |
Family
ID=16723370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21865697A Expired - Fee Related JP4016225B2 (ja) | 1997-08-13 | 1997-08-13 | モノマルチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4016225B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2599681B (en) | 2020-10-08 | 2024-09-25 | Thermo Fisher Scient Bremen Gmbh | Pulse shaping circuit |
-
1997
- 1997-08-13 JP JP21865697A patent/JP4016225B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1165894A (ja) | 1999-03-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20160357691A1 (en) | Systems and Methods for Asynchronous Toggling of I2C Data Line | |
| JP4016225B2 (ja) | モノマルチ回路 | |
| JP2004260648A (ja) | パワーオンリセット回路 | |
| US5063355A (en) | Timer circuit | |
| JP2001350739A (ja) | マイクロコンピュータ | |
| JP2556156B2 (ja) | 車載用制御装置のマイクロコンピュータ暴走監視装置 | |
| US5673424A (en) | Circuit which supplies a clock pulse to a microcomputer | |
| JP2002369499A (ja) | 電圧制御装置 | |
| JPH08147064A (ja) | 間欠動作回路 | |
| JP2964696B2 (ja) | 半導体装置 | |
| JPH0710405Y2 (ja) | 冷却用送風機の制御回路 | |
| JP2544224Y2 (ja) | マイクロコンピュータの時定数設定回路 | |
| JP3727670B2 (ja) | マイクロコントローラ | |
| JPH0334689B2 (ja) | ||
| JP3177139B2 (ja) | 発振再起動制御装置 | |
| JPH04418Y2 (ja) | ||
| JPH0664483B2 (ja) | パルス計数装置 | |
| JP2546352Y2 (ja) | ウオッチドッグタイマ装置 | |
| KR890006608Y1 (ko) | 마이컴의 오동작 방지회로 | |
| JPH05143199A (ja) | リセツト回路 | |
| KR920002104Y1 (ko) | 마이크로 프로세서의 리세트 회로 | |
| KR920003541Y1 (ko) | 엘리베이터 리셋 회로 | |
| KR940008853B1 (ko) | 워치독 타이밍 회로 | |
| KR900004178Y1 (ko) | 마이크로프로세서 자동 리세트회로 | |
| JPH09321624A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040708 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060324 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070205 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070207 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070620 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070712 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070822 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070904 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100928 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110928 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110928 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120928 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120928 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130928 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140928 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |