JP2000148280A

JP2000148280A - クロック信号生成システム

Info

Publication number: JP2000148280A
Application number: JP10326415A
Authority: JP
Inventors: Tetsuya Narahara; 哲也楢原
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-11-17
Filing date: 1998-11-17
Publication date: 2000-05-26
Anticipated expiration: 2018-11-17
Also published as: JP3185773B2

Abstract

(57)【要約】【課題】製品テストに際し、レベルシフタを外部接続
する必要がなく、また、テスト時間を短縮することがで
きるクロック信号生成システムを提供する。【解決手段】外部から入力した入力信号に基づき内部
クロック信号を生成するクロック信号生成システムにお
いて、水晶振動子Ｘｔａｌが接続される外部信号入力端
子Ｘ１，Ｘ２と、入力信号レベルを調整するレベルシフ
タ１５が内部付加され、外部クロック信号ａを入力させ
る外部信号入力端子Ｘ３とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号生成
システムに関し、特に、発振信号或いは外部クロック信
号に基づき内部クロック信号を生成するクロック信号生
成システムに関する。

【０００２】

【従来の技術】従来、クロックドライバ回路に入力する
クロック信号を生成するクロック信号生成回路が知られ
ている。このクロック信号生成回路は、例えば、１チッ
プのＬＳＩ（ｌａｒｇｅｓｃａｌｅｉｎｔｅｇｒａ
ｔｅｄｃｉｒｃｕｉｔ）であるマイクロプロセッサを
中心に構成されたマイクロコンピュータに内蔵されてお
り、クロック信号は、水晶振動子からの発振信号、或い
は外部から入力した外部クロック信号に基づいて、生成
される。

【０００３】図８は、従来のクロック信号生成回路を示
し、（ａ）は水晶振動子を用いる場合のブロック図、
（ｂ）は外部クロック信号を用いる場合のブロック図で
ある。図８に示すように、クロック信号生成回路１は、
ＬＳＩ２に内蔵され、増幅器（Ａｍｐ）３、波形成形器
４及びＰＬＬ（ｐｈａｓｅｌｏｃｋｅｄｌｏｏｐ）
回路５を有し、増幅器３の入力側と出力側は、それぞれ
外部入力端子Ｘ１，Ｘ２に接続されている。

【０００４】このクロック信号生成回路１によりクロッ
ク信号を生成する場合、両外部入力端子Ｘ１，Ｘ２に水
晶振動子６を接続し（（ａ）参照）、或いは、外部入力
端子Ｘ１に接続したレベルシフタ７を介してテスタ（図
示しない）から外部クロック信号ａを入力させる
（（ｂ）参照）。クロック信号生成回路１により生成さ
れた内部クロック信号は、ＰＬＬ回路４からクロックド
ライバ回路８に出力される。

【０００５】外部入力端子Ｘ１，Ｘ２は、水晶発振信
号、ユーザ使用による外部クロック信号、及びテストク
ロック信号等の入力端子として兼用される。また、増幅
器３と外部入力端子Ｘ１との間には、静電やサージ電圧
などで内部回路が破壊されることを防止するため、保護
回路２４が設けられている。

【０００６】ところで、マイクロコンピュータを内蔵す
る製品において、最近は、バッテリー駆動等の要求の高
まりに伴う消費電流の低減化を図るため、マイクロコン
ピュータの駆動電圧が今までの５Ｖ系から３Ｖ系へと低
電圧化する傾向にある。

【０００７】また、マイクロコンピュータの動作速度は
年々高速化の要求が高まり、数１００ＭＨｚにも及ぶよ
うになった。高速動作を実現するためには、内部回路を
構成するトランジスタのサイズを極力小さくして、寄生
容量や寄生抵抗を少なくすることが必要である。これに
伴い、トランジスタの耐圧は、外部の電源電圧より低く
なってきており、マイクロコンピュータは内部に降圧回
路を有し、外部の電源電圧を低くして内部回路に供給す
るようにしている。従って、例えば、電源電圧が３Ｖで
あっても、内部回路は２Ｖで動作させている。

【０００８】このような状況から、駆動電圧が、入出力
（Ｉ／Ｏ）部は現在主流の５Ｖ系であるのに対し内部は
３Ｖ系または３Ｖ以下と、異なった電圧構成の製品が現
在増えつつある。

【０００９】前述のマイクロコンピュータは、外部との
入出力端子は３Ｖ振幅の信号が入出力できるように設計
されているが、クロックを発振する増幅器３は、高周波
で発振させなければならないので、２Ｖ耐圧の低耐圧ト
ランジスタで構成されている。

【００１０】このような状況の下、製品のテストを行う
場合、通常は、外部接続されたテスタからクロック信号
生成回路に供給された外部クロック信号により、内部ク
ロック信号を生成している。内部クロック信号の生成に
際しては、クロック信号生成回路に搭載されたＰＬＬ回
路の動作が安定する迄に一定時間（ロックアップタイ
ム）を要するので、ロックアップタイム経過後にテスト
を開始する。

【００１１】このようなクロック信号を生成するものと
して、例えば、特開平９−２３７２６１号公報に開示さ
れたマイクロコンピュータがある。このマイクロコ
ンピュータは、発振回路の出力とＰＬＬ回路の出力とを
切り換える切換回路と、テストモード設定電圧を変換す
る変換回路と、変換回路の出力を保持し切換回路の出力
を切り換える保持回路とを備え、テストモード設定電圧
と共にシステムクロックと同周波数のテストクロックが
印加された時、テストクロックを出力させる。

【００１２】

【発明が解決しようとする課題】しかしながら、上述し
たように、外部接続されたテスタから供給された外部ク
ロック信号により内部クロック信号を生成する場合、外
部クロック信号のレベルは５Ｖなので、外部に付加した
レベルシフタを介して外部クロック信号を供給する必要
がある（図８（ｂ）参照）。このレベルシフタにより、
信号レベルを５Ｖから３Ｖに下げている。

【００１３】つまり、外部クロック信号は信号レベルが
５Ｖと高く、そのまま入力させた場合、特性の劣化や配
線の発熱・断線等が生じるおそれがあるので、外部クロ
ック信号を供給する際は、その都度、信号レベルを３Ｖ
に下げるためのレベルシフタを外部接続しなければなら
なかった。

【００１４】従来のマイクロコンピュータは、外部から
供給される電源電圧と、内部回路の電源電圧とは同じで
あったので、レベルシフタを設けるだけでよかった。し
かし、従来のレベルシフタ７は、外部回路で使用されて
いる５Ｖ系の電源電圧を、マイクロコンピュータに供給
させる電源電圧である３Ｖに低下させるものであり、近
年の高速マイクロコンピュータに適用することは何ら考
慮されていない。つまり、テスタから出力される信号が
５Ｖの振幅を有しており、これをレベルシフタ７でマイ
クロコンピュータの電源電圧３Ｖ相当の振幅にレベル調
整したとする。このとき、外部入力端子Ｘ１に接続され
た保護回路２４のＰチャネル形トランジスタの基板電位
は電源電圧２Ｖにバイアスされているので、この３Ｖ振
幅の信号を直接増幅器３に入力すると、ドレインが順方
向バイアスになり、基板またはウエル電位を上昇させ、
マイクロコンピュータが正常に動作しなくなるという新
たな問題を生ずる。

【００１５】また、ＰＬＬ回路はロックアップタイムを
要するので、供給された外部クロック信号に対しＰＬＬ
回路が同期を取る迄に時間がかかり、テスト時間が長く
なってしまう。

【００１６】なお、マイクロコンピュータにおいて
は、ＰＬＬ回路を介さずに外部クロック信号を入力させ
ており、ロックアップタイムは必要としないが、外部に
レベルシフタを付加する必要がある。

【００１７】本発明の目的は、外部から供給される電源
電圧より内部電源電圧が低いクロック信号生成回路であ
っても、製品テストに際し、外部クロック信号の信号レ
ベルに制約がなく、また、テスト時間を短縮することが
できるクロック信号生成システムを提供することであ
る。

【００１８】

【課題を解決するための手段】上記目的を達成するた
め、本発明に係るクロック信号生成システムは、外部か
ら入力した外部入力信号に基づき内部クロック信号を生
成するクロック信号生成システムにおいて、水晶振動子
が接続される第１及び第２接続端子と、入力信号レベル
を調整する調整手段が内部付加され、外部クロック信号
を入力させる第３接続端子とを有することを特徴として
いる。

【００１９】上記構成を有することにより、クロック信
号生成システムは、水晶振動子が接続される第１及び第
２接続端子、或いは入力信号レベルを調整する調整手段
が内部付加され、外部クロック信号を入力させる第３接
続端子の何れかを介して、外部から入力した外部入力信
号に基づき、内部クロック信号を生成する。

【００２０】これにより、製品テストに際し、第３接続
端子から入力する外部クロック信号は、調整手段により
入力信号レベルが調整され、内部クロック信号の信号レ
ベルに調整されることで、外部クロック信号の信号レベ
ルに制約がなく、また、ＰＬＬ回路を介さずに外部クロ
ック信号を入力させることで、テスト時間を短縮するこ
とができる。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。

【００２２】図１は、本発明の実施の形態に係るクロッ
ク信号生成システムのブロック図である。図１に示すよ
うに、クロック信号生成システム１０は、増幅回路（Ａ
ｍｐ）１１、フィードバック回路１２、波形成形回路１
３、ＰＬＬ回路１４、レベルシフタ１５、クロック信号
検出回路１６、及びＮＯＲゲート回路１７を有してい
る。

【００２３】このクロック信号生成システム１０は、例
えば、１チップのＬＳＩ１８であるマイクロプロセッサ
を中心に構成されたマイクロコンピュータに内蔵され、
ＮＯＲゲート回路１７からの出力は、クロックドライバ
回路１９に入力する。

【００２４】増幅回路１１の入力側と出力側は、それぞ
れ第１の外部入力端子Ｘ１及び第２の外部入力端子Ｘ２
に接続され、レベルシフタ１５の入力側は、第３の外部
入力端子Ｘ３に接続されている。両外部入力端子Ｘ１，
Ｘ２には、水晶振動子Ｘｔａｌが接続され、外部入力端
子Ｘ３には、テスタ（図示しない）から外部クロック信
号ａが入力されたり、他のシステムのクロック発生回路
（図示しない）などから外部クロック信号ａが供給され
る。

【００２５】増幅回路１１と、増幅回路１１に並列接続
されたフィードバック回路１２とからなる発振回路に
は、ストップ信号入力端子Ｓからストップ信号ｂが入力
する。このストップ信号ｂは、発信回路の動作を停止す
るための信号であり、発振回路を停止させてクロック信
号の供給を停止することで、スタンバイ状態時のマイク
ロコンピュータの消費電力を低減させることができる。

【００２６】また、水晶振動子Ｘｔａｌは通常高い発振
周波数を得難いので、ＰＬＬ回路１４を用いて発振周波
数を逓倍し内部クロック信号としている。

【００２７】両外部入力端子Ｘ１，Ｘ２からの入力信号
は、増幅回路１１から波形成形回路１３及びＰＬＬ回路
１４を経てＮＯＲゲート回路１７に入力する。外部入力
端子Ｘ３からの入力信号は、レベルシフタ１５からＮＯ
Ｒゲート回路１７に入力し、同時に、レベルシフタ１５
からの出力信号は、クロック信号検出回路１６を経てス
トップ信号ｃとしてＰＬＬ回路１４に入力する。このス
トップ信号ｃは、自走周波数で発信しているＰＬＬ回路
１４が入力が無くてもクロック信号を出力してしまうの
を防止するための、クロック発振停止用信号である。

【００２８】即ち、クロック信号生成システム１０によ
り、水晶振動子Ｘｔａｌを用いた発振器の出力信号ｄ或
いは外部クロック信号ａに基づいて生成された信号を、
ＮＯＲゲート回路１７により切り換えて、内部クロック
信号ｅとしてクロックドライバ回路１９へ入力させるこ
とができる。この際、外部クロック信号ａは、ＰＬＬ回
路１４を介さずに直接ＮＯＲゲート回路１７に入力す
る。

【００２９】図２は、図１の増幅回路の具体例を示し、
（ａ）はインバータタイプの回路図、（ｂ）はＮＯＲゲ
ートタイプの回路図、（ｃ）はクロックドインバータタ
イプの回路図である。図２に示すように、増幅回路１１
は、例えば、インバータタイプ、ＮＯＲゲートタイプ或
いはクロックドインバータタイプが用いられる。

【００３０】インバータタイプは、電源電圧端子Ｖｄｄ
と接地端子との間に直列接続された、ｎチャネル形のＭ
ＯＳ（以後、ｎＭＯＳと略称）トランジスタＮ１とｐチ
ャネル形のＭＯＳ（以後、ｐＭＯＳと略称）トランジス
タＰ１からなる。各ゲートは外部入力端子Ｘ１に、ドレ
イン接続点は外部入力端子Ｘ２に、それぞれ接続されて
いる（（ａ）参照）。

【００３１】ＮＯＲゲートタイプは、電源電圧端子Ｖｄ
ｄと接地端子との間に直列接続された、２個のｐＭＯＳ
トランジスタＰ１，Ｐ２及び１個のｎＭＯＳトランジス
タＮ１と、ｎＭＯＳトランジスタＮ１に並列接続された
ｎＭＯＳトランジスタＮ２からなる。

【００３２】ｐＭＯＳトランジスタＰ１とｎＭＯＳトラ
ンジスタＮ１の各ゲートは、外部入力端子Ｘ１に、ｐＭ
ＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２の各
ゲートは、ストップ信号入力端子Ｓに、ｐＭＯＳトラン
ジスタＰ２とｎＭＯＳトランジスタＮ１，Ｎ２のドレイ
ン接続点は、外部入力端子Ｘ２に、それぞれ接続されて
いる（（ｂ）参照）。

【００３３】クロックドインバータタイプは、電源電圧
端子Ｖｄｄと接地端子との間に直列接続された、２個の
ｐＭＯＳトランジスタＰ１，Ｐ２と２個のｎＭＯＳトラ
ンジスタＮ１，Ｎ２からなる。

【００３４】ｐＭＯＳトランジスタＰ１のゲートは直
接、ｎＭＯＳトランジスタＮ２のゲートはインバータＩ
を介して、それぞれストップ信号入力端子Ｓに接続さ
れ、ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタ
Ｎ１の各ゲートは、外部入力端子Ｘ１に、ｐＭＯＳトラ
ンジスタＰ２とｎＭＯＳトランジスタＮ１のドレイン接
続点は、外部入力端子Ｘ２に、それぞれ接続されている
（（ｃ）参照）。

【００３５】図３は、図１のフィードバック回路の具体
例を示し、（ａ）は抵抗タイプの回路図、（ｂ）はトラ
ンスファタイプの回路図である。図３に示すように、フ
ィードバック回路１２は、例えば、抵抗タイプ或いはト
ランスファタイプが用いられ、出力端子Ｘ２の電位を電
源電圧Ｖｄｄのほぼ半分、或いは増幅回路１１を構成す
るインバータなどの閾値と同程度になるようにする。

【００３６】抵抗タイプは、両外部入力端子Ｘ１，Ｘ２
間に、抵抗Ｒが接続されている（（ａ）参照）。

【００３７】トランスファタイプは、両外部入力端子Ｘ
１，Ｘ２間に並列接続された、ｐＭＯＳトランジスタＰ
１とｎＭＯＳトランジスタＮ１からなる。ｐＭＯＳトラ
ンジスタＰ１のゲートは直接、ｎＭＯＳトランジスタＮ
１のゲートはインバータＩを介して、共にストップ信号
入力端子Ｓに接続されている（（ｂ）参照）。なお、ト
ランスファゲートを構成するトランジスタＰ１とＮ１
は、増幅回路１１で構成するトランジスタより電流駆動
能力が１桁以上小さいことが望ましい。

【００３８】図４は、図１の波形成形回路の具体例を示
し、（ａ）はインバータタイプの回路図、（ｂ）はシュ
ミットタイプの回路図である。図４に示すように、波形
成形回路１３は、例えば、インバータタイプ或いはシュ
ミットタイプが用いられる。

【００３９】インバータタイプは、電源電圧端子Ｖｄｄ
と接地端子との間に直列接続された、ｐＭＯＳトランジ
スタＰ１及びｎＭＯＳトランジスタＮ１と、ｐＭＯＳト
ランジスタＰ２及びｎＭＯＳトランジスタＮ２とからな
る。

【００４０】ｐＭＯＳトランジスタＰ１及びｎＭＯＳト
ランジスタＮ１の各ゲートは、外部入力端子Ｘ２に、そ
のドレイン接続点は、ｐＭＯＳトランジスタＰ２及びｎ
ＭＯＳトランジスタＮ２の各ゲートに、それぞれ接続さ
れ、ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタ
Ｎ２のドレイン接続点は、波形成形回路１３の出力端子
Ｘ０に接続されている（（ａ）参照）。

【００４１】シュミットタイプは、電源電圧端子Ｖｄｄ
と接地端子との間に直列接続された、２個のｐＭＯＳト
ランジスタＰ１，Ｐ２及び２個のｎＭＯＳトランジスタ
Ｎ１，Ｎ２と、電源電圧端子Ｖｄｄと両ｐＭＯＳトラン
ジスタＰ１，Ｐ２のドレインソース接続点との間に接続
されたｐＭＯＳトランジスタＰ３と、両ｎＭＯＳトラン
ジスタＮ１，Ｎ２のソースドレイン接続点と接地端子と
の間に接続されたｎＭＯＳトランジスタＮ３と、電源電
圧端子Ｖｄｄと接地端子との間に直列接続されたｐＭＯ
ＳトランジスタＰ４及びｎＭＯＳトランジスタＮ４とか
らなる。

【００４２】両ｐＭＯＳトランジスタＰ１，Ｐ２及び両
ｎＭＯＳトランジスタＮ１，Ｎ２の各ゲートは、外部入
力端子Ｘ２に、ｐＭＯＳトランジスタＰ２とｎＭＯＳト
ランジスタＮ１のソースドレイン接続点は、ｐＭＯＳト
ランジスタＰ４及びｎＭＯＳトランジスタＮ４の各ゲー
トに、それぞれ接続されている。ｐＭＯＳトランジスタ
Ｐ３及びｎＭＯＳトランジスタＮ３の各ゲートと、ｐＭ
ＯＳトランジスタＰ４とｎＭＯＳトランジスタＮ４のソ
ースドレイン接続点は、共に波形成形回路１３の出力端
子Ｘ０に接続されている（（ｂ）参照）。

【００４３】図５は、図１のレベルシフタの具体例を示
し、（ａ）はインバータタイプの回路図、（ｂ）はシュ
ミットタイプの回路図である。図５に示すように、レベ
ルシフタ１５は、例えば、インバータタイプ或いはシュ
ミットタイプが用いられる。

【００４４】インバータタイプは、電源電圧端子Ｖｄｄ
と接地端子との間に直列接続された、ｐＭＯＳトランジ
スタＰ１及びｎＭＯＳトランジスタＮ１と、ｐＭＯＳト
ランジスタＰ２及びｎＭＯＳトランジスタＮ２とからな
る。

【００４５】ｐＭＯＳトランジスタＰ１及びｎＭＯＳト
ランジスタＮ１の各ゲートは、外部入力端子Ｘ３に繋が
るレベルシフタ１５の入力端子ｉｎに、ドレイン接続点
は、ｐＭＯＳトランジスタＰ２及びｎＭＯＳトランジス
タＮ２の各ゲートに、それぞれ接続され、ｐＭＯＳトラ
ンジスタＰ２とｎＭＯＳトランジスタＮ２のドレイン接
続点は、レベルシフタ１５の出力端子ｏｕｔに接続され
ている（（ａ）参照）。

【００４６】ｐＭＯＳトランジスタＰ１及びｎＭＯＳト
ランジスタＮ１は、５Ｖ系の高圧入力電圧に対応して、
高圧トランジスタが用いられ、ｐＭＯＳトランジスタＰ
２及びｎＭＯＳトランジスタＮ２は、３Ｖ系の低圧入力
電圧に対応して、低圧トランジスタが用いられる。この
高圧トランジスタと低圧トランジスタは、ドレイン酸化
膜とゲート酸化膜の耐圧の違いにより区別され、高圧ト
ランジスタは耐圧が高められている。

【００４７】シュミットタイプは、電源電圧端子Ｖｄｄ
と接地端子との間に直列接続された、２個のｐＭＯＳト
ランジスタＰ１，Ｐ２及び２個のｎＭＯＳトランジスタ
Ｎ１，Ｎ２と、電源電圧端子Ｖｄｄと両ｐＭＯＳトラン
ジスタＰ１，Ｐ２のドレインソース接続点との間に接続
されたｐＭＯＳトランジスタＰ３と、両ｎＭＯＳトラン
ジスタＮ１，Ｎ２のソースドレイン接続点と接地端子と
の間に接続されたｎＭＯＳトランジスタＮ３とからな
る。

【００４８】このレベルシフタ１５の電源電圧を低電圧
系とすることにより、外部入力端子Ｘ３からの入力が０
〜５Ｖであっても、特性劣化がなく信頼性を持って、０
〜３Ｖに変換することができる。

【００４９】両ｐＭＯＳトランジスタＰ１，Ｐ２及び両
ｎＭＯＳトランジスタＮ１，Ｎ２の各ゲートは、レベル
シフタ１５の入力端子ｉｎに接続され、ｐＭＯＳトラン
ジスタＰ３及びｎＭＯＳトランジスタＮ３の各ゲートは
直接、ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジス
タＮ１のソースドレイン接続点はインバータＩを介し
て、共にレベルシフタ１５の出力端子ｏｕｔに接続され
ている（（ｂ）参照）。

【００５０】両ｐＭＯＳトランジスタＰ１，Ｐ２及び両
ｎＭＯＳトランジスタＮ１，Ｎ２は、５Ｖ系の高圧入力
電圧に対応して、高圧トランジスタが用いられ、ｐＭＯ
ＳトランジスタＰ３及びｎＭＯＳトランジスタＮ３は、
３Ｖ系の低圧入力電圧に対応して、低圧トランジスタが
用いられる。

【００５１】図６は、図１のクロック信号検出回路を説
明し、（ａ）は具体例を示す回路図、（ｂ）は出力波形
図である。図６に示すように、クロック信号検出回路１
６は、電源電圧端子Ｖｄｄと接地端子との間に直列接続
された、ｐＭＯＳトランジスタＰ１及びｎＭＯＳトラン
ジスタＮ１と、ｐＭＯＳトランジスタＰ２及びｎＭＯＳ
トランジスタＮ２とからなり、ｐＭＯＳトランジスタＰ
１とｎＭＯＳトランジスタＮ１のソースドレイン接続点
と接地端子の間には、コンデンサＣが接続されている。

【００５２】ｐＭＯＳトランジスタＰ１及びｎＭＯＳト
ランジスタＮ１の各ゲートは、レベルシフタ１５の出力
端子ｏｕｔに繋がるクロック信号検出回路１６の入力端
子ｉｎに、そのドレイン接続点は、ｐＭＯＳトランジス
タＰ２及びｎＭＯＳトランジスタＮ２の各ゲートに、そ
れぞれ接続され、ｐＭＯＳトランジスタＰ２とｎＭＯＳ
トランジスタＮ２のドレイン接続点は、クロック信号検
出回路１６の出力端子ｏｕｔに接続されている（（ａ）
参照）。

【００５３】ここで、ｐＭＯＳトランジスタＰ１とｎＭ
ＯＳトランジスタＮ１のそれぞれのトランジスタサイズ
ＧｍＰ１，ＧｍＮ１が、ＧｍＰ１＜ＧｍＮ１である場
合、外部入力端子Ｘ３からの入力電圧、クロック信号検
出回路１６のソースドレイン接続点の電圧Ｖ１、及び出
力端子ｏｕｔからの出力電圧は、図６（ｂ）に示すよう
になる。なお、閾値ｆは、ｐＭＯＳトランジスタＰ２と
ｎＭＯＳトランジスタＮ２で構成するインバータで設定
された閾値である。

【００５４】図７は、図１のクロック信号生成システム
の具体例を示す回路図である。図７に示すように、クロ
ック信号生成システム２０は、インバータタイプ（図２
参照）の増幅回路１１、抵抗タイプ（図３参照）のフィ
ードバック回路１２、波形成形回路２１、ＰＬＬ回路１
４、レベルシフタ２２、クロック信号検出回路１６、Ｎ
ＯＲゲート回路２３に加えて、保護回路２４，２５，２
６を有している。

【００５５】波形成形回路２１は、インバータタイプ
（図４参照）の一方のｐＭＯＳトランジスタＰ１及びｎ
ＭＯＳトランジスタＮ１からなり、その各ゲートは増幅
回路１１に、そのドレイン接続点はＰＬＬ回路１４に、
それぞれ接続されている。

【００５６】レベルシフタ２２は、インバータタイプ
（図５参照）の一方のｐＭＯＳトランジスタＰ２及びｎ
ＭＯＳトランジスタＮ２からなり、その各ゲートは保護
回路２６に、そのドレイン接続点はクロック信号検出回
路１６及びＮＯＲゲート回路２３に、それぞれ接続され
ている。

【００５７】ＮＯＲゲート回路２３は、内部電源電圧端
子Ｖｄｄと接地端子との間に直列接続された、２個のｐ
ＭＯＳトランジスタＰ１，Ｐ２及び１個のｎＭＯＳトラ
ンジスタＮ１と、ｎＭＯＳトランジスタＮ１に並列接続
されたｎＭＯＳトランジスタＮ２からなる。

【００５８】ｐＭＯＳトランジスタＰ１とｎＭＯＳトラ
ンジスタＮ１の各ゲートは、ＰＬＬ回路１４に、ｐＭＯ
ＳトランジスタＰ２とｎＭＯＳトランジスタＮ２の各ゲ
ートは、レベルシフタ２２に、ｐＭＯＳトランジスタＰ
２とｎＭＯＳトランジスタＮ１，Ｎ２のドレイン接続点
は、出力端子に、それぞれ接続されている。この出力端
子を介し、クロック信号生成システム２０の出力が、内
部クロック信号ｅとしてクロックドライバ回路（図示し
ない）へ入力する。

【００５９】各保護回路２４，２５，２６は、内部電源
電圧端子Ｖｄｄと接地端子との間に直列接続された、ｐ
ＭＯＳトランジスタＰ１及びｎＭＯＳトランジスタＮ１
からなり、ｐＭＯＳトランジスタＰ１のゲートは内部電
源電圧端子Ｖｄｄに、ｎＭＯＳトランジスタＮ１のゲー
トは接地端子に、それぞれ接続されている。なお、保護
回路２６のｐＭＯＳトランジスタＰ１及びｎＭＯＳトラ
ンジスタＮ１は、５Ｖ系または３Ｖ系の高圧入力電圧に
対応して、高圧トランジスタが用いられており、且つ、
ｐＭＯＳトランジスタのウエル電位または基板電位は、
外部クロックの振幅以上の電圧に設定する必要がある。
例えば、外部クロックの振幅が３ＶであればＶｄｄ２に
３Ｖを供給し、振幅が５ＶであればＶｄｄ２を５Ｖにす
る。

【００６０】外部入力端子Ｘ１は、保護回路２４のｐＭ
ＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１のド
レイン接続点を介して、増幅回路１１の入力端子に接続
され、外部入力端子Ｘ２は、同様に、保護回路２５のド
レイン接続点を介して、増幅回路１１の出力端子に接続
されている。外部入力端子Ｘ３は、同様に、保護回路２
６のドレイン接続点を介して、レベルシフタ２２の各ゲ
ートに接続されている。

【００６１】上記構成を有するクロック信号生成システ
ム２０において、水晶振動子Ｘｔａｌによる発振信号を
使用する場合は、外部入力端子Ｘ３をロー（Ｌｏｗ）レ
ベルとし、両外部入力端子Ｘ１，Ｘ２間に水晶振動子Ｘ
ｔａｌを接続する。これにより、クロックドライバ回路
に、水晶振動子Ｘｔａｌからの発振信号が入力される。
一方、外部クロック信号を使用する場合は、外部入力端
子Ｘ１をローレベルとし、外部入力端子Ｘ３に外部クロ
ック信号ａを入力する。これにより、クロックドライバ
回路に、外部クロック信号ａが入力される。

【００６２】このように、本発明によれば、発振回路用
の水晶振動子Ｘｔａｌが接続される外部入力端子Ｘ１，
Ｘ２とは別に、独立した外部入力端子Ｘ３を設けてい
る。この外部入力端子Ｘ３は、クロック信号生成システ
ム２０に内蔵されたレベルシフタが付加されると共に、
外部クロック信号の電圧では保護回路２６にリークが生
じないようにし、さらにＰＬＬ回路１４には接続されて
いない。

【００６３】これにより、水晶振動子Ｘｔａｌの発振振
幅から独立して、外部入力端子Ｘ３から入力した信号の
レベルを決定することができる。即ち、外部入力端子Ｘ
３を介して外部から供給される信号のレベルを自由に設
定できるので、駆動電圧が入出力（Ｉ／Ｏ）部は５Ｖ系
で内部は３Ｖ系、２Ｖ系と異なった電圧構成であって
も、外部クロック信号ａの信号レベルの自由化が可能に
なり、レベルシフタを外部接続する必要がなくなる。

【００６４】また、テストに際し、外部入力端子Ｘ３か
ら入力させた高速のクロック信号を、ＰＬＬ回路１４を
介することなく直接クロックドライバ回路に入力するこ
とができるため、ＰＬＬ回路１４のロックアップタイム
待ちが無くなり、テスト時間短縮によるテストの高速化
が可能になる。

【００６５】

【発明の効果】以上説明したように、本発明によれば、
水晶振動子が接続される第１及び第２接続端子、或いは
入力信号レベルを調整する調整手段が内部付加され、外
部クロック信号を入力させる第３接続端子の何れかを介
して、外部から入力した外部入力信号に基づき、内部ク
ロック信号を生成するので、製品テストに際し、第３接
続端子から入力する外部クロック信号は、調整手段によ
り入力信号レベルが調整され、内部クロック信号の信号
レベルに調整されることで、外部クロック信号の信号レ
ベルの制約がなく、また、ＰＬＬ回路を介さずに外部ク
ロック信号を入力させることで、テスト時間を短縮する
ことができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係るクロック信号生成シ
ステムのブロック図である。

【図２】図１の増幅回路の具体例を示し、（ａ）はイン
バータタイプの回路図、（ｂ）はＮＡＮＤゲートタイプ
の回路図、（ｃ）はクロックドインバータタイプの回路
図である。

【図３】図１のフィードバック回路の具体例を示し、
（ａ）は抵抗タイプの回路図、（ｂ）はトランスファタ
イプの回路図である。

【図４】図１の波形成形回路の具体例を示し、（ａ）は
インバータタイプの回路図、（ｂ）はシュミットタイプ
の回路図である。

【図５】図１のレベルシフタの具体例を示し、（ａ）は
インバータタイプの回路図、（ｂ）はシュミットタイプ
の回路図である。

【図６】図１のクロック信号検出回路を説明し、（ａ）
は具体例を示す回路図、（ｂ）は出力波形図である。

【図７】図１のクロック信号生成システムの具体例を示
す回路図である。

【図８】従来のクロック信号生成回路を示し、（ａ）は
水晶振動子を用いる場合のブロック図、（ｂ）は外部ク
ロック信号を用いる場合のブロック図である。

【符号の説明】

１０，２０クロック信号生成システム１１増幅回路１２フィードバック回路１３，２１波形成形回路１４ＰＬＬ回路１５，２２レベルシフタ１６クロック信号検出回路１７，２３ＮＯＲゲート回路１８ＬＳＩ１９クロックドライバ回路２４，２５，２６保護回路ＣコンデンサＳストップ信号入力端子Ｎ１，Ｎ２，Ｎ３，Ｎ４ｎＭＯＳトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４ｐＭＯＳトランジスタＲ抵抗Ｖｄｄ電源電圧端子Ｘ１，Ｘ２，Ｘ３外部入力端子ａ外部クロック信号ｂ，ｃストップ信号ｄ出力信号ｅ内部クロック信号

Claims

【特許請求の範囲】

【請求項１】外部から入力した入力信号に基づき内部ク
ロック信号を生成するクロック信号生成システムにおい
て、水晶振動子が接続される第１及び第２外部入力端子と、入力信号レベルを調整する調整手段が内部付加され、外
部クロック信号を入力させる第３外部入力端子とを有す
ることを特徴とするクロック信号生成システム。
【請求項２】前記調整手段は、外部クロック信号の信号
レベルを、前記内部クロック信号の信号レベルに調整す
るレベルシフタであることを特徴とする請求項１に記載
のクロック信号生成システム。
【請求項３】前記第３接続端子は、ＰＬＬ回路を介さず
に前記外部クロック信号を入力させることを特徴とする
請求項１または２に記載のクロック信号生成システム。
【請求項４】前記第１及び第２外部入力端子からの入力
と、前記第３外部入力端子からの入力は、各端子の信号
レベルによって切り換えられることを特徴とする請求項
１〜３のいずれかに記載のクロック信号生成システム。
【請求項５】前記第１及び第２外部入力端子からの入力
と前記第３外部入力端子からの入力との切り換えは、前
記内部クロック信号の信号レベルに対応したゲート出力
を得るＮＡＮＤゲートにより行われることを特徴とする
請求項４に記載のクロック信号生成システム。
【請求項６】前記レベルシフタからの出力信号が入力
し、発振信号が入力するＰＬＬ回路からの出力を停止さ
せるクロック信号停止手段を有することを特徴とする請
求項１〜５のいずれかに記載のクロック信号生成システ
ム。
【請求項７】前記第１，２，３の各外部入力端子からの
入力信号は、保護回路を介して入力することを特徴とす
る請求項１〜６のいずれかに記載のクロック信号生成シ
ステム。
【請求項８】前記第３接続端子の保護回路は、高圧電源
用の高圧トランジスタにより形成されることを特徴とす
る請求項７に記載のクロック信号生成システム。
【請求項９】外部から入力した入力信号に基づき内部ク
ロック信号を生成するクロック信号生成システムにおい
て、水晶振動子が接続される第１及び第２外部入力端子と、前記第１及び第２外部入力端子から独立した第３外部入
力端子と、前記第１及び第２外部入力端子に接続され、増幅回路と
フィードバック回路からなる発振回路と、前記発振回路からの出力信号が入力する波形成形回路
と、前記波形成形回路からの出力信号が入力するＰＬＬ回路
と、前記第３外部入力端子に接続されたレベルシフタと、前記レベルシフタからの出力信号が入力し、前記ＰＬＬ
回路にストップ信号を出力するクロック信号検出回路
と、前記ＰＬＬ回路及び前記クロック信号検出回路からの出
力信号が入力するＮＯＲゲート回路とを有し、前記ＮＯＲゲート回路からの出力信号を内部クロック信
号としてクロックドライバ回路に入力させることを特徴
とするクロック信号生成システム。
【請求項１０】１チップのＬＳＩに内蔵されることを特
徴とする請求項１〜９のいずれかに記載のクロック信号
生成システム。