CN114063704A - 一种rtc时钟电路 - Google Patents

Abstract

本申请公开了一种RTC时钟电路，包括第一处理器1、第二处理器2和晶体模块3；晶体模块3与第一处理器1的时钟信号输入接口21相连，用于向第一处理器1提供时钟信号；第一处理器1的时钟测试接口RTCCLK与第二处理器2的时钟输入接口连接22；第一处理器1通过时钟测试接口RTCCLK将晶体模块3的时钟信号转发至第二处理器2，为第二处理器2提供时钟信号。本申请利用一个晶体模块3为两个处理器提供时钟信号，两个处理器的两个时钟输入源是同源的，将两个处理器的时钟源的差异降到了最低，系统运行过程中计算出来的时间更加精确，确保了时钟信号的统一，提高了系统稳定性，同时因只采用一个晶体模块3，减少了系统成本。

Description

一种RTC时钟电路

技术领域

本发明涉及计算机技术领域，特别涉及一种RTC时钟电路。

背景技术

实时时钟(RTC，Real_Time Clock)组件为服务器系统提供准确的时间 和日期信息。根据从32.768K晶振生成的周期为1秒的脉冲中断，来实现每秒 的时间与日期的更新。时钟精度取决于所使用晶振的精度，RTC时钟支持任 何开始和结束日期，以及可编程的时间。RTC组件拥有一组连续计数的计数 器可提供时钟日历功能，修改计数器的值可以重新设置系统当前的时间和日 期。在系统复位或从待机模式唤醒后RTC的设置和时间维持不变。但在系统 复位后，会自动禁止访问后备寄存器和RTC，以防止对后备区域的意外写操作。当系统需要当前时间或者日期时，使用RTC组件。在不需要当前时间和 日期，但需要事件的精确事件时，也可以使用RTC。

现有双路服务器的RTC时钟系统设计如图1所示，为两个相同的时钟晶体 模块3(11和12)，分别为两个处理器(13和14)提供外部时钟源，两个晶体 模块3增加了系统设计成本。晶体模块3输出的时钟频率精度取决于晶体本体 的精度和负载电容的大小。如果负载电容比晶体需要的电容小，振荡器运行 得更快；如果负载电容比晶体需要的电容大，振荡器运行得更慢；由于现有 技术中难以确保两个晶体模块3完全一样，两个晶体模块3之间参数可能会存 在差异，导致输出的时钟精度也存在差异，这样对系统的稳定性影响是比较大的。

为此需要一种更为稳定的时钟电路。

发明内容

有鉴于此，本发明的目的在于提供一种RTC时钟电路，提高稳定性。其 具体方案如下：

一种RTC时钟电路，包括第一处理器1、第二处理器2和晶体模块3；

所述晶体模块3与所述第一处理器1的时钟信号输入接口21相连，用于 向所述第一处理器1提供时钟信号；

所述第一处理器1的时钟测试接口RTCCLK与所述第二处理器2的时钟 输入接口连接22；

所述第一处理器1通过所述时钟测试接口RTCCLK将所述晶体模块3的 时钟信号转发至所述第二处理器2，为所述第二处理器2提供时钟信号。

可选的，还包括用于提供1.8V电源的，分别与所述第一处理器1和所述 第二处理器2链接的LDO降压电路4。

可选的，所述LDO降压电路4包括用于向所述第一处理器1供电的第一 LDO降压电路41和用于向所述第二处理器2供电的第二LDO降压电路42。

可选的，所述晶体模块3包括晶体、第一负载电容、第二负载电容和并 联反馈电阻。

可选的，所述第一负载电容的输出端与所述第一处理器1的时钟信号输 入接口21中的32K_X1接口相连，所述第二负载电容的输出端与所述第一处 理器1的时钟信号输入接口21中的32K_X2接口连接。

可选的，所述第一处理器1的时钟测试接口RTCCLK与所述第二处理器 2的时钟信号输入接口中的32K_X1接口连接。

可选的，所述晶体模块3内部器件间距小于等于2mm。

可选的，所述第一处理器1与所述第二处理器2的间距小于等于40mm。

可选的，所述第二处理器2的时钟测试接口RTCCLK与下一个处理器的 时钟信号输入接口连接，用于向下一个处理器提供所述晶体模块3的时钟信 号。

本发明中，RTC时钟电路，包括第一处理器1、第二处理器2和晶体模 块3；晶体模块3与第一处理器1的时钟信号输入接口21相连，用于向第一 处理器1提供时钟信号；第一处理器1的时钟测试接口RTCCLK与第二处理 器2的时钟输入接口连接22；第一处理器1通过时钟测试接口RTCCLK将晶 体模块3的时钟信号转发至第二处理器2，为第二处理器2提供时钟信号。

本发明利用一个晶体模块3为两个处理器提供时钟信号，两个处理器的 两个时钟输入源是同源的，将两个处理器的时钟源的差异降到了最低，系统 运行过程中计算出来的时间更加精确，确保了时钟信号的统一，避免了处理 器之间因时钟信号的差异导致系统崩溃的可能性，提高了系统稳定性，同时 因只采用一个晶体模块3，减少了系统成本。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实 施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面 描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不 付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为现有技术中公开的一种时钟电路结构示意图。

图2为本发明实施例公开的一种RTC时钟电路结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行 清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而 不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做 出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例公开了一种RTC时钟电路，参见图2所示，该包括第一处 理器1、第二处理器2和晶体模块3；

晶体模块3与第一处理器1的时钟信号输入接口21相连，用于向第一处 理器1提供时钟信号；

第一处理器1的时钟测试接口RTCCLK与第二处理器2的时钟输入接口 连接22；

第一处理器1通过时钟测试接口RTCCLK将晶体模块3的时钟信号转发 至第二处理器2，为第二处理器2提供时钟信号。

具体的，处理器的时钟测试接口RTCCLK在测试用时，同样会转发处理 器接收到的晶体模块3输入的时钟信号至测试设备，以便维护人员查看输入 至处理器中的时钟信号是否正常。因此，本发明实施例利用测试接口将第一 处理器1接收到的晶体模块3发送的时钟信号通过第二处理器2的时钟信号 输入接口转发至第二处理器2中，使第一处理器1与第二处理器2共用同一 个晶体模块3的时钟信号，不再需要使用两个晶体模块3分别向第一处理器1 和第二处理器2提供时钟信号，使用同一个晶体模块3的时钟信号，能够确 保第一处理器1与第二处理器2的时钟信号一致，例如，能够确保第一处理 器1与第二处理器2对于1秒的时长相同，而不会因使用不同的晶体模块3 造成两个处理器同样对于1秒的时长定义不同，现有技术中有可能因为晶体 模块3区别，使得第一处理器1的1秒对应实际的1.001秒，第二处理器2的 1秒对应实际的0.999秒，致使第一处理器1与第二处理器2之间存在0.002秒的误差。

需要说明的是，虽然第二处理器2接收到晶体模块3的时钟信号使，存 在延迟，但是首先因第一处理器1与第二处理器2间隔较近，优选最大间隔 不超过40mm，因此延迟较小，同时即使存在一定的延迟，也无所谓，只要在 线性任务阶段考虑到延迟即可，不会影响系统的稳定性，不会因时钟信号不 同造成系统的崩溃。

可见，本发明实施例利用一个晶体模块3为两个处理器提供时钟信号， 两个处理器的两个时钟输入源是同源的，将两个处理器的时钟源的差异降到 了最低，系统运行过程中计算出来的时间更加精确，确保了时钟信号的统一， 避免了处理器之间因时钟信号的差异导致系统崩溃的可能性，提高了系统稳 定性，同时因只采用一个晶体模块3，减少了系统成本。

具体的，上述晶体模块3可以具体包括晶体、第一负载电容、第二负载 电容和并联反馈电阻。

其中，第一负载电容的输出端与第一处理器1的时钟信号输入接口21中 的32K_X1接口相连，第二负载电容的输出端与第一处理器1的时钟信号输 入接口21中的32K_X2接口连接。

具体的，上述第一处理器1的时钟测试接口RTCCLK与第二处理器2的 时钟信号输入接口中的32K_X1接口连接。

具体的，还包括用于提供1.8V电源的，分别与第一处理器1和第二处理 器2链接的LDO降压电路4(LDO，low dropout regulator，低压差线性稳压 器)。

具体的，LDO降压电路4能够提供更为稳定的供电，提高系统的稳定性。

具体的，上述LDO降压电路4可以包括用于向第一处理器1供电的第一 LDO降压电路41和用于向第二处理器2供电的第二LDO降压电路42。

具体的，为了提高时钟频率的稳定度，晶体模块3内部器件应采用紧凑 型布局，尽可能缩短布线长度，以减少杂散电容，为此晶体模块3内部器件 间距应小于等于2mm。此外，由于RTC的晶振输入电路具有很高的输入阻抗， 很容易耦合系统其余电路的高频干扰，而干扰信号被耦合到晶体引脚导致时 钟数的增加或者减少，因此，晶体模块3中的晶体应改尽量靠近处理器放置。

具体的，同样为了增加抗干扰性，同时也是为了减少延迟，第一处理器1 与第二处理器2的间距小于等于40mm。

可以理解的是，根据实际应用需要，可以利用时钟测试接口RTCCLK继 续扩展，例如将第二处理器2的时钟测试接口RTCCLK继续与下一个处理器 的时钟信号输入接口连接，用于向下一个处理器提供晶体模块3的时钟信号， 从而实现3个处理器使用同一个时钟信号源，甚至是4个处理器。

其中，晶体模块3可以采用32.768K晶体电路。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语 仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求 或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术 语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而 使得包括一系列要素的过程、、物品或者设备不仅包括那些要素，而且还包 括没有明确列出的其他要素，或者是还包括为这种过程、、物品或者设备所 固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要 素，并不排除在包括所述要素的过程、、物品或者设备中还存在另外的相同 要素。

专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示 例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现， 为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性 地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行， 取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定 的应用来使用不同来实现所描述的功能，但是这种实现不应认为超出本发明 的范围。

以上对本发明所提供的技术内容进行了详细介绍，本文中应用了具体个 例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助 理解本发明的及其核心思想；同时，对于本领域的一般技术人员，依据本发 明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说 明书内容不应理解为对本发明的限制。

Claims (9)

1.一种RTC时钟电路，其特征在于，包括第一处理器1、第二处理器2和晶体模块3；

所述晶体模块3与所述第一处理器1的时钟信号输入接口21相连，用于向所述第一处理器1提供时钟信号；

所述第一处理器1的时钟测试接口RTCCLK与所述第二处理器2的时钟输入接口连接22；

所述第一处理器1通过所述时钟测试接口RTCCLK将所述晶体模块3的时钟信号转发至所述第二处理器2，为所述第二处理器2提供时钟信号。

2.根据权利要求1所述的RTC时钟电路，其特征在于，还包括用于提供1.8V电源的，分别与所述第一处理器1和所述第二处理器2链接的LDO降压电路4。

3.根据权利要求2所述的RTC时钟电路，其特征在于，所述LDO降压电路4包括用于向所述第一处理器1供电的第一LDO降压电路41和用于向所述第二处理器2供电的第二LDO降压电路42。

4.根据权利要求3所述的RTC时钟电路，其特征在于，所述晶体模块3包括晶体、第一负载电容、第二负载电容和并联反馈电阻。

5.根据权利要求4所述的RTC时钟电路，其特征在于，所述第一负载电容的输出端与所述第一处理器1的时钟信号输入接口21中的32K_X1接口相连，所述第二负载电容的输出端与所述第一处理器1的时钟信号输入接口21中的32K_X2接口连接。

6.根据权利要求5所述的RTC时钟电路，其特征在于，所述第一处理器1的时钟测试接口RTCCLK与所述第二处理器2的时钟信号输入接口中的32K_X1接口连接。

7.根据权利要求4所述的RTC时钟电路，其特征在于，所述晶体模块3内部器件间距小于等于2mm。

8.根据权利要求4所述的RTC时钟电路，其特征在于，所述第一处理器1与所述第二处理器2的间距小于等于40mm。

9.根据权利要求1至8任一项所述的RTC时钟电路，其特征在于，所述第二处理器2的时钟测试接口RTCCLK与下一个处理器的时钟信号输入接口连接，用于向下一个处理器提供所述晶体模块3的时钟信号。

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