CN111124775A - 一种上电时序异常检测方法、装置、mcu及存储介质 - Google Patents
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Abstract
本申请公开了一种应用于MCU的上电时序异常检测方法，充分利用了MCU这个带外控制器，通过SPI总线建立起的MCU与CPLD之间的连接，并控制CPLD工作在SPI slave模式、MCU工作在SPI master模式，使得MCU拥有了可从CPLD的SPI寄存器中读取信息的能力。使得CPLD记录在SPI寄存器的各上电操作的控制信号可以被MCU实时获取到，基于此MCU可以轻易计算得到各上电阶段的实际延迟，从而得以通过与标准延迟之间的对比判定出哪些上电阶段存在异常。应用本方案，使得上电时序异常检测变得简单、易行，且无需接入示波器等大型检测仪器。本申请还同时公开了一种应用于MCU的上电时序检测装置、MCU及可读存储介质，具有上述有益效果。
Description
技术领域
本申请涉及服务器启动管理技术领域，特别涉及一种应用于MCU的上电时序异常检测方法、装置，以及一种MCU和可读存储介质。
背景技术
随着信息技术的发展，网络和数据中心存储和处理的数据越来越多，数据中心的核心硬件设备是服务器，服务器的稳定运行关系到数据中心的正常有序工作。
服务器是由机箱、各式各样的板卡和cable线(有线电视电缆，此处用于作为传输数据的介质)做成的系统，其中相互连接的板卡是服务器工作的电气基础。服务器板卡中有大大小小的芯片，比较核心和重要的芯片例如CPU(中央处理器)、PCH(PlatformController Hub，集成南桥芯片)、DIMM(Dual-Inline-Memory-Modules，双列直插式存储模块，内存芯片)、网卡芯片、PCIe设备(Peripheral Component Interconnec Express，高速串行计算机扩展总线标准，此处指支持该标准的设备)等，都有对上电时序的要求，通常由主板上的CPLD(Complex Programmable Logic Device,复杂可编程逻辑器件)来控制整个服务器系统的上电时序。
主板的上电时序是否正确，将直接影响到系统能否正常工作，所以对上电时序的测量和检查是十分必要且重要的。在研发设计阶段可通过示波器测量得到上电时序，从而保证在研发设计阶段的正确性。但在后续的测试debug、生产以及后续的使用阶段，如果有主板不上电，或者有设备不能正常工作等可能因为上电时序方面引发的问题，将因很难连接示波器使得温度难以定位。
因此，如何克服上述现有技术存在的技术缺陷，是本领域技术人员亟待解决的问题。
发明内容
本申请的目的是提供一种应用于MCU的上电时序异常检测方法、装置，以及一种相应的MCU和可读存储介质，旨在能够通过MCU提供一种便捷的、覆盖服务器或板卡全生命周期的上电时序异常检测机制，从而精准定位异常来源。
为实现上述目的，本申请首先提供了一种应用于MCU的上电时序异常检测方法，包括：
通过SPI总线读取记录在CPLD的SPI寄存器中的各上电控制信号；其中，所述CPLD工作在SPI slave模式，所述MCU工作在SPI master模式；
根据各所述上电控制信号之间的间隔，计算得到各实际延迟；
做各所述实际延迟分别与相应的标准延迟之间的比较，得到比较结果；
将比较结果中超出相应标准延迟的实际延迟所属的上电阶段判定为异常上电阶段；
将比较结果中未超出相应标准延时的时间延时所属的上电阶段判定为正常上电阶段。
可选的，该上电时序异常检测方法还包括：
通过UART总线连接至COM口；
将包括所述实际延迟、相应的标准延迟、各上电阶段的起始终止时间在内的上电信息通过所述COM口输出，以通过连接至所述COM口的输出设备显示或打印所述上电信息。
可选的，该上电时序异常检测方法还包括：
通过重复试验的方式验证所述异常上电阶段是否确实存在问题；
当经重复试验后发现所述异常上电阶段确实存在问题，为所述异常上电阶段附加异常标记，并通过预设路径反馈包含有附加有所述异常标记的异常上电阶段的异常提示信息。
可选的，在做各所述实际延迟分别与相应的标准延迟之间的比较之前，还包括：
获取所述CPLD所处硬件环境的上电启动固件的版本信息；
选择与所述版本信息相对应的目标标准延时；
对应的，做各所述实际延迟分别与相应的标准延迟之间的比较，包括：
做各所述实际延迟分别与相应的目标标准延时之间的比较。
为实现上述目的，本申请还提供了一种应用于MCU的上电时序异常检测装置，包括：
控制信号读取单元，用于通过SPI总线读取记录在CPLD的SPI寄存器中的各上电控制信号；其中，所述CPLD工作在SPI slave模式，所述MCU工作在SPI master模式；
实际延迟计算单元，用于根据各所述上电控制信号之间的间隔，计算得到各实际延迟；
延迟比较单元，用于做各所述实际延迟分别与相应的标准延迟之间的比较，得到比较结果；
异常上电阶段判定单元，用于将比较结果中超出相应标准延迟的实际延迟所属的上电阶段判定为异常上电阶段；
正常上电阶段判定单元，用于将比较结果中未超出相应标准延时的时间延时所属的上电阶段判定为正常上电阶段。
可选的，该上电时序异常检测装置还包括：
COM口连接单元，用于通过UART总线连接至COM口；
上电信息输出单元，用于将包括所述实际延迟、相应的标准延迟、各上电阶段的起始终止时间在内的上电信息通过所述COM口输出，以通过连接至所述COM口的输出设备显示或打印所述上电信息。
可选的，该上电时序异常检测装置还包括：
重复验证单元，用于通过重复试验的方式验证所述异常上电阶段是否确实存在问题；
标记附加及反馈单元，用于当经重复试验后发现所述异常上电阶段确实存在问题，为所述异常上电阶段附加异常标记，并通过预设路径反馈包含有附加有所述异常标记的异常上电阶段的异常提示信息。
可选的，该上电时序异常检测装置还包括：
版本信息获取单元，用于在做各所述实际延迟分别与相应的标准延迟之间的比较之前，获取所述CPLD所处硬件环境的上电启动固件的版本信息；
匹配标准延迟选择单元，用于选择与所述版本信息相对应的目标标准延时；
对应的，所述延迟比较单元包括：
匹配延迟比较子单元，用于做各所述实际延迟分别与相应的目标标准延时之间的比较。
为实现上述目的，本申请还提供了一种MCU，该MCU包括：
存储器，用于存储计算机程序；
处理器，用于在执行所述计算机程序时实现如上述内容所描述的应用于MCU的上电时序异常检测方法的各步骤。
为实现上述目的，本申请还提供了一种可读存储介质，所述可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如上述内容所描述的应用于MCU的上电时序异常检测方法的各步骤。
本申请提供的一种应用于MCU的上电时序异常检测方法，包括：通过SPI总线读取记录在所述CPLD的SPI寄存器中的各上电控制信号；其中，所述CPLD工作在SPI slave模式，所述MCU工作在SPI master模式；根据各所述上电控制信号之间的间隔，计算得到各实际延迟；做各所述实际延迟分别与相应的标准延迟之间的比较，得到比较结果；将比较结果中超出相应标准延迟的实际延迟所属的上电阶段判定为异常上电阶段；将比较结果中未超出相应标准延时的时间延时所属的上电阶段判定为正常上电阶段。
根据本申请提供的应用于MCU的上电时序异常检测方法可以看出，本申请充分利用了MCU这个带外控制器，通过SPI总线建立起的MCU与CPLD之间的连接，并控制CPLD工作在SPI slave模式、MCU工作在SPI master模式，使得MCU拥有了可从CPLD的SPI寄存器中读取信息的能力。使得CPLD记录在SPI寄存器的各上电操作的控制信号可以被MCU实时获取到，基于此MCU可以轻易计算得到各上电阶段的实际延迟，从而得以通过与标准延迟之间的对比判定出哪些上电阶段存在异常。应用本方案，使得上电时序异常检测变得简单、易行，且无需接入示波器等大型检测仪器。
本申请同时还提供了一种应用于MCU的上电时序检测装置、MCU及可读存储介质，具有上述有益效果，在此不再赘述。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本申请实施例提供的一种应用于MCU的上电时序异常检测方法的流程图；
图2为本申请实施例提供的一种应用于MCU的一种输出上电信息的方法的流程图；
图3为本申请实施例提供的一种连接示意图；
图4为本申请实施例提供的一种上电时序异常检测的一级流程示意图；
图5为本申请实施例提供的一种CPLD的执行流程示意图；
图6为本申请实施例提供的一种MCU的执行流程示意图；
图7为本申请实施例提供的一种应用于MCU的上电时序异常检测装置的结构示意图。
具体实施方式
本申请的目的是提供一种应用于MCU的上电时序异常检测方法、装置，以及一种相应的MCU和可读存储介质，旨在能够通过MCU提供一种便捷的、覆盖服务器或板卡全生命周期的上电时序异常检测机制，从而精准定位异常来源。
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。
请参见图1，图1为本申请实施例所提供的一种应用于MCU的上电时序异常检测方法的流程图，其包括以下步骤：
S101：通过SPI总线读取记录在CPLD的SPI寄存器中的各上电控制信号；
本步骤旨在由MCU(Microcontroller Unit，微控制单元)通过SPI总线从CPLD的SPI寄存器(Register)中获取各上电控制信息。其中，MCU预先与CPLD通过SPI总线建立有物理连接，以为MCU从CPLD的SPI寄存器中获取信号提供基础条件，还需要说明的是，为实现本步骤的目的，还需要预先设置MCU工作在SPI master模式、设置CPLD工作在SPI slave模式，只有满足模式上的相互关系才能实现MCU从CPLD中获取信息的目的。
根据本申请背景技术部分可知，上电时序中的各阶段均是由CPLD进行控制，CPLD会将控制过程中的各信号的电平高地变化记录在SPI寄存器中，研发设计时也是使用示波器接入SPI寄存器来观测波形的变化，但在后续阶段完成封装后，受空间、环境因素将不便再使用示波器接入。
还需要说明的是，在本步骤之前，还首先需要向CPLD和MCU所在的服务器的PSU(Power Supply Unit，电源装置)接入AC电源线，从而使得PSU输出P12V_STBY电，随后VR输出standby电，使得CPLD和MCU先完成上电并正常工作。随后，随着使用者按下服务器的开机按键，CPLD将根据收到的按键信号开始按照预设上电时序依次启动各部分。
S102：根据各上电控制信号之间的间隔，计算得到各实际延迟；
在S101的基础上，本步骤旨在由MCU根据获取的各上电控制信号之间的间隔，计算得到各实际延迟。假定读取到第一控制信号的时间点为T1，读取到第二控制信号的时间点为T2，则在第一控制信号对应的上电阶段的实际延迟为T2-T1。
S103：做各实际延迟分别与相应的标准延迟之间的比较，得到比较结果；
本步骤旨在由MCU做各实际延迟与相应的标准延迟之间的比较，以得到是否处于标准延迟的误差允许范围内的比较结果。其中，每个上电阶段的标准延迟及其误差允许范围可以事先记录在该MCU中，也可以事先记录在能够供MCU获取到的存储介质中，以使MCU可以直接得到比较结果。
S104：将比较结果中超出相应标准延迟的实际延迟所属的上电阶段判定为异常上电阶段；
S105：将比较结果中未超出相应标准延时的时间延时所属的上电阶段判定为正常上电阶段。
S104的S105分别为比较结果的两种不同具体表现所对应的后续判定过程，若实际延迟超出相应的标准延迟，其对应的上电阶段将被判定为异常上电阶段，相反，将被判定为正常上电阶段。
当然，若出于尽可能少的减少MCU运算压力的考虑，还可以将S103、S104和S105交由其他功能应用或器件来实现，即仅需要MCU将从CPLD的SPI寄存器中记录的各上电控制信号的时间点读取出来即可，这也正是现有技术存在的主要技术缺陷，只要将关键数据获取到，后续交由谁来做具体计算和判定，可根据实际情况灵活选择。
进一步的，MCU获取到的参数和判定结果还可以通过合适的方式输出，以便于检测人员获知到这些信息，一种包括但不限于的实现方式可参见如图2所示的流程图，包括如下步骤：
S201：通过UART总线连接至COM口；
UART，Universal Asynchronous Receiver/Transmitter，通用异步收发传输器，它能够将要传输的资料在串行通信与并行通信之间加以转换。
COM口，Cluster Communication Port，串行通讯端口，简称串口，串口的接口标准规范和总线标准规范是RS-232。
S202：将包括实际延迟、相应的标准延迟、各上电阶段的起始终止时间在内的上电信息通过COM口输出，以通过连接至COM口的输出设备显示或打印上电信息。
COM口可便于接入电脑、打印机、显示器等输出设备，从而将MCU获取到的上电信息进行输出和展示。
根据本实施例提供的应用于MCU的上电时序异常检测方法可以看出，本申请充分利用了MCU这个带外控制器，通过SPI总线建立起的MCU与CPLD之间的连接，并控制CPLD工作在SPI slave模式、MCU工作在SPI master模式，使得MCU拥有了可从CPLD的SPI寄存器中读取信息的能力。使得CPLD记录在SPI寄存器的各上电操作的控制信号可以被MCU实时获取到，基于此MCU可以轻易计算得到各上电阶段的实际延迟，从而得以通过与标准延迟之间的对比判定出哪些上电阶段存在异常。应用本方案，使得上电时序异常检测变得简单、易行，且无需接入示波器等大型检测仪器。
进一步的，为了防止波动性异常造成的判别错误，针对初步判定位的异常上电阶段还可以通过重复试验或替换试验的方式进行再次判定，其中重复试验的方式是通过多次重复试验的方式增强结果的可靠性，替换试验则是通过更换测试环境的方式以一种控制变量的方式来判定异常原因。
一种通过重复试验的方式进行再次验证的方式可以为：
通过重复试验的方式验证异常上电阶段是否确实存在问题；
重复次数可以自行设置。
当经重复试验后发现异常上电阶段确实存在问题，为异常上电阶段附加异常标记，并通过预设路径反馈包含有附加有异常标记的异常上电阶段的异常提示信息。
同时，在做各所述实际延迟分别与相应的标准延迟之间的比较之前，还可以先获取CPLD所处硬件环境的上电启动固件的版本信息，从而选择与版本信息相对应的目标标准延时，以防止选择了错误的判别基础。对应的，“做各实际延迟分别与相应的标准延迟之间的比较”这一步骤将对应变更为“做各实际延迟分别与相应的目标标准延时之间的比较”。
为便于理解，本申请还结合一种具体的实际应用场景下的完整上电过程和具体的不同上电阶段，给出一种更加具体的实现过程：
首先请参见如图3所示的连接示意图：
从左至右依次为CPLD、MCU以及COM口，可以看出，CPLD和MCU之间通过SPI总线连接，MCU和COM口之间则通过UART总线连接。
在具有如图3所示的连接关系的基础上，请参见如图4所示的服务器的完整上电过程以及CPLD、MCU在此过程的动作：
(1.0)服务器PSU接入AC电源线；
(2.0)PSU输出P12V_STBY电，随后VR输出standby电；
(3.0)CPLD、MCU根据提供的standby电首先上电完成并正常工作；
(4.0)按下开机键；
(5.0)CPLD控制开机过程，同时把上电信号存入SPI寄存器；
本步骤还可以详细展开为如图5所示的具体过程：
(5.1)CPLD控制开机过程；
(5.2)CPLD中的SPI寄存器定义好每个位置存的信号名，相关上电信号将存在SPI寄存器的相应位置；
(5.3)SPI寄存器的值根据实际上电状态实时变化。
一种实际情况下预先定义好的上电信号名如下表1：
表1
| Register | 控制信号名 |
| 0000 | PWRBTN_N |
| 0001 | SLP4_N |
| 0002 | PWR_ENABLE1 |
| 0003 | PWRGD1 |
| 0004 | PWR_ENABLE2 |
| 0005 | PWRGD2 |
| …… | …… |
| 0030 | PLTRST |
| 0031 | RST1 |
对应表1，(5.0)将具体表现为：CPLD控制服务器板卡上各个power的上电时序，CPLD收到上电按键后，发出PWRBTN_N给PCH，代表main power上电开始，接着CPLD收到PCH拉高的SLP4_N；然后CPLD发出PWR_ENABLE1控制信号，控制第一个电上电，随后接收第一个电的PWRGD1信号；然后发出power2的PWR_ENABLE2信号和PWRGD2信号。以此类推，CPLD按照各个芯片的工作要求，发出各个power的ENABLE信号。上电结束后，CPLD还会接收PLTRST信号，然后发出RST信号，控制各个芯片和终端设备解复位。
(6.0)MCU通过SPI总线不断读取CPLD寄存器，从而不断获取上电时序的最新信息；
(7.0)MCU通过UART总线输出时序表到COM口。
CPLD支持SPI总线，内部有SPI Register可以存储信息用于通信。通过SPI总线连接MCU和CPLD，使MCU工作在master模式，CPLD工作在SPI slave模式，MCU通过SPI总线实时读取CPLD的SPI寄存器中各个控制信号的高低电平，当检测到电平变化时，记录时间。
MCU把每个上电控制信号的高低电平变化时间记录下来，然后通过UART总线输出到COM口。当COM口连接串口线接入电脑时，MCU输出的包括时间、控制信号名、信号的电平变化状态在内的内容就可以通过电脑打印出来。
其中，对应于表1的内容，(6.0)也可以具体展开如图6所示的具体过程：
(6.1)MCU不断读取CPLD的SPI寄存器；
(6.2)当检测到SPI寄存器第一个位置PWRBTN_N信号由低变高时，开始计时为time0；
(6.3)检测PWR_ENABLE1由低变高的时间为time1，计算出距离timer0的时间差delaytime1，以此类推；
(6.4)算出delaytime1、delaytime2、delaytime3等时间差，按delay时间、信号名、电平变化状况的顺序，通过UART输出时序表；
一种包含具体数据的对应于表1的时序表1请参见表2：
表2
| 时间time | 延迟时间delaytime | 基准信号名 | 当前控制信号名 | 电平变化 |
| 0 | 0 | - | PWRBTN_N | 由高变低 |
| 46ms | 46ms | PWRBTN_N | SLP4_N | 由低变高 |
| 644ms | 598ms | SLP4_N | PWR_ENABLE1 | 由低变高 |
| 657.2ms | 13.2ms | PWR_ENABLE1 | PWRGD1 | 由低变高 |
| 659.43ms | 2.23ms | PWRGD1 | PWR_ENABLE2 | 由低变高 |
| 671.53ms | 12.1ms | PWR_ENABLE2 | PWRGD2 | 由低变高 |
| …… | …… | |||
| 2s | 57.2ms | SYS_PWROK | PLTRST | 由低变高 |
| 2.057s | 100ns | PLTRST | RST1 | 由低变高 |
因为情况复杂，无法一一列举进行阐述，本领域技术人员应能意识到根据本申请提供的基本方法原理结合实际情况可以存在很多的例子，在不付出足够的创造性劳动下，应均在本申请的保护范围内。
下面请参见图7，图7为本申请实施例所提供的一种应用于MCU的上电时序异常检测装置的结构框图，该装置可以包括：
控制信号读取单元100，用于通过SPI总线读取记录在CPLD的SPI寄存器中的各上电控制信号；其中，所述CPLD工作在SPI slave模式，所述MCU工作在SPI master模式；
实际延迟计算单元200，用于根据各所述上电控制信号之间的间隔，计算得到各实际延迟；
延迟比较单元300，用于做各所述实际延迟分别与相应的标准延迟之间的比较，得到比较结果；
异常上电阶段判定单元400，用于将比较结果中超出相应标准延迟的实际延迟所属的上电阶段判定为异常上电阶段；
正常上电阶段判定单元500，用于将比较结果中未超出相应标准延时的时间延时所属的上电阶段判定为正常上电阶段。
进一步的，该上电时序异常检测装置还就可以包括：
COM口连接单元，用于通过UART总线连接至COM口；
上电信息输出单元，用于将包括所述实际延迟、相应的标准延迟、各上电阶段的起始终止时间在内的上电信息通过所述COM口输出，以通过连接至所述COM口的输出设备显示或打印所述上电信息。
进一步的，该上电时序异常检测装置还可以包括：
重复验证单元，用于通过重复试验的方式验证所述异常上电阶段是否确实存在问题；
标记附加及反馈单元，用于当经重复试验后发现所述异常上电阶段确实存在问题，为所述异常上电阶段附加异常标记，并通过预设路径反馈包含有附加有所述异常标记的异常上电阶段的异常提示信息。
更进一步的，该上电时序异常检测装置还可以包括：
版本信息获取单元，用于在做各所述实际延迟分别与相应的标准延迟之间的比较之前，获取所述CPLD所处硬件环境的上电启动固件的版本信息；
匹配标准延迟选择单元，用于选择与所述版本信息相对应的目标标准延时；
对应的，该延迟比较单元300可以包括：
匹配延迟比较子单元，用于做各所述实际延迟分别与相应的目标标准延时之间的比较。
本实施例作为对应于上述方法实施例的装置实施例存在，具有上述方法实施例的有益效果，此处不再一一赘述。
基于上述实施例，本申请还提供了一种MCU，该MCU可以包括存储器和处理器，其中，该存储器中存有计算机程序，该处理器调用该存储器中的计算机程序时，可以实现上述实施例所提供的各步骤。当然，该MCU还可以包括各种必要的网络接口、电源以及其它零部件等。
本申请还提供了一种可读存储介质，其上存有计算机程序，该计算机程序被执行终端或处理器执行时可以实现上述实施例所提供的步骤。该存储介质可以包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想。对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围内。
还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其它变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其它要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。
Claims (10)
1.一种上电时序异常检测方法，其特征在于，应用于MCU，包括：
通过SPI总线读取记录在CPLD的SPI寄存器中的各上电控制信号；其中，所述CPLD工作在SPI slave模式，所述MCU工作在SPI master模式；
根据各所述上电控制信号之间的间隔，计算得到各实际延迟；
做各所述实际延迟分别与相应的标准延迟之间的比较，得到比较结果；
将比较结果中超出相应标准延迟的实际延迟所属的上电阶段判定为异常上电阶段；
将比较结果中未超出相应标准延时的时间延时所属的上电阶段判定为正常上电阶段。
2.根据权利要求1所述的上电时序异常检测方法，其特征在于，还包括：
通过UART总线连接至COM口；
将包括所述实际延迟、相应的标准延迟、各上电阶段的起始终止时间在内的上电信息通过所述COM口输出，以通过连接至所述COM口的输出设备显示或打印所述上电信息。
3.根据权利要求1所述的上电时序异常检测方法，其特征在于，还包括：
通过重复试验的方式验证所述异常上电阶段是否确实存在问题；
当经重复试验后发现所述异常上电阶段确实存在问题，为所述异常上电阶段附加异常标记，并通过预设路径反馈包含有附加有所述异常标记的异常上电阶段的异常提示信息。
4.根据权利要求1至3任一项所述的上电时序异常检测方法，其特征在于，在做各所述实际延迟分别与相应的标准延迟之间的比较之前，还包括：
获取所述CPLD所处硬件环境的上电启动固件的版本信息；
选择与所述版本信息相对应的目标标准延时；
对应的，做各所述实际延迟分别与相应的标准延迟之间的比较，包括：
做各所述实际延迟分别与相应的目标标准延时之间的比较。
5.一种上电时序异常检测装置，其特征在于，应用于MCU，包括：
控制信号读取单元，用于通过SPI总线读取记录在CPLD的SPI寄存器中的各上电控制信号；其中，所述CPLD工作在SPI slave模式，所述MCU工作在SPI master模式；
实际延迟计算单元，用于根据各所述上电控制信号之间的间隔，计算得到各实际延迟；
延迟比较单元，用于做各所述实际延迟分别与相应的标准延迟之间的比较，得到比较结果；
异常上电阶段判定单元，用于将比较结果中超出相应标准延迟的实际延迟所属的上电阶段判定为异常上电阶段；
正常上电阶段判定单元，用于将比较结果中未超出相应标准延时的时间延时所属的上电阶段判定为正常上电阶段。
6.根据权利要求5所述的上电时序异常检测装置，其特征在于，还包括：
COM口连接单元，用于通过UART总线连接至COM口；
上电信息输出单元，用于将包括所述实际延迟、相应的标准延迟、各上电阶段的起始终止时间在内的上电信息通过所述COM口输出，以通过连接至所述COM口的输出设备显示或打印所述上电信息。
7.根据权利要求5所述的上电时序异常检测装置，其特征在于，还包括：
重复验证单元，用于通过重复试验的方式验证所述异常上电阶段是否确实存在问题；
标记附加及反馈单元，用于当经重复试验后发现所述异常上电阶段确实存在问题，为所述异常上电阶段附加异常标记，并通过预设路径反馈包含有附加有所述异常标记的异常上电阶段的异常提示信息。
8.根据权利要求5至7任一项所述的上电时序异常检测装置，其特征在于，还包括：
版本信息获取单元，用于在做各所述实际延迟分别与相应的标准延迟之间的比较之前，获取所述CPLD所处硬件环境的上电启动固件的版本信息；
匹配标准延迟选择单元，用于选择与所述版本信息相对应的目标标准延时；
对应的，所述延迟比较单元包括：
匹配延迟比较子单元，用于做各所述实际延迟分别与相应的目标标准延时之间的比较。
9.一种MCU，其特征在于，包括：
存储器，用于存储计算机程序；
处理器，用于在执行所述计算机程序时实现如权利要求1至4任一项所述的上电时序异常检测方法的各步骤。
10.一种可读存储介质，其特征在于，所述可读存储介质上存储有计算机程序，所述计算机程序在被处理器执行时实现如权利要求1至4任一项所述的上电时序异常检测方法的各步骤。
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