JPS61225904A - 発振停止機能付き発振回路 - Google Patents
発振停止機能付き発振回路Info
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- JPS61225904A JPS61225904A JP6677585A JP6677585A JPS61225904A JP S61225904 A JPS61225904 A JP S61225904A JP 6677585 A JP6677585 A JP 6677585A JP 6677585 A JP6677585 A JP 6677585A JP S61225904 A JPS61225904 A JP S61225904A
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- circuit
- oscillation stop
- bias
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はマイクロコンピュータ、電子卓上計算機などに
用いられるＣＭＯＳ（相補性絶縁ゲート型）集積回路化
されたＣＭＯＳ型発振回路に係り、特に発振動作不要時
に低消費電力化のために発振停止を行な５機能を有する
発振回路に関する。
用いられるＣＭＯＳ（相補性絶縁ゲート型）集積回路化
されたＣＭＯＳ型発振回路に係り、特に発振動作不要時
に低消費電力化のために発振停止を行な５機能を有する
発振回路に関する。
従来、第７図に示すようにＣＭＯＳ集積回路７０内のＣ
ＭＯＳインバータ７ノに水晶振動子Ｘを外付は接続して
なる水晶発振回路が知られている。上記インバータ７１
は、ＰチャネルＭＯ８ トランジスタＰ１とＮチャネル
ＭＯＳ トランジスタＮ□とのゲート同志が接続される
と共にドレイン同志が接続されており、インバータ７１
の人出端間に水晶振動子Ｘが接続されている。なお、Ｒ
は始動用バイアス抵抗、Ｃ１は周波数調整用の半固足コ
ンデンサ、Ｃ，は温度補償用コンデンサである。
ＭＯＳインバータ７ノに水晶振動子Ｘを外付は接続して
なる水晶発振回路が知られている。上記インバータ７１
は、ＰチャネルＭＯ８ トランジスタＰ１とＮチャネル
ＭＯＳ トランジスタＮ□とのゲート同志が接続される
と共にドレイン同志が接続されており、インバータ７１
の人出端間に水晶振動子Ｘが接続されている。なお、Ｒ
は始動用バイアス抵抗、Ｃ１は周波数調整用の半固足コ
ンデンサ、Ｃ，は温度補償用コンデンサである。
上記水晶発振回路においては、前記トランジスタＰ１
、Ｎ□を共に飽和領域で動作させ、インバータ７１を高
利得回路とした上で帰還回路（前記抵抗Ｒ、水晶振動子
Ｘ等）により正帰還をかけて発振させている。したがっ
て、ＰチャネルトランジスタＰ，、Ｎチャネルトランジ
スタＮ．の各閾値電圧をｖＴＰ，ｖＴＮで表わした場合
、それぞれを飽和領域で動作させる条件として発振開始
電圧ｖｓ ｔ ａはｖｅｔａ＞ ｌ ｖｔｐ ｌ ＋
ＶＴＮ ｋ満足する必要がある。実際には、発振を起こ
すのに必要なインバータ７１の利得が生じるまでｖＴＰ
＋αＰ ＃ ｖＴＮ＋α、だけのゲートバイアスが必要
となるため、ｖａｔａ ” ｌ ｖＴｐ ｌ ＋ｖＴＮ
” ｌ αＰ １＋α、となり、ゲートバイアスの追加
分（１α，１＋αＮ）が更に必要となる。
、Ｎ□を共に飽和領域で動作させ、インバータ７１を高
利得回路とした上で帰還回路（前記抵抗Ｒ、水晶振動子
Ｘ等）により正帰還をかけて発振させている。したがっ
て、ＰチャネルトランジスタＰ，、Ｎチャネルトランジ
スタＮ．の各閾値電圧をｖＴＰ，ｖＴＮで表わした場合
、それぞれを飽和領域で動作させる条件として発振開始
電圧ｖｓ ｔ ａはｖｅｔａ＞ ｌ ｖｔｐ ｌ ＋
ＶＴＮ ｋ満足する必要がある。実際には、発振を起こ
すのに必要なインバータ７１の利得が生じるまでｖＴＰ
＋αＰ ＃ ｖＴＮ＋α、だけのゲートバイアスが必要
となるため、ｖａｔａ ” ｌ ｖＴｐ ｌ ＋ｖＴＮ
” ｌ αＰ １＋α、となり、ゲートバイアスの追加
分（１α，１＋αＮ）が更に必要となる。
一方、ＣＭＯＳ集積回路７０におい【、発振回路等を除
く論理ブート部（図示せず）においては、インバータ等
を構成するＰチャネルトランジスタとＮチャネルトラン
ジスタとは共にオン状態にならなくても所望の論理回路
出力を得ることができる。そこで、上記論理ゲート部に
おける動作に必要な最低電圧ｖＤＤＭ’ＩＮは、前記Ｉ
Ｖｔｐ ｌ ＋ｖＴＮより低くてもよく、その下限は動
作速度との関係があるがＩＶＴ，ｌとｖＴＮとのどちら
か大きい方を閾値電圧ｖＴＨとしてｖＤＤＭＩＮ＞ｖＨ
まテｖＤＤＭＸＮを下げて実現することが可能である。
く論理ブート部（図示せず）においては、インバータ等
を構成するＰチャネルトランジスタとＮチャネルトラン
ジスタとは共にオン状態にならなくても所望の論理回路
出力を得ることができる。そこで、上記論理ゲート部に
おける動作に必要な最低電圧ｖＤＤＭ’ＩＮは、前記Ｉ
Ｖｔｐ ｌ ＋ｖＴＮより低くてもよく、その下限は動
作速度との関係があるがＩＶＴ，ｌとｖＴＮとのどちら
か大きい方を閾値電圧ｖＴＨとしてｖＤＤＭＩＮ＞ｖＨ
まテｖＤＤＭＸＮを下げて実現することが可能である。
したがって、前記発振回路の発振開始電圧ｖｓｔａが集
積回路全体の最低電圧を決めてしまうような場合、上記
電圧ｖ８ｔａを下げることが要求される。しかし、前述
したようにｖｓｔａ ＝ｌｖＴＰｌ＋ ＶＴＮ＋ ｌα
Ｐｌ ＋α，（Ｄ関係ニオイテ、ＩＶＴ，Ｉ オよびｖ
ＴＮはプロセスにより定まり、これを下げることは消費
電流の増大等を招くので好ましくなく、１αＰ１，およ
びα、は設計により定まるが、これを下げることはパタ
ーン面積の増大を招くのでやはり好ましくない。
積回路全体の最低電圧を決めてしまうような場合、上記
電圧ｖ８ｔａを下げることが要求される。しかし、前述
したようにｖｓｔａ ＝ｌｖＴＰｌ＋ ＶＴＮ＋ ｌα
Ｐｌ ＋α，（Ｄ関係ニオイテ、ＩＶＴ，Ｉ オよびｖ
ＴＮはプロセスにより定まり、これを下げることは消費
電流の増大等を招くので好ましくなく、１αＰ１，およ
びα、は設計により定まるが、これを下げることはパタ
ーン面積の増大を招くのでやはり好ましくない。
なお、前記集積回路に発振開始電圧Ｖ 以ｔａ
上の電源電圧を与えた場合、発振回路の消費電流は一般
に二次関数的に増大する。これに対して、前記論理ｆ−
｝部の消費電流は主に負荷容量の充放電によるものが支
配的であり、電源電圧の増加に対して一次関数的に増加
する。したがって、発振回路での消費電流の割合が電源
電圧の増加につれて増大し、必要以上の電流を消費する
ことになるので好ましくない。
に二次関数的に増大する。これに対して、前記論理ｆ−
｝部の消費電流は主に負荷容量の充放電によるものが支
配的であり、電源電圧の増加に対して一次関数的に増加
する。したがって、発振回路での消費電流の割合が電源
電圧の増加につれて増大し、必要以上の電流を消費する
ことになるので好ましくない。
そこで、上記事情に鑑みてＣＭＯＳ集積回路の発振回路
として、発振開始電圧ｖｅｔａを下げると共に消費電流
の電源電圧依存性を改善するために前記ＣＭＯＳＭＯＳ
インバータて第８図に示すようなソースコモン型インバ
ータ８１を用いるものが「日経エレクトロニクスＪ１９
８２年６月２１号Ｐ．２ １ ５〜２１６に示されてい
る。即ち、発振回路にあっては、増幅回路と帰還回路と
を組み合わせて閉ループを形成し、増幅回路の増幅率１
αＩと崗還回路の減衰率１β１の関係を１α１・１β１
〉１とし、閉ループの位相回転を３６０度の整数倍とす
る正帰還を持つ構成が一般的に採用されている。したが
って、発振の条件さえ成立させることができるものであ
れば、増幅回路はＣＭＯＳインバータとする必要もなく
、ソースコモンと呼ばれる論理反転回路（ソースコモン
型インバータ）を用いることができる。第８図の集積回
路８０において、発振増幅用のソースコモン型インバー
タ８１はＰチャネルトランジスタＰ□のソースが■、電
源に接続され、ゲートがバイアス電圧源に接続され、ド
レインがＮチャネルトランジスタＮ１のドレインに接続
されており、このＮチャネルトランジスタＮ、はソース
が接地され、その出力端と入力端との間に帰還回路（抵
抗Ｒ１水晶振動子Ｘ、：ｌンデンサＣ１。
として、発振開始電圧ｖｅｔａを下げると共に消費電流
の電源電圧依存性を改善するために前記ＣＭＯＳＭＯＳ
インバータて第８図に示すようなソースコモン型インバ
ータ８１を用いるものが「日経エレクトロニクスＪ１９
８２年６月２１号Ｐ．２ １ ５〜２１６に示されてい
る。即ち、発振回路にあっては、増幅回路と帰還回路と
を組み合わせて閉ループを形成し、増幅回路の増幅率１
αＩと崗還回路の減衰率１β１の関係を１α１・１β１
〉１とし、閉ループの位相回転を３６０度の整数倍とす
る正帰還を持つ構成が一般的に採用されている。したが
って、発振の条件さえ成立させることができるものであ
れば、増幅回路はＣＭＯＳインバータとする必要もなく
、ソースコモンと呼ばれる論理反転回路（ソースコモン
型インバータ）を用いることができる。第８図の集積回
路８０において、発振増幅用のソースコモン型インバー
タ８１はＰチャネルトランジスタＰ□のソースが■、電
源に接続され、ゲートがバイアス電圧源に接続され、ド
レインがＮチャネルトランジスタＮ１のドレインに接続
されており、このＮチャネルトランジスタＮ、はソース
が接地され、その出力端と入力端との間に帰還回路（抵
抗Ｒ１水晶振動子Ｘ、：ｌンデンサＣ１。
Ｃｍ ）が接続されている。この場合、バイアス電圧は
上記インバータ８１の消費電流”ＤＤを設定あるいは制
限するために印加するものであり、このバイアス電圧と
してｖＤＤｔＩＬ源電圧に対して一次的な依存性を持た
せ九場合、ＰチャネルトランジスタＰ□ｅＶＤＤ電源電
圧に依存しない定電流源として扱うことができる。この
定電流をＮチャネルトランジスタＮ、に流した場合、そ
の入力ゲートバイアスｖｉｎと闇値電圧ｖＴＮとの関係
はｖｉｎ＝ｖＴＮ＋αＮ（ここで、α、は定電流よりＤ
を流すために必要なｆゲートバイアス追加分）となり、
このｖｉユはｖＤＤ電源電圧に依存せず常に同じ値をと
る。このようなソースコモン型インバータ８１の増幅率
ＡＶは、入力を与えるトランジスタＮ１の相互コンダク
タンスをｇｒｎ、内部抵抗値をｒＰＮで表わした場合、
ＡＶ＝ ＱｆＱｒＰＮとなり、適切な設計を行なえば
発振回路に使用可能な増幅度を得ることができる。なお
、第８図の回路において、発振出力電圧はｖＤＤ電源電
圧に依存せずはＩ！定まった値を動作点とするので、こ
れをＣＭＯＳインバータ（図示せず）で受けるまでにレ
ベル変換回路および波形整形回路としてのソースコモン
型インバータ８２を挿入している。
上記インバータ８１の消費電流”ＤＤを設定あるいは制
限するために印加するものであり、このバイアス電圧と
してｖＤＤｔＩＬ源電圧に対して一次的な依存性を持た
せ九場合、ＰチャネルトランジスタＰ□ｅＶＤＤ電源電
圧に依存しない定電流源として扱うことができる。この
定電流をＮチャネルトランジスタＮ、に流した場合、そ
の入力ゲートバイアスｖｉｎと闇値電圧ｖＴＮとの関係
はｖｉｎ＝ｖＴＮ＋αＮ（ここで、α、は定電流よりＤ
を流すために必要なｆゲートバイアス追加分）となり、
このｖｉユはｖＤＤ電源電圧に依存せず常に同じ値をと
る。このようなソースコモン型インバータ８１の増幅率
ＡＶは、入力を与えるトランジスタＮ１の相互コンダク
タンスをｇｒｎ、内部抵抗値をｒＰＮで表わした場合、
ＡＶ＝ ＱｆＱｒＰＮとなり、適切な設計を行なえば
発振回路に使用可能な増幅度を得ることができる。なお
、第８図の回路において、発振出力電圧はｖＤＤ電源電
圧に依存せずはＩ！定まった値を動作点とするので、こ
れをＣＭＯＳインバータ（図示せず）で受けるまでにレ
ベル変換回路および波形整形回路としてのソースコモン
型インバータ８２を挿入している。
上記第８図の発振回路によれは、発振開始電圧ｖ８□の
素子閾値電圧依存性は第９図に示すようにＮチャネルト
ランジスタｖＴＮにのみ依存し、第７図に示した発振回
路で＃ｉ ｌｖＴ、Ｉ ＋ Ｖ、Ｎに依存したことに比
べて依存電圧が低くなる方向に改善されている。したが
って、第８図の発振回路を有した集積回路は、最低電源
電圧ｖＤＤＭ□、がｌｖＴ、１＋ｖＮに支配されること
はかくなり、より低電圧動作が可能になる。また、第８
図の発振回路によれば、消費電力の電源電圧依存性は第
１０図に示すようになる。即ち、ｖＤＤ電源電圧がＮチ
ャネルトランジスタＮ□の闇値電圧ｖＴＮより大きくな
り、このトランジスタの電流！ＤＤは発振に必要な値に
達した後、ＰチャネルトランジスタＰ、により電流値が
制限され、ｖＤＤ電源電圧に大きく依存することなく一
定値となり、第７図に示した発低回路ではｖＤＤ電源電
圧がＩｖＴＰＩ ＋ｖＴＮより大きくなると二次関数的
に消費電流が増加することに比べて改善され、ている。
素子閾値電圧依存性は第９図に示すようにＮチャネルト
ランジスタｖＴＮにのみ依存し、第７図に示した発振回
路で＃ｉ ｌｖＴ、Ｉ ＋ Ｖ、Ｎに依存したことに比
べて依存電圧が低くなる方向に改善されている。したが
って、第８図の発振回路を有した集積回路は、最低電源
電圧ｖＤＤＭ□、がｌｖＴ、１＋ｖＮに支配されること
はかくなり、より低電圧動作が可能になる。また、第８
図の発振回路によれば、消費電力の電源電圧依存性は第
１０図に示すようになる。即ち、ｖＤＤ電源電圧がＮチ
ャネルトランジスタＮ□の闇値電圧ｖＴＮより大きくな
り、このトランジスタの電流！ＤＤは発振に必要な値に
達した後、ＰチャネルトランジスタＰ、により電流値が
制限され、ｖＤＤ電源電圧に大きく依存することなく一
定値となり、第７図に示した発低回路ではｖＤＤ電源電
圧がＩｖＴＰＩ ＋ｖＴＮより大きくなると二次関数的
に消費電流が増加することに比べて改善され、ている。
したがって、第８図の発振回路は、■ 電源電圧の増加
に伴って消費電流が変化しＤＤ ないので理想的な消費電流特性を持っており、その定電
流値をさらに低電流化することにより低消費電力型集積
回路に内蔵する上で理想的である。
に伴って消費電流が変化しＤＤ ないので理想的な消費電流特性を持っており、その定電
流値をさらに低電流化することにより低消費電力型集積
回路に内蔵する上で理想的である。
ところで、上記第８図の発振回路を有する集積回路をマ
イクロコンピュータとか電池電源使用の電子卓上計算機
（電卓）などに用いた場合、マイクロコンピュータのホ
ルトモードとか電卓のキー人力待ちモードなどでは発振
回路の発振動作を必要とし、かつ、発振回路を除く論理
ゲート部の消費電流はごくわずかであるため、発振回路
に於る消費電流はその多くが無駄であった。このような
問題は、第８図の発振回路において水晶振動子に代えて
セラミック共振子等の他の共振子を用いる場合でも同様
である。
イクロコンピュータとか電池電源使用の電子卓上計算機
（電卓）などに用いた場合、マイクロコンピュータのホ
ルトモードとか電卓のキー人力待ちモードなどでは発振
回路の発振動作を必要とし、かつ、発振回路を除く論理
ゲート部の消費電流はごくわずかであるため、発振回路
に於る消費電流はその多くが無駄であった。このような
問題は、第８図の発振回路において水晶振動子に代えて
セラミック共振子等の他の共振子を用いる場合でも同様
である。
本発明は上記の事情に鑑みてなされたもので、発振開始
電圧を低くとると共に消費電流の電源電圧に対する依存
性を小さくして低消費電力化が可能であり、しかも発掘
停止制御用力により発振動作を停止する機能を有し、マ
イクロコンピュータ等のシステムに適用した場合にシス
テムのノクワーダウンモード等における無駄な電力消費
を防止し得る発振停止機能付き発振回路を提供するもの
である。
電圧を低くとると共に消費電流の電源電圧に対する依存
性を小さくして低消費電力化が可能であり、しかも発掘
停止制御用力により発振動作を停止する機能を有し、マ
イクロコンピュータ等のシステムに適用した場合にシス
テムのノクワーダウンモード等における無駄な電力消費
を防止し得る発振停止機能付き発振回路を提供するもの
である。
即ち、本発明は発振増幅用にソースコモン型インバータ
を用いた発振回路に対して、発振停止制御信号に応じて
上記インバータに流れる電流を制御して発振動作の可否
を制御する発振停止制御手段を付加することによって発
振停止機能付き発振回路を実現したものである。
を用いた発振回路に対して、発振停止制御信号に応じて
上記インバータに流れる電流を制御して発振動作の可否
を制御する発振停止制御手段を付加することによって発
振停止機能付き発振回路を実現したものである。
したがって、発振増幅用にソースコモン型インバータを
用いることＫよる前述した長所のほかに発振停止制御機
能を持つ発振回路をマイクロコンピュータ等に適用した
場合に、システムのパワーダウンモード等において発振
動作を停止させることができ、無駄な電力消費を防止す
ることができる。
用いることＫよる前述した長所のほかに発振停止制御機
能を持つ発振回路をマイクロコンピュータ等に適用した
場合に、システムのパワーダウンモード等において発振
動作を停止させることができ、無駄な電力消費を防止す
ることができる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第１図に示す集積回路１０の発振回路においては、
第８図を参照して前述した発振回路に比べて発振増幅用
のソースコモン型インバータ８１のＮチャネルトランジ
スタＮ。
る。第１図に示す集積回路１０の発振回路においては、
第８図を参照して前述した発振回路に比べて発振増幅用
のソースコモン型インバータ８１のＮチャネルトランジ
スタＮ。
のソースと接地端との間およびドレインと■ＤＤ電源と
の間に各対応して発掘停止制御用のＮチャネルトランジ
スタＮ、およびＰチャネルトランジスタＰｓが接続され
、この両トランジスタＮ、、Ｐ、の各ゲートに発振停止
制御信号ＯＰが与えられるようになっている点が異なり
、その他は同じであるので第８図中と同一符号を付して
その説明を省略する。
の間に各対応して発掘停止制御用のＮチャネルトランジ
スタＮ、およびＰチャネルトランジスタＰｓが接続され
、この両トランジスタＮ、、Ｐ、の各ゲートに発振停止
制御信号ＯＰが与えられるようになっている点が異なり
、その他は同じであるので第８図中と同一符号を付して
その説明を省略する。
上記回路においては、前記制御信号ＯＰが通常は＠１ル
ベル（ｖＤＤ電源電位）であり、このとき発掘停止制御
用のＮチャネルトランジスタＮ、およびＰチャネルトラ
ンジスタＰ、が各対応してオン、オフ状態になるので前
述した第８図の回路と同様な動作が得られる。これに対
して、発振停止モード時には制御信号ＯＰとして”０＃
レベルが与えられ、このとき発振停止制御用のＮチャネ
ルトランジスタＮ、およびＰチャネルトランジスタＰ、
が各対応してオフ。
ベル（ｖＤＤ電源電位）であり、このとき発掘停止制御
用のＮチャネルトランジスタＮ、およびＰチャネルトラ
ンジスタＰ、が各対応してオン、オフ状態になるので前
述した第８図の回路と同様な動作が得られる。これに対
して、発振停止モード時には制御信号ＯＰとして”０＃
レベルが与えられ、このとき発振停止制御用のＮチャネ
ルトランジスタＮ、およびＰチャネルトランジスタＰ、
が各対応してオフ。
オン状態になるので発振動作は停止する。
第２図は、本発明の第２実施例を示しており、第１図に
示した発振回路に比べて、発掘停止制御用のＮチャネル
トランジスタＮ、をソースコモン型インバータ８１のＮ
チャネルトランジスタＮ、に並列に接続し、発振停止制
御用のＰチャネルトランジスタＰ、をソースコモン型イ
ンバータ８１のＰチャネルトランジスタＰ、のソースと
ｖＤＤ電源との間に接続し、発振停止制御信号ＯＰとし
て通常時には″″０＃０＃レベル、発振停止モード時に
１１”レベルを与えるようにした点が異なり、その龍笛
１図と同じであるので同一符号を付している。上記回路
の動作は第１図の回路の動作と同様である。
示した発振回路に比べて、発掘停止制御用のＮチャネル
トランジスタＮ、をソースコモン型インバータ８１のＮ
チャネルトランジスタＮ、に並列に接続し、発振停止制
御用のＰチャネルトランジスタＰ、をソースコモン型イ
ンバータ８１のＰチャネルトランジスタＰ、のソースと
ｖＤＤ電源との間に接続し、発振停止制御信号ＯＰとし
て通常時には″″０＃０＃レベル、発振停止モード時に
１１”レベルを与えるようにした点が異なり、その龍笛
１図と同じであるので同一符号を付している。上記回路
の動作は第１図の回路の動作と同様である。
第３図は、本発明の第３実施例を示しており、発振停止
制御信号ＯＰによりバイアス出力が制御されるバイアス
回路３１と、このバイアス回路３１からバイアス電圧が
与えられる前記第８図に示した構成の発振回路３２と、
との発振回路３２の出力と前記制御信号ｏｐとの論理積
・否定をとるナンド回路３３とからなる。上記バイアス
回路３１は、たとえば第４図（ａ）あるいは（ｂ） Ｋ
示すように構成されている。即ち、第４図（＆）に示す
バイアス回路は、ｖＤＤ電源と接地端との間にゲート・
ソース相互が接続されたＰチャネルトランジスタＰ４と
抵抗Ｒ４とバイアス出力制御用のＮチャネルトランジス
タＮ４とが直列接続され、とのＮチャネルトランジスタ
Ｎ４のゲートに発振停止制御信号ＯＰがバイアス出力制
御信号として与えられる。この信号ｏｐが＠１”のとき
（通常時）にはトランジスタＮ４はオン状態であり、ト
ランジスタＰ４と抵抗Ｒ４との接続点からｖＤＤ電源電
圧に一次的に依存する所定のバイアス電圧が出力する。
制御信号ＯＰによりバイアス出力が制御されるバイアス
回路３１と、このバイアス回路３１からバイアス電圧が
与えられる前記第８図に示した構成の発振回路３２と、
との発振回路３２の出力と前記制御信号ｏｐとの論理積
・否定をとるナンド回路３３とからなる。上記バイアス
回路３１は、たとえば第４図（ａ）あるいは（ｂ） Ｋ
示すように構成されている。即ち、第４図（＆）に示す
バイアス回路は、ｖＤＤ電源と接地端との間にゲート・
ソース相互が接続されたＰチャネルトランジスタＰ４と
抵抗Ｒ４とバイアス出力制御用のＮチャネルトランジス
タＮ４とが直列接続され、とのＮチャネルトランジスタ
Ｎ４のゲートに発振停止制御信号ＯＰがバイアス出力制
御信号として与えられる。この信号ｏｐが＠１”のとき
（通常時）にはトランジスタＮ４はオン状態であり、ト
ランジスタＰ４と抵抗Ｒ４との接続点からｖＤＤ電源電
圧に一次的に依存する所定のバイアス電圧が出力する。
これに対して、上記信号ＯＰが″０”のとき（発振停止
モード時）にはトランジスタＮ４はオフ状態になリ、ｖ
ＤＤ電源と接地端との間の貫通電流はなく電流消費が生
じない状態でトランジスタＰ４を通してｖＤＤ電位が出
力する。
モード時）にはトランジスタＮ４はオフ状態になリ、ｖ
ＤＤ電源と接地端との間の貫通電流はなく電流消費が生
じない状態でトランジスタＰ４を通してｖＤＤ電位が出
力する。
一方、第４図（ｂ）に示すバイアス回路において、Ｐ４
〜Ｐ、はＰチャネルトランジスタ、Ｎ４〜Ｎ、はＮチャ
ネルトランジスタ、Ｒ４は抵抗であり、バイアス出力制
御用のＰチャネルトランジスタＰ、およびＮチャネルト
ランジスタＮ。
〜Ｐ、はＰチャネルトランジスタ、Ｎ４〜Ｎ、はＮチャ
ネルトランジスタ、Ｒ４は抵抗であり、バイアス出力制
御用のＰチャネルトランジスタＰ、およびＮチャネルト
ランジスタＮ。
の各ゲートに対応して発振停止制御信号ｏｐ。
ＯＰが与えられる。この回路の動作は前記第４図（ａ）
の回路の動作と同様である。
の回路の動作と同様である。
上記各バイアス回路においては、各トランジスタの寸法
、抵抗Ｒ４の値などを適正に設定することＫより通常時
のノ４イアス電圧出力として発振回路に適正な電流設定
を行なうのに必要な値を得ることが可能である。
、抵抗Ｒ４の値などを適正に設定することＫより通常時
のノ４イアス電圧出力として発振回路に適正な電流設定
を行なうのに必要な値を得ることが可能である。
したがって、第３図に示した回路においては、信号ＯＰ
が＠１＃のとき（通常時）にはバイアス回路３１から所
定のバイアス電圧が出力し、発振回路３２の発振出力が
ナンド回路３３を経て取り出される。これに対して、信
号ＯＰが＠Ｏ”のとき（発振停止モード時）にはバイア
ス回路３１からｖＤＤ電位が出力し、発振回路３２のソ
ースコモン型インバータが動作停止状態になって出力が
ハイインピーダンス状態になるので、発振出力が生じな
くなる。つまり、このときＫはバイアス回路３１および
発振回路３２は共に電力消費が生じない。
が＠１＃のとき（通常時）にはバイアス回路３１から所
定のバイアス電圧が出力し、発振回路３２の発振出力が
ナンド回路３３を経て取り出される。これに対して、信
号ＯＰが＠Ｏ”のとき（発振停止モード時）にはバイア
ス回路３１からｖＤＤ電位が出力し、発振回路３２のソ
ースコモン型インバータが動作停止状態になって出力が
ハイインピーダンス状態になるので、発振出力が生じな
くなる。つまり、このときＫはバイアス回路３１および
発振回路３２は共に電力消費が生じない。
第５図は、本発明の第４実施例を示しており、発振停止
制御信号ＯＰＫよりバイアス出力が制御される前述した
ようなバイアス回路３ノと、このバイアス回路３１から
バイアス電圧が与えられると共に前記信号ＯＰが与えら
れる前記第１図に示した構成の発振回路３２′とからな
る。
制御信号ＯＰＫよりバイアス出力が制御される前述した
ようなバイアス回路３ノと、このバイアス回路３１から
バイアス電圧が与えられると共に前記信号ＯＰが与えら
れる前記第１図に示した構成の発振回路３２′とからな
る。
このような回路によっても、前記第３図の回路と同様に
信号ＯＰが＠１ｍのときには発振出力が得られ、信号Ｏ
Ｐが＠Ｏ”のときには発振回路３２′の発振動作が停止
し、バイアス回路３ノおよび発振回路３２′は共に電力
消費が生じない。
信号ＯＰが＠１ｍのときには発振出力が得られ、信号Ｏ
Ｐが＠Ｏ”のときには発振回路３２′の発振動作が停止
し、バイアス回路３ノおよび発振回路３２′は共に電力
消費が生じない。
なお、上記第５図の回路において、発振回路３２′とし
て発振停止制御信号τ下により制御が行なわれる前記第
２図に示した構成のものを用いてこの発振回路に上記信
号τ下を与えるようにしてもよい。
て発振停止制御信号τ下により制御が行なわれる前記第
２図に示した構成のものを用いてこの発振回路に上記信
号τ下を与えるようにしてもよい。
また、上記各実施例においては、発揚回路の基本構成と
なるソースコモン型インバータのＰチャネルトランジス
タにバイアス電圧を与えたが、これとは逆に第６図に示
すようにソースコモン型イ／パータ１１１，１３２のＮ
チャネルトランジスタＮ１ 、Ｎ２にバイアス電圧を与
えるように回路変更を行なってもよい。
なるソースコモン型インバータのＰチャネルトランジス
タにバイアス電圧を与えたが、これとは逆に第６図に示
すようにソースコモン型イ／パータ１１１，１３２のＮ
チャネルトランジスタＮ１ 、Ｎ２にバイアス電圧を与
えるように回路変更を行なってもよい。
上述したように本発明の発掘停止機能付き発振回路によ
れば、発振開始電圧を低くとると共に消費電力の電源電
圧に対する依存性を小さくして低消費電力化が可能であ
り、マイクロコンピュータ等に適用した場合にパワーダ
ウンモード等において発振動作を停止できるので無駄な
電力消費を防止することができる。
れば、発振開始電圧を低くとると共に消費電力の電源電
圧に対する依存性を小さくして低消費電力化が可能であ
り、マイクロコンピュータ等に適用した場合にパワーダ
ウンモード等において発振動作を停止できるので無駄な
電力消費を防止することができる。
第１図は本発明の発振停止機能付き発振回路の一実施例
を示す回路図、第２図は第２実施例を示す回路図、第３
図は第３実施例を示す構成図、第４図（ａ） 、 （ｂ
）は第３図中のバイアス回路の具体例を示す回路図、第
５図は第４実施例を示す構成図、第６図は各実施例の発
振回路の基本構成部分の変形例を示す回路図、第７図お
よび第８図はそれぞれ従来の発振回路を示す回路図、第
９図は第７図および第８図の各発振回路の発掘開始電圧
特性を示す図、第１０図は第７図および第８図の各発振
回路の消費電流特性を示す図である。 ８１．８２・・・ソースコモン型インバータ、３１・・
・バイアス回路、Ｐ１〜Ｐ６・・・Ｐチャネルトランジ
スタ、Ｎ１〜Ｎ、・・・Ｎチャネルトランジスタ、Ｒ、
Ｒ，・・・抵抗、Ｘ・・・水晶振動子、ＣＩ＋Ｃ！・・
・コンデンサ、ｏｐ 、ｏｐ・・・発振停止制御信号。 篇 １図 ｎｐ 第２図 第３図 （Ｑ） 第４１ （ｂ） 第 ５Ｉ 第６図 第 ７智 第 ８］ 第９回 向ａＬｆｔ圧 第１０７１
を示す回路図、第２図は第２実施例を示す回路図、第３
図は第３実施例を示す構成図、第４図（ａ） 、 （ｂ
）は第３図中のバイアス回路の具体例を示す回路図、第
５図は第４実施例を示す構成図、第６図は各実施例の発
振回路の基本構成部分の変形例を示す回路図、第７図お
よび第８図はそれぞれ従来の発振回路を示す回路図、第
９図は第７図および第８図の各発振回路の発掘開始電圧
特性を示す図、第１０図は第７図および第８図の各発振
回路の消費電流特性を示す図である。 ８１．８２・・・ソースコモン型インバータ、３１・・
・バイアス回路、Ｐ１〜Ｐ６・・・Ｐチャネルトランジ
スタ、Ｎ１〜Ｎ、・・・Ｎチャネルトランジスタ、Ｒ、
Ｒ，・・・抵抗、Ｘ・・・水晶振動子、ＣＩ＋Ｃ！・・
・コンデンサ、ｏｐ 、ｏｐ・・・発振停止制御信号。 篇 １図 ｎｐ 第２図 第３図 （Ｑ） 第４１ （ｂ） 第 ５Ｉ 第６図 第 ７智 第 ８］ 第９回 向ａＬｆｔ圧 第１０７１
Claims (5)
- （１）第１電源と第２電源との間に互いのドレイン相互
が接続されて直列接続されたＰチャネルＭＯＳトランジ
スタおよびＮチャネルＭＯＳトランジスタと、上記両ト
ランジスタの一方のトランジスタのゲートと前記ドレイ
ン相互の接続点との間に接続された帰還回路と、前記両
トランジスタの他方のトランジスタのゲートに前記二電
源間の所定電位の直流バイアス電圧を与えるためのバイ
アス回路と、発振停止制御信号に応じて前記両トランジ
スタに流れる電流を制御して発振動作の可否を制御する
発振停止制御手段とを具備することを特徴とする発振停
止機能付き発振回路。 - （２）前記発振停止制御手段は、前記第１電源とＰチャ
ネルＭＯＳトランジスタのソースとの間あるいは第２電
源とＮチャネルＭＯＳトランジスタのソースとの間の少
なくとも一方に発振停止制御信号によりゲート制御され
る発振停止制御用ＭＯＳトランジスタが挿入されてなる
ことを特徴とする前記特許請求の範囲第１項記載の発振
停止機能付き発振回路。 - （３）前記発振停止制御手段は、前記発振停止制御用Ｍ
ＯＳトランジスタのほかに、さらに発振停止制御信号に
よりゲート制御されることによって前記バイアス回路を
所定バイアス出力状態または所定の電源電位の出力状態
に制御するバイアス出力制御用ＭＯＳトランジスタを前
記バイアス回路内に設けてなることを特徴とする前記特
許請求の範囲第２項記載の発振停止機能付き発振回路。 - （４）前記発振停止制御手段は、発振停止制御信号によ
りゲート制御されることによって前記バイアス回路を所
定バイアス出力状態または所定の電源電位の出力状態に
制御するバイアス出力制御用ＭＯＳトランジスタを前記
バイアス回路内に設け、前記ドレイン相互の接続点から
取り出された出力と前記発振停止制御信号との論理積を
とるようにしてなることを特徴とする前記特許請求の範
囲第１項記載の発振停止機能付き発振回路。 - （５）前記直流バイアス電圧は電源電圧に一次的に依存
することを特徴とする前記特許請求の範囲第１項記載の
発振停止機能付き発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6677585A JPS61225904A (ja) | 1985-03-30 | 1985-03-30 | 発振停止機能付き発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6677585A JPS61225904A (ja) | 1985-03-30 | 1985-03-30 | 発振停止機能付き発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61225904A true JPS61225904A (ja) | 1986-10-07 |
Family
ID=13325573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6677585A Pending JPS61225904A (ja) | 1985-03-30 | 1985-03-30 | 発振停止機能付き発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61225904A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01226211A (ja) * | 1988-03-04 | 1989-09-08 | Tokyo Keiki Co Ltd | クロックパルス発生回路 |
| JPH04306008A (ja) * | 1991-01-10 | 1992-10-28 | Nec Corp | 水晶発振回路 |
| US8067993B2 (en) | 2009-01-21 | 2011-11-29 | Oki Semiconductor Co., Ltd. | Constant current driven oscillating circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59110209A (ja) * | 1982-12-15 | 1984-06-26 | Mitsubishi Electric Corp | 相補形ｍｏｓ半導体集積回路 |
-
1985
- 1985-03-30 JP JP6677585A patent/JPS61225904A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59110209A (ja) * | 1982-12-15 | 1984-06-26 | Mitsubishi Electric Corp | 相補形ｍｏｓ半導体集積回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01226211A (ja) * | 1988-03-04 | 1989-09-08 | Tokyo Keiki Co Ltd | クロックパルス発生回路 |
| JPH04306008A (ja) * | 1991-01-10 | 1992-10-28 | Nec Corp | 水晶発振回路 |
| US8067993B2 (en) | 2009-01-21 | 2011-11-29 | Oki Semiconductor Co., Ltd. | Constant current driven oscillating circuit |
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