JP2541296B2 - 相補型ｍｉｓｆｅｔ集積回路 - Google Patents
相補型ｍｉｓｆｅｔ集積回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は相補型MISFET集積回路に関し、特に低電圧動
作時の高速化に関する。
作時の高速化に関する。
〔従来の技術〕 従来、時計、ポータブル機器等に使用されるCMOS集積
回路は1.5V程度の電源電圧での動作が要求されるため、
通常の5V単一電源用CMOS集積回路において、ｎチャネル
型トランジスタのしきい電圧を0.7〜0.8V,Pチャネル型
トランジスタのしきい電圧を−0.7〜−0.8Vとするのに
対し、1.5V動作が要求される場合にはｎチャネル型トラ
ンジスタでは、0.5〜0.6V,Pチャネル型トランジスタで
は−0.5〜−0.6Vとしていた。5Vから1.5V程度への低電
圧化対応として、Ｐチャネル,nチャネル型それぞれのし
きい電圧の絶対値を0.2〜0.3Vだけ小さくするのは、必
ずしも十分なことではなく、動作スピードは当然遅くな
り、5V電源では5MHz〜20MHz程度とされるクロック周波
数が1.5V電源では32KHz〜100KHz程度とされる。しか
し、しきい電圧の絶対値をさらに小さくすることは、リ
ーク電流の増加を招くため実現がむずかしい。
回路は1.5V程度の電源電圧での動作が要求されるため、
通常の5V単一電源用CMOS集積回路において、ｎチャネル
型トランジスタのしきい電圧を0.7〜0.8V,Pチャネル型
トランジスタのしきい電圧を−0.7〜−0.8Vとするのに
対し、1.5V動作が要求される場合にはｎチャネル型トラ
ンジスタでは、0.5〜0.6V,Pチャネル型トランジスタで
は−0.5〜−0.6Vとしていた。5Vから1.5V程度への低電
圧化対応として、Ｐチャネル,nチャネル型それぞれのし
きい電圧の絶対値を0.2〜0.3Vだけ小さくするのは、必
ずしも十分なことではなく、動作スピードは当然遅くな
り、5V電源では5MHz〜20MHz程度とされるクロック周波
数が1.5V電源では32KHz〜100KHz程度とされる。しか
し、しきい電圧の絶対値をさらに小さくすることは、リ
ーク電流の増加を招くため実現がむずかしい。
現状での、5V電源と1.5V電源とで動作スピードの比較
を第３図のCMOS回路で行ってみる。この回路は、水晶発
振器やアナログ入力をロジックレベルに変換するセルフ
バイアス増幅器として、しばしば使われる。この増幅器
の電圧ゲインが１倍となる周波数fuは、 fu＝CL/gm ……… で与えられる。gmはこの増幅器の相互コンダクタンス、
CLは負荷容量である。gmはさらに、ｎチャネル型トラン
ジスタM31の相互コンダクタンスgmn、Ｐチャネル型トラ
ンジスタM32の相互コンダクタンスgmpの和として、gm＝
gmn＋gmpとなる。また、ゲインを十分とるために、トラ
ンジスタM31、M32が飽和するよう通常この増幅器のセル
フ、バイアス電圧は、（電源電圧）/2程度に設定され
る。以上より、5V電源と1.5V電源とでのfuの値を比較す
ると、 となる。（ここで、ｆｕ（1.5V）,fu(5V)はそれぞれ1.5
V電源での電圧ゲインが１となる周波数、5V電源での電
圧ゲインが１となる周波数、ｇｍ（1.5V）,gm(5V)はそ
れぞれ1.5V電源での相互コンダクタンス、5V電源での相
互コンダクタンスで、また、飽和領域での相互コンダク
タンスが|VGS−VT|に比例するとし、βn,βｐをそれぞ
れトランジスタM31,M32に対する比例定数とした。VGSは
ゲート・ソース間電圧、VTはトランジスタのしきい電圧
である。） この試算においては、ｎチャネルトランジスタのしき
い電圧を1.5V電源、5V電源それぞれで0.5V,0.7Vとし、
同様にＰチャネルトランジスタでも、それぞれ−0.5V,
−0.7Vとしたが、その結果、1.5V電源では、前述のよう
なトランジスタのしきい電圧の絶対値の低下を行って
も、5V電源の14％のスピードしか得られないことがわか
る。実際には、さらに、しきい電圧の絶対値の0.15〜0.
2Vのプロセス・バラツキおよび−2mV/℃程度の温度特性
により、最悪1.5V電源では5V電源の50分の１〜100分の
１程度のスピードしか得られない。
を第３図のCMOS回路で行ってみる。この回路は、水晶発
振器やアナログ入力をロジックレベルに変換するセルフ
バイアス増幅器として、しばしば使われる。この増幅器
の電圧ゲインが１倍となる周波数fuは、 fu＝CL/gm ……… で与えられる。gmはこの増幅器の相互コンダクタンス、
CLは負荷容量である。gmはさらに、ｎチャネル型トラン
ジスタM31の相互コンダクタンスgmn、Ｐチャネル型トラ
ンジスタM32の相互コンダクタンスgmpの和として、gm＝
gmn＋gmpとなる。また、ゲインを十分とるために、トラ
ンジスタM31、M32が飽和するよう通常この増幅器のセル
フ、バイアス電圧は、（電源電圧）/2程度に設定され
る。以上より、5V電源と1.5V電源とでのfuの値を比較す
ると、 となる。（ここで、ｆｕ（1.5V）,fu(5V)はそれぞれ1.5
V電源での電圧ゲインが１となる周波数、5V電源での電
圧ゲインが１となる周波数、ｇｍ（1.5V）,gm(5V)はそ
れぞれ1.5V電源での相互コンダクタンス、5V電源での相
互コンダクタンスで、また、飽和領域での相互コンダク
タンスが|VGS−VT|に比例するとし、βn,βｐをそれぞ
れトランジスタM31,M32に対する比例定数とした。VGSは
ゲート・ソース間電圧、VTはトランジスタのしきい電圧
である。） この試算においては、ｎチャネルトランジスタのしき
い電圧を1.5V電源、5V電源それぞれで0.5V,0.7Vとし、
同様にＰチャネルトランジスタでも、それぞれ−0.5V,
−0.7Vとしたが、その結果、1.5V電源では、前述のよう
なトランジスタのしきい電圧の絶対値の低下を行って
も、5V電源の14％のスピードしか得られないことがわか
る。実際には、さらに、しきい電圧の絶対値の0.15〜0.
2Vのプロセス・バラツキおよび−2mV/℃程度の温度特性
により、最悪1.5V電源では5V電源の50分の１〜100分の
１程度のスピードしか得られない。
上記のような低電圧動作時のスピードの低下に対する
従来の回路的対策としては、回路をレシオ・レス回路か
らレシオ回路に変える方策がしばしば取られる。第３図
の回路はレシオ・レスインバータを用いたものである
が、これをレシオ・インバータ化すると第４図のように
なる。このレシオ・インバータは、ｎチャネルトランジ
スタM41をドライバーとし、ＰチャネルトランジスタM42
を負荷としたものである。通常、このようにキャリア・
モビリティの高いｎチャネルトランジスタをドライバー
とする。この回路のfuの値は、やはり式で与えられる
が、gmはｎチャネル型トランジスタM41の相互コンダク
タンスそのものとなる。低電圧時に上記のようなレシオ
化を行うことにより高速化できる理由は、１点目として
Ｐチャネル・トランジスタのゲートが接地されているた
めにレシオレスの場合に比べてＰチャネル・トランジス
タのゲート・ソース間電圧の絶対値が大きくなっている
ため、同じ抵抗値を得るのにＰチャネル・トランジスタ
のゲート幅を小さくできるため負荷容量が小さくできる
ということがあげられる。さらに、２点目として、論理
しきい値を高くすることができることである。第３図中
のレシオレス・インバータの場合、トランジスタのしき
い電圧がP,nチャネルとも0.7Vの場合、1.5V電源では、
最大でもゲート・ソース間電圧は1.5V−0.7V＝0.8Vしか
かけられない。ところが、第４図中のレシオ・インバー
タでは、負荷のＰチャネル・トランジスタは常に導通し
ているため、論理しきい値を（電源電圧）/2より自由に
高くできる。つまり、ドライバーであるｎチャネル・ト
ランジスタのゲート・ソース間電圧を上げられることに
なる。実際には、Ｐチャネル・トランジスタの動作領域
が３極管側に動き、電圧ゲインが低下すると同時にロー
レベル電圧が浮き上がって来るため、任意に論理しきい
値を上げることはできない。しかし、1.5V程度の低電圧
動作時には、数百mVゲート・ソース間電圧を上げられる
だけでも、かなり大きい高速化効果が期待できる。例と
して、トランジスタのしきい電圧がn,Pチャネルとも0.7
Vの時、レシオ化により300mV論理しきい値を上げられた
場合の高速化度を前と同様に計算して調べると、 となる。ここで、ｆｕ（1.5V,レシオ）は1.5V電源での
上記条件での第４図のセルフ・バイアス増幅器の電圧ゲ
インが１倍となる周波数、ｆｕ（1.5V,レシオレス）は
1.5V電源での第３図のセルフ・バイアス増幅器の電圧ゲ
インが１倍となる周波数で前に計算したｆｕ（1.5V）と
同じものである。また、βｎ＝βｐとした。この計算の
結果では、論理しきい値の上昇分による寄与だけでも、
レシオ化により、３倍以上の高速化ができることにな
る。ところで、レシオ化は高速化できるという利点だけ
ではなく欠点もある。それは、レシオレス回路の消費電
流が容量の充放電電流およびスイッチング時の貫通電流
のみであるのに対し、第４図のようなレシオ回路では、
ローレベル出力時は電流が流れ続けるため、消費電流が
増加するということである。従って、時計動作用回路や
タイマー等のように常時動作しているような回路には使
いづらいということである。しかし、レシオレス回路時
に動作スピードの上限に近く波形がかなりなまって貫通
電流が大きいような部分または常時動作はしないが高速
動作が要求される例えばPLL回路のプリスケーラのよう
な部分には有効な回路といえる。
従来の回路的対策としては、回路をレシオ・レス回路か
らレシオ回路に変える方策がしばしば取られる。第３図
の回路はレシオ・レスインバータを用いたものである
が、これをレシオ・インバータ化すると第４図のように
なる。このレシオ・インバータは、ｎチャネルトランジ
スタM41をドライバーとし、ＰチャネルトランジスタM42
を負荷としたものである。通常、このようにキャリア・
モビリティの高いｎチャネルトランジスタをドライバー
とする。この回路のfuの値は、やはり式で与えられる
が、gmはｎチャネル型トランジスタM41の相互コンダク
タンスそのものとなる。低電圧時に上記のようなレシオ
化を行うことにより高速化できる理由は、１点目として
Ｐチャネル・トランジスタのゲートが接地されているた
めにレシオレスの場合に比べてＰチャネル・トランジス
タのゲート・ソース間電圧の絶対値が大きくなっている
ため、同じ抵抗値を得るのにＰチャネル・トランジスタ
のゲート幅を小さくできるため負荷容量が小さくできる
ということがあげられる。さらに、２点目として、論理
しきい値を高くすることができることである。第３図中
のレシオレス・インバータの場合、トランジスタのしき
い電圧がP,nチャネルとも0.7Vの場合、1.5V電源では、
最大でもゲート・ソース間電圧は1.5V−0.7V＝0.8Vしか
かけられない。ところが、第４図中のレシオ・インバー
タでは、負荷のＰチャネル・トランジスタは常に導通し
ているため、論理しきい値を（電源電圧）/2より自由に
高くできる。つまり、ドライバーであるｎチャネル・ト
ランジスタのゲート・ソース間電圧を上げられることに
なる。実際には、Ｐチャネル・トランジスタの動作領域
が３極管側に動き、電圧ゲインが低下すると同時にロー
レベル電圧が浮き上がって来るため、任意に論理しきい
値を上げることはできない。しかし、1.5V程度の低電圧
動作時には、数百mVゲート・ソース間電圧を上げられる
だけでも、かなり大きい高速化効果が期待できる。例と
して、トランジスタのしきい電圧がn,Pチャネルとも0.7
Vの時、レシオ化により300mV論理しきい値を上げられた
場合の高速化度を前と同様に計算して調べると、 となる。ここで、ｆｕ（1.5V,レシオ）は1.5V電源での
上記条件での第４図のセルフ・バイアス増幅器の電圧ゲ
インが１倍となる周波数、ｆｕ（1.5V,レシオレス）は
1.5V電源での第３図のセルフ・バイアス増幅器の電圧ゲ
インが１倍となる周波数で前に計算したｆｕ（1.5V）と
同じものである。また、βｎ＝βｐとした。この計算の
結果では、論理しきい値の上昇分による寄与だけでも、
レシオ化により、３倍以上の高速化ができることにな
る。ところで、レシオ化は高速化できるという利点だけ
ではなく欠点もある。それは、レシオレス回路の消費電
流が容量の充放電電流およびスイッチング時の貫通電流
のみであるのに対し、第４図のようなレシオ回路では、
ローレベル出力時は電流が流れ続けるため、消費電流が
増加するということである。従って、時計動作用回路や
タイマー等のように常時動作しているような回路には使
いづらいということである。しかし、レシオレス回路時
に動作スピードの上限に近く波形がかなりなまって貫通
電流が大きいような部分または常時動作はしないが高速
動作が要求される例えばPLL回路のプリスケーラのよう
な部分には有効な回路といえる。
上記のように、回路をレシオ化することにより高速化
できるが、せいぜい数倍であり、5V電源の場合に比べ、
まだ１桁程度遅く、5V電源CMOS集積回路の1.5V化はむず
かしい、さらに一層の低電圧化は絶望的といえる。
できるが、せいぜい数倍であり、5V電源の場合に比べ、
まだ１桁程度遅く、5V電源CMOS集積回路の1.5V化はむず
かしい、さらに一層の低電圧化は絶望的といえる。
上述した従来のCMOS集積回路の低電圧化手法では、1.
5V電源時で5V電源動作CMOS集積回路に比べ１〜２桁程度
も動作スピードが遅く、現状の5V電源動作CMOS集積回路
の1.5Vまたはそれ以下の低電圧化ができないという欠点
がある。
5V電源時で5V電源動作CMOS集積回路に比べ１〜２桁程度
も動作スピードが遅く、現状の5V電源動作CMOS集積回路
の1.5Vまたはそれ以下の低電圧化ができないという欠点
がある。
本発明の相補型MISFET集積回路は、昇圧回路とその昇
圧回路によって得られる低電位側電源より低い電位また
は高電位側電源より高い電位にゲートがバイアスされた
負荷MISFETとその負荷MISFETのしきい値電圧に比べ0.1
〜0.7Vオンしやすい方向にしきい値電圧を設定した負荷
MISFETと異なる導電型のドライバーMISFETとを有してい
る。
圧回路によって得られる低電位側電源より低い電位また
は高電位側電源より高い電位にゲートがバイアスされた
負荷MISFETとその負荷MISFETのしきい値電圧に比べ0.1
〜0.7Vオンしやすい方向にしきい値電圧を設定した負荷
MISFETと異なる導電型のドライバーMISFETとを有してい
る。
すなわち、上述した従来のCMOSレシオ集積回路に対
し、本発明は負荷MOSのゲートを回路の低電位または高
電位側電源に接続するのではなく、昇圧回路によって、
低電位側電源電位より低い電位または高電位側電源電位
より高い電位を負荷MOSのゲートに供給すると同時に、
ドライバー・トランジスタのしきい電圧を従来の1.5V動
作CMOS集積回路のしきい電圧よりｎチャネルの場合さら
に低く−0.2〜0.4V程度にＰチャネルの場合さらに高く
0.2〜−0.4V程度にしている。
し、本発明は負荷MOSのゲートを回路の低電位または高
電位側電源に接続するのではなく、昇圧回路によって、
低電位側電源電位より低い電位または高電位側電源電位
より高い電位を負荷MOSのゲートに供給すると同時に、
ドライバー・トランジスタのしきい電圧を従来の1.5V動
作CMOS集積回路のしきい電圧よりｎチャネルの場合さら
に低く−0.2〜0.4V程度にＰチャネルの場合さらに高く
0.2〜−0.4V程度にしている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。M11はし
きい電圧を−0.2V〜0.4V程度に設定したｎチャネルMOSF
ET,M12しきい電圧を0.5〜0.6V程度に設定したＰチャネ
ルMOSFETであり、そのゲートは昇圧（〜絶対値で）回路
11によって、負電源VS1の電位より低い電位にバイアス
されている。M11とM12とでM11をドライバー,M12を負荷M
OSFETとするレシオ・インバータを構成している。R1は
このインバータをセルフ・バイアスするためにインバー
タの入力と出力をショートする高抵抗であり、Ci1は結
合容量である。M11,M12,R1,Ci1全体でAC結合増幅器を構
成している。CL1はこの増幅器の負荷容量である。
きい電圧を−0.2V〜0.4V程度に設定したｎチャネルMOSF
ET,M12しきい電圧を0.5〜0.6V程度に設定したＰチャネ
ルMOSFETであり、そのゲートは昇圧（〜絶対値で）回路
11によって、負電源VS1の電位より低い電位にバイアス
されている。M11とM12とでM11をドライバー,M12を負荷M
OSFETとするレシオ・インバータを構成している。R1は
このインバータをセルフ・バイアスするためにインバー
タの入力と出力をショートする高抵抗であり、Ci1は結
合容量である。M11,M12,R1,Ci1全体でAC結合増幅器を構
成している。CL1はこの増幅器の負荷容量である。
以上の構成により、従来より高速な低電圧動作増幅器
を実現できるのであるが、それを説明する前に、この構
成が持つ２つの特徴点を説明する。１つは、この構成に
おいては昇圧回路にかかる負担が非常に軽いということ
である。つまり、昇圧回路に接続される負荷がレシオ・
インバータの負荷ＰチャネルMOSFETのゲート容量のみで
あるということである。従って、昇圧回路に対して電流
供給能力は全く要求されない。通常、昇圧回路を実現す
る上で最もむずかしい問題は、電流供給能力を上げるこ
とである。出力が本構成におけるように非常に高い入力
抵抗回路に接続されるのであれば、低電圧においても昇
圧回路を実現することはたやすい。２つ目は、本構成に
おいては、レシオ・インバータのドライバーとなってい
るｎチャネルMOSFETのしきい電圧が−0.2〜0.4V程度と
通常リークが問題となるレベルに設定されているにもか
かわらず時計動作用回路やタイマー回路、データ保持回
路等のように常時動作し続けるような回路でなければ、
未動作時は負荷のＰチャネルMOSFETのゲートを接地電位
にすることにより回路電流をストップできる。負荷のＰ
チャネルMOSFETはしきい電圧が0.5〜0.6に設定されてい
るのでリークすることはない。昇圧電位と接地電位の切
換えは昇圧回路出力部に適当なスイッチ回路をつければ
容易にできる。
を実現できるのであるが、それを説明する前に、この構
成が持つ２つの特徴点を説明する。１つは、この構成に
おいては昇圧回路にかかる負担が非常に軽いということ
である。つまり、昇圧回路に接続される負荷がレシオ・
インバータの負荷ＰチャネルMOSFETのゲート容量のみで
あるということである。従って、昇圧回路に対して電流
供給能力は全く要求されない。通常、昇圧回路を実現す
る上で最もむずかしい問題は、電流供給能力を上げるこ
とである。出力が本構成におけるように非常に高い入力
抵抗回路に接続されるのであれば、低電圧においても昇
圧回路を実現することはたやすい。２つ目は、本構成に
おいては、レシオ・インバータのドライバーとなってい
るｎチャネルMOSFETのしきい電圧が−0.2〜0.4V程度と
通常リークが問題となるレベルに設定されているにもか
かわらず時計動作用回路やタイマー回路、データ保持回
路等のように常時動作し続けるような回路でなければ、
未動作時は負荷のＰチャネルMOSFETのゲートを接地電位
にすることにより回路電流をストップできる。負荷のＰ
チャネルMOSFETはしきい電圧が0.5〜0.6に設定されてい
るのでリークすることはない。昇圧電位と接地電位の切
換えは昇圧回路出力部に適当なスイッチ回路をつければ
容易にできる。
次に、本構成により従来より高速な低電圧動作増幅器
を実現できる理由を説明する。まず、１点目として、負
荷のＰチャネルMOSFETのゲート電位が負電源VS1よりさ
らに低い昇圧回路出力電位にバイアスされているため、
単にVS1電位にバイアスするよりさらにゲート幅を小さ
くできる。そのため、負荷容量が軽減され高速化でき
る。２点目は、ドライバーであるｎチャネルMOSFETのし
きい電圧が通常より0.1〜0.7V程度低く設定されている
ため、従来のドライバー・トランジスタより高い相互コ
ンダクタンスを得られることによる高速化効果である。
この２番目の効果の度合を試算してみると以下のように
なる。ここでは、M11としきい電圧を0.1V,従来のｎチャ
ネル・トランジスタのしきい電圧を0.7V,負電源VS1の電
位を−1.5Vセルフ・バイアス電位を−0.5Vとすると、従
来のゲインが１倍となる周波数をｆｕ（従来），本構成
における同様な周波数をｆｕ（新）として， となる。従って、この２点目だけの効果でも、従来に対
して３倍もの高速化効果がある。
を実現できる理由を説明する。まず、１点目として、負
荷のＰチャネルMOSFETのゲート電位が負電源VS1よりさ
らに低い昇圧回路出力電位にバイアスされているため、
単にVS1電位にバイアスするよりさらにゲート幅を小さ
くできる。そのため、負荷容量が軽減され高速化でき
る。２点目は、ドライバーであるｎチャネルMOSFETのし
きい電圧が通常より0.1〜0.7V程度低く設定されている
ため、従来のドライバー・トランジスタより高い相互コ
ンダクタンスを得られることによる高速化効果である。
この２番目の効果の度合を試算してみると以下のように
なる。ここでは、M11としきい電圧を0.1V,従来のｎチャ
ネル・トランジスタのしきい電圧を0.7V,負電源VS1の電
位を−1.5Vセルフ・バイアス電位を−0.5Vとすると、従
来のゲインが１倍となる周波数をｆｕ（従来），本構成
における同様な周波数をｆｕ（新）として， となる。従って、この２点目だけの効果でも、従来に対
して３倍もの高速化効果がある。
第２図は本発明の他の実施例の回路図である。M21,M
23はしきい電圧を−0.2〜0.4Vと低くしたｎチャネル・
トランジスタであり、M22,M24は昇圧回路により負電源V
S2より低い電位にゲートをバイアスしたＰチャネル・ト
ランジスタであり、M25はM21,M23と同様しきい電圧を−
0.2〜0.4Vと低くし、ゲートをVbという定電圧源に接続
されたｎチャネル・トランジスタである。全体として、
M21,M22を差動入力対、M22,M24を負荷,M25を定電流源と
する差動増幅器を構成している。
23はしきい電圧を−0.2〜0.4Vと低くしたｎチャネル・
トランジスタであり、M22,M24は昇圧回路により負電源V
S2より低い電位にゲートをバイアスしたＰチャネル・ト
ランジスタであり、M25はM21,M23と同様しきい電圧を−
0.2〜0.4Vと低くし、ゲートをVbという定電圧源に接続
されたｎチャネル・トランジスタである。全体として、
M21,M22を差動入力対、M22,M24を負荷,M25を定電流源と
する差動増幅器を構成している。
この実施例においても、実施例１と同様低電圧時の高
速化が同じ理由により可能である。さらに、この実施例
においては、M25もしきい電圧を下げているので、節点2
3の電位をM25の低電流特性を損うことなく低くできるの
で従来の差動増幅器に比べ、同相入力範囲および最低動
作電圧を下げられるという利点がある。
速化が同じ理由により可能である。さらに、この実施例
においては、M25もしきい電圧を下げているので、節点2
3の電位をM25の低電流特性を損うことなく低くできるの
で従来の差動増幅器に比べ、同相入力範囲および最低動
作電圧を下げられるという利点がある。
以上説明したように本発明は、相補型MISFETレシオ回
路において、ドライバー・トランジスタの低しきい電圧
化と昇圧回路の付加による負荷MISFETのゲート昇圧を行
うことにより、MISFET集積回路を低電圧動作化および高
速化できる効果がある。
路において、ドライバー・トランジスタの低しきい電圧
化と昇圧回路の付加による負荷MISFETのゲート昇圧を行
うことにより、MISFET集積回路を低電圧動作化および高
速化できる効果がある。
第１図および第２図はそれぞれ本発明の実施例の回路
図、第３図および第４図は従来例の回路図である。 Vi1,Vi21,Vi22,Vi3,Vi4……入力、VS1,VS2……負電源、
VD3,VD4……正電源、Vo1,Vo21,Vo22,Vo3,Vo4……出力、
R1,R3,R4……抵抗、Ci1,Ci3,Ci4……結合容量、CL1,C
L21,CL22,CL3,CL4……負荷容量、M11,M21,M23,M25,M31,
M41……ｎチャネルMOSFET、M12,M22,M24,M32,M42……Ｐ
チャネルMOSFET、11,21……昇圧回路、12,22……昇圧回
路出力。
図、第３図および第４図は従来例の回路図である。 Vi1,Vi21,Vi22,Vi3,Vi4……入力、VS1,VS2……負電源、
VD3,VD4……正電源、Vo1,Vo21,Vo22,Vo3,Vo4……出力、
R1,R3,R4……抵抗、Ci1,Ci3,Ci4……結合容量、CL1,C
L21,CL22,CL3,CL4……負荷容量、M11,M21,M23,M25,M31,
M41……ｎチャネルMOSFET、M12,M22,M24,M32,M42……Ｐ
チャネルMOSFET、11,21……昇圧回路、12,22……昇圧回
路出力。
Claims (1)
- 【請求項１】高電位電圧源と低電位電圧源の間にＰチャ
ンネルMISFETが高電位側にＮチャンネルMISFETが低電位
側になるようにＰチャンネルMISFETとＮチャンネルMISF
ETが直列接続された相補型MISFETレシオ集積回路におい
て、昇圧回路を設け、この回路により前記Ｐチャンネル
MISFETのゲートを前記低電位電圧源の電位より低い電位
にバイアスかまたは前記ＮチャンネルMISFETのゲートを
前記高電位電圧源の電位より高い電位にバイアスするこ
とを特徴とする相補型MISFETレシオ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63235506A JP2541296B2 (ja) | 1988-09-19 | 1988-09-19 | 相補型ｍｉｓｆｅｔ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63235506A JP2541296B2 (ja) | 1988-09-19 | 1988-09-19 | 相補型ｍｉｓｆｅｔ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0282716A JPH0282716A (ja) | 1990-03-23 |
| JP2541296B2 true JP2541296B2 (ja) | 1996-10-09 |
Family
ID=16987017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63235506A Expired - Lifetime JP2541296B2 (ja) | 1988-09-19 | 1988-09-19 | 相補型ｍｉｓｆｅｔ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2541296B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3566608B2 (ja) | 1999-12-28 | 2004-09-15 | Ｎｅｃエレクトロニクス株式会社 | 半導体集積回路 |
-
1988
- 1988-09-19 JP JP63235506A patent/JP2541296B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0282716A (ja) | 1990-03-23 |
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