JPH04200009A - 発振回路 - Google Patents
発振回路Info
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- JPH04200009A JPH04200009A JP2333074A JP33307490A JPH04200009A JP H04200009 A JPH04200009 A JP H04200009A JP 2333074 A JP2333074 A JP 2333074A JP 33307490 A JP33307490 A JP 33307490A JP H04200009 A JPH04200009 A JP H04200009A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
- H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
- H03B5/36—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device
- H03B5/364—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device the amplifier comprising field effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0307—Stabilisation of output, e.g. using crystal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages
- H03K5/15066—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages using bistable devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は水晶もしくはセラミックからなる振動子を発
振源として用いた発振回路に関する。
振源として用いた発振回路に関する。
（従来の技術）
第１５図は、水晶もしくはセラミックからなる振動子を
用いた従来の発振回路の回路図である。
用いた従来の発振回路の回路図である。
水晶もしくはセラミックからなる振動子８１の両端には
インバータ８２の入出力間及び帰還抵抗８３が並列に接
続され、さらに振動子８１の両端と接地電圧ＶＳＳとの
間にはコンデンサ８４．８５か接続されている。
インバータ８２の入出力間及び帰還抵抗８３が並列に接
続され、さらに振動子８１の両端と接地電圧ＶＳＳとの
間にはコンデンサ８４．８５か接続されている。
一般にこのような構成の発振回路では、インバータ８２
のｇｍ値（相互コンダクタンス）を大きくすれば発振開
始時間か短くなり、同時に発振開始電圧も下がるので、
低電圧、例えば３Ｖ程度の電圧でも動作させることかで
きる。しかし、インバータの発振時の動作点付近での電
源電圧と接地電圧との間に流れる電流、すなわち貫通電
流の値が大きくなり、低消費電流化は困難である。
のｇｍ値（相互コンダクタンス）を大きくすれば発振開
始時間か短くなり、同時に発振開始電圧も下がるので、
低電圧、例えば３Ｖ程度の電圧でも動作させることかで
きる。しかし、インバータの発振時の動作点付近での電
源電圧と接地電圧との間に流れる電流、すなわち貫通電
流の値が大きくなり、低消費電流化は困難である。
そこで、さらに従来ては第１６図に示すように、前記の
インバータ８２と並列にクロックドインバータ８６を接
続するようにしたものか開発されている。
インバータ８２と並列にクロックドインバータ８６を接
続するようにしたものか開発されている。
この第１６図の発振回路では、発振か開始されるまでは
インバータ８２とクロックドインバータ８６を動作させ
て発振を起こさせ、発振か開始されてからはある一定時
間の後にクロックドインバータ８６をオフさせ、インバ
ータ８２のみで発振動作を維持させることにより、発振
開始時間の短縮化と低消費電流化とを実現している。
インバータ８２とクロックドインバータ８６を動作させ
て発振を起こさせ、発振か開始されてからはある一定時
間の後にクロックドインバータ８６をオフさせ、インバ
ータ８２のみで発振動作を維持させることにより、発振
開始時間の短縮化と低消費電流化とを実現している。
しかしなから、３Ｖ程度の低電圧で動作させる場合、イ
ンバータ８２の発振動作点は１／２Ｖｃｃ（Ｖ ｃｃは
電源電圧）、すなわち、１，５Ｖになる。
ンバータ８２の発振動作点は１／２Ｖｃｃ（Ｖ ｃｃは
電源電圧）、すなわち、１，５Ｖになる。
一般にＣＭ ＯＳ技術を用いて上記インバータ８２を実
現する場合には第１７図に示すように、電源電圧ＶＣＣ
と接地電圧ＶＳＳとの間にＰチャネルのＭＯＳトランジ
スタ８７とＮチャネルのｋｉＯ８ｈランジスタ８８の各
ソース・ドレイン間を直列接続した構成にされる。そし
て、上記両ＭＯＳトランンスタの特性を左右する代表的
なパラメータとして閾値電圧（Ｖ ｔｈ）かあり、この
閾値電圧は絶対値が通常、１Ｖ弱近辺となるように設定
される。このとき、ＣＭ ＯＳインバータの動作点にお
ける電流ＩＣＣは次の比例式で与えられる。
現する場合には第１７図に示すように、電源電圧ＶＣＣ
と接地電圧ＶＳＳとの間にＰチャネルのＭＯＳトランジ
スタ８７とＮチャネルのｋｉＯ８ｈランジスタ８８の各
ソース・ドレイン間を直列接続した構成にされる。そし
て、上記両ＭＯＳトランンスタの特性を左右する代表的
なパラメータとして閾値電圧（Ｖ ｔｈ）かあり、この
閾値電圧は絶対値が通常、１Ｖ弱近辺となるように設定
される。このとき、ＣＭ ＯＳインバータの動作点にお
ける電流ＩＣＣは次の比例式で与えられる。
Ｉ ｃｅ” （Ｖ ＧＳＮ Ｖ ｔｈＮ ） ２−
またたし、Ｖ ＧＳＮは第１４図中に示すように、Ｎチ
ャネルＭＯＳトランジスタ８８のゲート・ソース間電圧
てあり、Ｖ ｔｈＮは同じく閾値電圧である。
またたし、Ｖ ＧＳＮは第１４図中に示すように、Ｎチ
ャネルＭＯＳトランジスタ８８のゲート・ソース間電圧
てあり、Ｖ ｔｈＮは同じく閾値電圧である。
ところが、電源電圧Ｖ。０が低くなると、上記ゲート・
ソース間電圧Ｖ ＧＳＮと閾値電圧Ｖ ｔｈＮとの差か
小さくなるため、電源電圧ＶＣＣと閾値電圧Ｖ ｔｈＮ
のバラツキによる電流■。Ｃのバラツキが大きくなる。
ソース間電圧Ｖ ＧＳＮと閾値電圧Ｖ ｔｈＮとの差か
小さくなるため、電源電圧ＶＣＣと閾値電圧Ｖ ｔｈＮ
のバラツキによる電流■。Ｃのバラツキが大きくなる。
例えば、ＶｔｈＮ ＝０． ９±０．３■、Ｖｃｃ＝３
±０．３Ｖとした時、ＩＣＣの最大値ＩＣＣ（ＭＡＸ）
と最小値Ｉ ｃｅ（ＭＩＮ）との比は次式に示すよう になる。
±０．３Ｖとした時、ＩＣＣの最大値ＩＣＣ（ＭＡＸ）
と最小値Ｉ ｃｅ（ＭＩＮ）との比は次式に示すよう になる。
＝４９ ・・・２
すなわち、動作電流には４９倍もの差か発生し、発振を
維持するのに必要な最小の動作電流ＩＣＣを例えば１０
０μＡとすると、電源電圧と閾値電圧のバラツキの影響
により、最大で４．９ｍＡもの電流が流れてしまう。
維持するのに必要な最小の動作電流ＩＣＣを例えば１０
０μＡとすると、電源電圧と閾値電圧のバラツキの影響
により、最大で４．９ｍＡもの電流が流れてしまう。
従って、第１６図の発振回路で低消費電流化を図ったと
しても、低電圧電圧で動作させる場合には動作電流のバ
ラツキか大きくなり、低消費電流化を達成することかで
きなくなる。いいかえれば、第１６図の発振回路は、発
振開始時間を短くし、発振開始電圧を低くすることに対
しては有効であるが、低電源電圧の下では低消費電流化
できないという問題かある。
しても、低電圧電圧で動作させる場合には動作電流のバ
ラツキか大きくなり、低消費電流化を達成することかで
きなくなる。いいかえれば、第１６図の発振回路は、発
振開始時間を短くし、発振開始電圧を低くすることに対
しては有効であるが、低電源電圧の下では低消費電流化
できないという問題かある。
（発明か解決しようとする課題）
上記のように、従来の発振回路では発振開始時間の短縮
化と低電源電圧下における低消費電流化とを共に満足さ
せることかできないとう問題がある。
化と低電源電圧下における低消費電流化とを共に満足さ
せることかできないとう問題がある。
この発明は上記のような事情を考慮してなされたしので
あり、その目的は、低電源電圧の下で低消費電流特性を
持ち、短い発振開始時間特性と低い発振開始電圧特性を
持つ発振回路を提供することにある。
あり、その目的は、低電源電圧の下で低消費電流特性を
持ち、短い発振開始時間特性と低い発振開始電圧特性を
持つ発振回路を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明の発振回路は、水晶もしくはセラミックからな
る振動子と、上記振動子の両端に入出力間が挿入され、
発振開始時の所定期間のみ動作するように制御されるク
ロックドインバータと、上記振動子の両端に入出力間が
挿入され、電源の経路に直列に定電流手段か挿入された
インバータとを具備したことを特徴とする特 この発明の発振回路は、水晶もしくはセラミックからな
る振動子と、上記振動子の両端に各入出力間か並列に挿
入され、それぞれが発振開始時に動作を開始し、動作の
終了時期かそれぞれ異なるように制御され、互いに回路
閾値が等しい複数個のクロックドインバータと、上記振
動子の両端に入出力間か挿入され、電源の経路に直列に
定電流手段か挿入されたインバータとを具備したことを
特徴とする。
る振動子と、上記振動子の両端に入出力間が挿入され、
発振開始時の所定期間のみ動作するように制御されるク
ロックドインバータと、上記振動子の両端に入出力間が
挿入され、電源の経路に直列に定電流手段か挿入された
インバータとを具備したことを特徴とする特 この発明の発振回路は、水晶もしくはセラミックからな
る振動子と、上記振動子の両端に各入出力間か並列に挿
入され、それぞれが発振開始時に動作を開始し、動作の
終了時期かそれぞれ異なるように制御され、互いに回路
閾値が等しい複数個のクロックドインバータと、上記振
動子の両端に入出力間か挿入され、電源の経路に直列に
定電流手段か挿入されたインバータとを具備したことを
特徴とする。
また、この発明の発振回路は、水晶もしくはセラミック
からなる振動子と、上記振動子の両端に各入出力間か並
列に挿入され、それぞれが発振開始時の所定期間のみ動
作するように制御される複数個のクロックドインバータ
と、上記複数個の各クロックドインバータと同等の回路
閾値を有し、入出力間か短絡されたインバータと、一方
入力端、他方入力端及び出力端を有し、一方入力端か上
記インバータの出力端に、他方入力端が上記複数個のク
ロックドインバータの各入力端にそれぞれ接続され、出
力端が上記複数個のクロックドインバータの各出力端に
接続され、定電流源で駆動される電圧コンパレータとを
具備したことを特徴とする。
からなる振動子と、上記振動子の両端に各入出力間か並
列に挿入され、それぞれが発振開始時の所定期間のみ動
作するように制御される複数個のクロックドインバータ
と、上記複数個の各クロックドインバータと同等の回路
閾値を有し、入出力間か短絡されたインバータと、一方
入力端、他方入力端及び出力端を有し、一方入力端か上
記インバータの出力端に、他方入力端が上記複数個のク
ロックドインバータの各入力端にそれぞれ接続され、出
力端が上記複数個のクロックドインバータの各出力端に
接続され、定電流源で駆動される電圧コンパレータとを
具備したことを特徴とする。
（作 用）
発振開始時の所定期間のみクロックドインバータか動作
し、発振開始時はクロックドインバータとインバータと
によって帰還回路か形成される。
し、発振開始時はクロックドインバータとインバータと
によって帰還回路か形成される。
このため、大電流による駆動が行われ、短い発振開始時
間特性と低い発振開始電圧特性を得ることかできる。一
方、発振か開始された後はインバータのみにより駆動さ
れるが、このインバータては電源の経路に直列に定電流
手段が挿入されているため、トランジスタの閾値電圧の
バラツキや電源電圧のバラツキに影響されずに、常に一
定の動作電流が流れ、これにより低消費電流特性を得る
ことかできる。
間特性と低い発振開始電圧特性を得ることかできる。一
方、発振か開始された後はインバータのみにより駆動さ
れるが、このインバータては電源の経路に直列に定電流
手段が挿入されているため、トランジスタの閾値電圧の
バラツキや電源電圧のバラツキに影響されずに、常に一
定の動作電流が流れ、これにより低消費電流特性を得る
ことかできる。
（実施例）
以下、図面を参照としてこの発明を実施例により説明す
る。第１図はこの発明に係る発振回路の第１の実施例の
構成を示す回路図である。図において、水晶もしくはセ
ラミックからなる振動子１１の両端には複数個、例えば
５個のＣＭＯ８型のクロックドインバータ１２〜１６の
各入出力間及び帰還抵抗１７か並列に接続されている。
る。第１図はこの発明に係る発振回路の第１の実施例の
構成を示す回路図である。図において、水晶もしくはセ
ラミックからなる振動子１１の両端には複数個、例えば
５個のＣＭＯ８型のクロックドインバータ１２〜１６の
各入出力間及び帰還抵抗１７か並列に接続されている。
上記５個のクロックドインバータ１２〜１６の各クロッ
ク信号入力端子には制御信号対φ１，１了、φ２，７万
、φＢ、＜６３．φ４，７７、φ５，７写のそれぞれが
供給されるようになっており、これら各クロックドイン
バータは対応する制御信号対に応じて動作か制御される
ようになっている。
ク信号入力端子には制御信号対φ１，１了、φ２，７万
、φＢ、＜６３．φ４，７７、φ５，７写のそれぞれが
供給されるようになっており、これら各クロックドイン
バータは対応する制御信号対に応じて動作か制御される
ようになっている。
また、上記振動子１１の両端と接地電圧Ｖ５．との間に
はコンデンサ１８．１９が接続されている。さらに上記
振動子１１の両端には１個のＣＭＯ３型のインバータ２
０の入出力間が前記５個のクロックドインバータ１２〜
１６に対して並列に接続されている。
はコンデンサ１８．１９が接続されている。さらに上記
振動子１１の両端には１個のＣＭＯ３型のインバータ２
０の入出力間が前記５個のクロックドインバータ１２〜
１６に対して並列に接続されている。
上記インバータ２０は図示するように、電源電圧Ｖｃｃ
と出力端との間にソース・ドレイン間か挿入されゲート
が入力端に接続されたＰチャネルＭＯＳトランジスタ２
１と、上記トランジスタ２１のソースと電源電圧ＶＣＣ
との間に挿入された値がＩＰの定電流源２２と、出力端
と接地電圧ＶＳＳとの間にソース・ドレイン間か挿入さ
れゲートが入力端に接続されたＮチャネルＭＯ３）ラン
ジスタ２３と、上記トランジスタ２３のソースと接地電
圧ＶＳＳとの間に挿入され値がＩＮの定電流源２４とか
ら構成されている。そして、上記インバータ２ｏに流れ
る電流、すなわち定電流源２２及び定電流源２４の値Ｉ
Ｐ、ＩＮは、発振の維持に最低必要な値に設定されてい
る。
と出力端との間にソース・ドレイン間か挿入されゲート
が入力端に接続されたＰチャネルＭＯＳトランジスタ２
１と、上記トランジスタ２１のソースと電源電圧ＶＣＣ
との間に挿入された値がＩＰの定電流源２２と、出力端
と接地電圧ＶＳＳとの間にソース・ドレイン間か挿入さ
れゲートが入力端に接続されたＮチャネルＭＯ３）ラン
ジスタ２３と、上記トランジスタ２３のソースと接地電
圧ＶＳＳとの間に挿入され値がＩＮの定電流源２４とか
ら構成されている。そして、上記インバータ２ｏに流れ
る電流、すなわち定電流源２２及び定電流源２４の値Ｉ
Ｐ、ＩＮは、発振の維持に最低必要な値に設定されてい
る。
４０は上記５個のクロックドインバータ１２〜１６で使
用される制御信号対φ１．１丁、φ２，７万、φ３１丁
１、φ４，７７、φ５，７Ｉを発生する制御回路である
。この制御回路４ｏは発振開始時には全ての制御信号対
を活性化させて、前記５個のクロックドインバータ１２
〜１６を全て動作させ、発振が開始してから所定時間の
後は、各クロックドインバータの動作か終了する時期が
それぞれ異なるように各制御信号対を非活性化させるも
のである。
用される制御信号対φ１．１丁、φ２，７万、φ３１丁
１、φ４，７７、φ５，７Ｉを発生する制御回路である
。この制御回路４ｏは発振開始時には全ての制御信号対
を活性化させて、前記５個のクロックドインバータ１２
〜１６を全て動作させ、発振が開始してから所定時間の
後は、各クロックドインバータの動作か終了する時期が
それぞれ異なるように各制御信号対を非活性化させるも
のである。
第２図は上記実施例におけるインバータ２ｏ内の定電流
源２２．２４を具体化して示す回路図である。
源２２．２４を具体化して示す回路図である。
前記定電？ｊｔ源２２．２４は、ゲートに所定！＜イア
スミ圧Ｖ ＲｉａｓＰ 、 Ｖ ＢｉａｓＮが供給さ
れるＰチャネルＭＯ３）ランシスタ２５及びＮチャネル
ＭＯＳトランジスタ２６と、上記バイアス電ＦＥ Ｖ
ＢｉａｓＰ 。
スミ圧Ｖ ＲｉａｓＰ 、 Ｖ ＢｉａｓＮが供給さ
れるＰチャネルＭＯ３）ランシスタ２５及びＮチャネル
ＭＯＳトランジスタ２６と、上記バイアス電ＦＥ Ｖ
ＢｉａｓＰ 。
Ｖ ＢｉａｓＮを発生する）＜イアスミ圧発生回路とて
構成されている。
構成されている。
第３図は上記第２図回路で使用されるノ１イアス電圧発
生回路の一例を示す回路図である。この回路では、ＮＰ
Ｎ型のバイポーラトランジスタ３１のエミッタに抵抗３
２を接続することによって所定のコレクタ電流をこのバ
イポーラトランジスタ３１１＝流し、二のバイポーラト
ランジスタ３１のベース・エミッタ間に発生するほぼ一
定の電圧、例えば０．７ｖ程度の電圧を前記バイアス電
圧ＶＢｉａｓＰ 。
生回路の一例を示す回路図である。この回路では、ＮＰ
Ｎ型のバイポーラトランジスタ３１のエミッタに抵抗３
２を接続することによって所定のコレクタ電流をこのバ
イポーラトランジスタ３１１＝流し、二のバイポーラト
ランジスタ３１のベース・エミッタ間に発生するほぼ一
定の電圧、例えば０．７ｖ程度の電圧を前記バイアス電
圧ＶＢｉａｓＰ 。
Ｖ ＢｉａｓＮの発生に利用したものである。
すなわち、上記バイポーラトランジスタ３１のベース・
エミッタ間電圧は抵抗３３の両端に与えられ、この抵抗
３３に流れる電流が電流ミラー回路３４に入力電流とし
て与えられる。また、上記電流ミラー回路３４の出力電
流はもう１個の電圧分割回路３５に入力端子として供給
される。さらにこの電流ミラー回路３５の出力電流は上
記電流ミラー回路３４に入力端子として帰還される。そ
して、上記両型流ミラー回路３４．３５の共通接続点３
６の電圧か前記Ｎチャネル側のＭＯ３ｈランシスタの２
６のゲートに与えられるバイアス電圧Ｖ ＢｉａｓＮと
して得られる。
エミッタ間電圧は抵抗３３の両端に与えられ、この抵抗
３３に流れる電流が電流ミラー回路３４に入力電流とし
て与えられる。また、上記電流ミラー回路３４の出力電
流はもう１個の電圧分割回路３５に入力端子として供給
される。さらにこの電流ミラー回路３５の出力電流は上
記電流ミラー回路３４に入力端子として帰還される。そ
して、上記両型流ミラー回路３４．３５の共通接続点３
６の電圧か前記Ｎチャネル側のＭＯ３ｈランシスタの２
６のゲートに与えられるバイアス電圧Ｖ ＢｉａｓＮと
して得られる。
また、上記電圧Ｖ ＢｉａｓＮをインバータ３７によっ
て電源電圧■。０側にシフトすることにより、前記Ｐチ
ャネル側のＭＯＳトランジスタの２６のゲートに与えら
れるバイアス電圧Ｖ ＢｉａｓＮか得られる。
て電源電圧■。０側にシフトすることにより、前記Ｐチ
ャネル側のＭＯＳトランジスタの２６のゲートに与えら
れるバイアス電圧Ｖ ＢｉａｓＮか得られる。
第４図は上記実施例における制御回路４０の具体的な構
成を示す回路図である。この制御回路４０は、電源の投
入時に所定パルス幅のパワーオンクリア（ｐｏｗｅｒ
ｏｎ ｃｌｅａｒ）信号を発生するパワーオンクリア回
路４１と、上記パワーオンクリア信号でリセットされ、
この制御回路４０を含む発振回路で発生される信号かカ
ウンタ入力として供給されるアップカウンタ４２と、そ
れぞれ上記パワーオンクリア信号によりセントされ上記
アップカウンタ４２の各カウント出力信号Ｑ１．．Ｑ２
．Ｑ３．Ｑ４のそれぞれでリセットされる４個のフリッ
プフロップ回路４３．４４．４５．４６及び上記パワー
オンクリア信号を反転するインバータ４７とから構成さ
れている。
成を示す回路図である。この制御回路４０は、電源の投
入時に所定パルス幅のパワーオンクリア（ｐｏｗｅｒ
ｏｎ ｃｌｅａｒ）信号を発生するパワーオンクリア回
路４１と、上記パワーオンクリア信号でリセットされ、
この制御回路４０を含む発振回路で発生される信号かカ
ウンタ入力として供給されるアップカウンタ４２と、そ
れぞれ上記パワーオンクリア信号によりセントされ上記
アップカウンタ４２の各カウント出力信号Ｑ１．．Ｑ２
．Ｑ３．Ｑ４のそれぞれでリセットされる４個のフリッ
プフロップ回路４３．４４．４５．４６及び上記パワー
オンクリア信号を反転するインバータ４７とから構成さ
れている。
そして、前記制御信号対φ１．φ１は上記パワーオンク
リア回路４１及びインバータ４７から出力され、制御信
号対φ２．ａ＝は上記フリップフロップ回路４３から出
力され、制御信号対φ３．φ３は上記フリップフロップ
回路４４から出力され、制御信号対φ４．■は上記フリ
ップフロップ回路４５から出力され、制御信号対φ５．
．＃５は上記フリップフロップ回路４６から出力される
。
リア回路４１及びインバータ４７から出力され、制御信
号対φ２．ａ＝は上記フリップフロップ回路４３から出
力され、制御信号対φ３．φ３は上記フリップフロップ
回路４４から出力され、制御信号対φ４．■は上記フリ
ップフロップ回路４５から出力され、制御信号対φ５．
．＃５は上記フリップフロップ回路４６から出力される
。
第５図は上記第４図中のパワーオンクリア回路４１の詳
細な構成を示す回路図である。この回路は、反転入力端
子（−）及び非反転入力端子（＋）を有する電圧コンパ
レータ５１と、電源電圧Ｖ（（と接地電圧Ｖｓｓとの間
に直列接続された２個の抵抗からなり、電圧Ｖ。Ｃを一
定の比率で分割する電圧分割回路５２と、電源電圧ＶＣ
Ｃと接地電圧ＶＳＳとの間に直列に挿入された抵抗及び
コンデンサからなり、電源の投入時に電圧ＶＣＣを一定
の時定数で積分する積分回路５３とから構成され、上記
積分回路５３の出力及び上記電圧分割回路５２の出力か
上記電圧コンパレータ５１の反転入力端子（−）及び非
反転入力端子（＋）にそれぞれ入力される。
細な構成を示す回路図である。この回路は、反転入力端
子（−）及び非反転入力端子（＋）を有する電圧コンパ
レータ５１と、電源電圧Ｖ（（と接地電圧Ｖｓｓとの間
に直列接続された２個の抵抗からなり、電圧Ｖ。Ｃを一
定の比率で分割する電圧分割回路５２と、電源電圧ＶＣ
Ｃと接地電圧ＶＳＳとの間に直列に挿入された抵抗及び
コンデンサからなり、電源の投入時に電圧ＶＣＣを一定
の時定数で積分する積分回路５３とから構成され、上記
積分回路５３の出力及び上記電圧分割回路５２の出力か
上記電圧コンパレータ５１の反転入力端子（−）及び非
反転入力端子（＋）にそれぞれ入力される。
次に上記のような構成でなる発振回路の動作を説明する
。まず、電源か投入されると、第４図中の制御回路４０
内のパワーオンクリア回路４】から所定パルス幅の“Ｈ
”レベルのパワーオンクリア信号か発生される。これに
より、信号φ］、ψ１かそれぞれ“Ｈ”、“Ｌ“にされ
、制御信号対φ１゜φ１か活性化される。
。まず、電源か投入されると、第４図中の制御回路４０
内のパワーオンクリア回路４】から所定パルス幅の“Ｈ
”レベルのパワーオンクリア信号か発生される。これに
より、信号φ］、ψ１かそれぞれ“Ｈ”、“Ｌ“にされ
、制御信号対φ１゜φ１か活性化される。
一方、パワーオンクリア信号の発生により、４個のフリ
ップフロップ回路４３〜４６のそれぞれがセットされ、
信号φ２．φ３．φ４．φ５がそれぞれ“Ｈ“に、信号
φ２．φＢ、φ４．φ５がそれぞれ“Ｌ′にされ、各制
御信号対φ２．φ２、φ３．φ３、φ４．φ４、φ５．
φ５が並列的に活性化される。これにより、第１図中の
５個のクロックドインバータ１２〜１６が全て動作を開
始する。
ップフロップ回路４３〜４６のそれぞれがセットされ、
信号φ２．φ３．φ４．φ５がそれぞれ“Ｈ“に、信号
φ２．φＢ、φ４．φ５がそれぞれ“Ｌ′にされ、各制
御信号対φ２．φ２、φ３．φ３、φ４．φ４、φ５．
φ５が並列的に活性化される。これにより、第１図中の
５個のクロックドインバータ１２〜１６が全て動作を開
始する。
すなわち、電源の投入直後は全てのクロックドインバー
タ１２〜１６とインバータ２０が動作し、これらの出力
負荷が大電流によって駆動されるため、発振か開始する
までの時間の短縮化が図られる。
タ１２〜１６とインバータ２０が動作し、これらの出力
負荷が大電流によって駆動されるため、発振か開始する
までの時間の短縮化が図られる。
そして、発振か開始され、発振動作がある程度安定する
と、パワーオンクリア回路４１の出力か“Ｌ”に反転す
る。なお、この信号か“Ｈ“から“Ｌ″に反転するまで
の時間は、前記第５図に示す積分回路５３の時定数の調
整により決定される。
と、パワーオンクリア回路４１の出力か“Ｌ”に反転す
る。なお、この信号か“Ｈ“から“Ｌ″に反転するまで
の時間は、前記第５図に示す積分回路５３の時定数の調
整により決定される。
パワーオンクリア回路４１の出力か“Ｌ″に反転すると
、第４図中のインバータ４７の出力が“Ｈ“となり、制
御信号対φ１．「か非活性となる。これにより、いまま
で動作していたクロックドインバータ１２か動作を止め
、その出力端は高インピーダンス状態になる。そして、
出力負荷に対する電流駆動能力はこのクロックドインバ
ータ１２の分たけ減少する。
、第４図中のインバータ４７の出力が“Ｈ“となり、制
御信号対φ１．「か非活性となる。これにより、いまま
で動作していたクロックドインバータ１２か動作を止め
、その出力端は高インピーダンス状態になる。そして、
出力負荷に対する電流駆動能力はこのクロックドインバ
ータ１２の分たけ減少する。
一方、パワーオンクリア回路４１の出力が“Ｌ″になっ
たことにより、第４図中のアップカウンタ４２のリセッ
ト状態と、４個のフリップフロップ回路４３〜４６それ
ぞれのセット状態か解除される。従って、アップカウン
タ４２はこの後、発生した発振信号のカウントを開始す
る。
たことにより、第４図中のアップカウンタ４２のリセッ
ト状態と、４個のフリップフロップ回路４３〜４６それ
ぞれのセット状態か解除される。従って、アップカウン
タ４２はこの後、発生した発振信号のカウントを開始す
る。
アップカウンタ４２がカウントを開始し、てから所定期
間か経過すると、まずその最下位の出力信号Ｑ１が始め
に“Ｈ”レベルに立ち上がる。これにより、フリップフ
ロップ回路４３かリセットされ、そのＱ、Ｑ出力信号で
ある制御信号対φ２＋ ’ｌ’７−か非活性となる。
間か経過すると、まずその最下位の出力信号Ｑ１が始め
に“Ｈ”レベルに立ち上がる。これにより、フリップフ
ロップ回路４３かリセットされ、そのＱ、Ｑ出力信号で
ある制御信号対φ２＋ ’ｌ’７−か非活性となる。
これにより、いままで動作していたクロックドインバー
タ１３か動作を止め、このクロックドインバータ１２の
分たけさらに電流駆動能力か減少する。以下、アップカ
ウンタ４２がカウントを続けることにより、より上位の
出力信号か順次“Ｈ゛レベル立ち上かり、これによりフ
リップフロップ回路４４〜４６か順次リセットされ、ク
ロックドインバータ１４〜１６か順次動作を止める。
タ１３か動作を止め、このクロックドインバータ１２の
分たけさらに電流駆動能力か減少する。以下、アップカ
ウンタ４２がカウントを続けることにより、より上位の
出力信号か順次“Ｈ゛レベル立ち上かり、これによりフ
リップフロップ回路４４〜４６か順次リセットされ、ク
ロックドインバータ１４〜１６か順次動作を止める。
ここで予め、上記５個のクロックドインバータ１２〜１
６の電流駆動能力か全て等しくなるように設定しておけ
ば、クロックドインバータ１２〜１６が動作を停止する
毎にクロックドインバータ全体の電流駆動能力か第６図
（ａ）に示すように一定値ずつ低下していくことになる
□。すなわち、クロックドインバータ全体の電流駆動能
力は線形に変化する。なお、第６図（ａ）中の横軸は時
間であり、ｔｌは全てのクロックドインバータが動作し
ている時間、ｔ２はクロックドインバータ１２が動作を
停止する時間、ｔ３はクロックドインバータ１３が動作
を停止する時間、ｔ４はクロックドインバータ１４か動
作を停止する時間、ｔ５はクロックドインバータ１５が
動作を停止する時間、ｔ５は全てのクロックドインバー
タか動作を停止する時間である。
６の電流駆動能力か全て等しくなるように設定しておけ
ば、クロックドインバータ１２〜１６が動作を停止する
毎にクロックドインバータ全体の電流駆動能力か第６図
（ａ）に示すように一定値ずつ低下していくことになる
□。すなわち、クロックドインバータ全体の電流駆動能
力は線形に変化する。なお、第６図（ａ）中の横軸は時
間であり、ｔｌは全てのクロックドインバータが動作し
ている時間、ｔ２はクロックドインバータ１２が動作を
停止する時間、ｔ３はクロックドインバータ１３が動作
を停止する時間、ｔ４はクロックドインバータ１４か動
作を停止する時間、ｔ５はクロックドインバータ１５が
動作を停止する時間、ｔ５は全てのクロックドインバー
タか動作を停止する時間である。
このように複数個のクロックドインバータの動作を１個
ずつ順次上めるようにしたことにより、インバータ２０
を含む全体の電流駆動能力が順次低下することになり、
途中で発振が停止するという不都合は発生しない。
ずつ順次上めるようにしたことにより、インバータ２０
を含む全体の電流駆動能力が順次低下することになり、
途中で発振が停止するという不都合は発生しない。
全てのクロックドインバータが動作を停止した後はイン
バータ２０のみにより帰還回路が形成される。このイン
バータ２０では発振の維持に最低必要な電流が流れるた
め、電源電圧Ｖ。０やインバータ２０を構成するトラン
ジスタ２１．２３の閾値電圧にバラツキが生じても、こ
のインバータ２０に常に一定の電流を流すことかでき、
発振動作か安定した定常状態における低消費電流化を図
ることかできる。
バータ２０のみにより帰還回路が形成される。このイン
バータ２０では発振の維持に最低必要な電流が流れるた
め、電源電圧Ｖ。０やインバータ２０を構成するトラン
ジスタ２１．２３の閾値電圧にバラツキが生じても、こ
のインバータ２０に常に一定の電流を流すことかでき、
発振動作か安定した定常状態における低消費電流化を図
ることかできる。
次に上記実施例の変形例について説明する。上記実施例
ではクロットインバータを５個並列に設ける場合につい
て説明したか、これは１個のみ設け、発振動作か安定し
た後にその動作を停止させるように構成してもよい。
ではクロットインバータを５個並列に設ける場合につい
て説明したか、これは１個のみ設け、発振動作か安定し
た後にその動作を停止させるように構成してもよい。
また、上記実施例では前記５個のクロックドインバータ
１２〜１６の電流駆動能力が全て等しく設定されている
場合について説明したか、このように設定されている場
合、最後のクロックドインバータ１６の動作か停止され
る時に駆動電流能力か大きく変化し、安定発振動作に与
える悪影響が大きくなる。そこで、このような場合には
、５個のクロックドインバータ１２〜１６の電流駆動能
力を第６図（ｂ）に示すように例えばそれぞれ１／２に
半減させることにより、電流駆動能力を非線形に変化さ
せる方法が考えられる。すなわち、全てのクロックドイ
ンバータか動作している状態からクロ、ソクドインバー
タ１２が動作を停止する時間ｔ２になると、クロックド
インバータ全体の電流駆動能力はｔｌのときの半分に低
下する。さらにｔ２からクロックドインバータ１３か動
作を停止する時間ｔ３になると、クロックドインバータ
全体の電流駆動能力はｔ２のときの半分に低下する。こ
のように電流駆動能力を常に５０パーセントずつ低下さ
せることにより、クロックドインバータの動作か停止す
ることにより安定発振動作に与える悪影響を小さくする
ことができる。なお、このときは必ずしも、クロックド
インバータ全体の電流駆動能力を５０パーセントずつ低
下させなくてもよく、要するに電流駆動能力か第６図（
ｂ）に示すように非線形に変化すればよい。
１２〜１６の電流駆動能力が全て等しく設定されている
場合について説明したか、このように設定されている場
合、最後のクロックドインバータ１６の動作か停止され
る時に駆動電流能力か大きく変化し、安定発振動作に与
える悪影響が大きくなる。そこで、このような場合には
、５個のクロックドインバータ１２〜１６の電流駆動能
力を第６図（ｂ）に示すように例えばそれぞれ１／２に
半減させることにより、電流駆動能力を非線形に変化さ
せる方法が考えられる。すなわち、全てのクロックドイ
ンバータか動作している状態からクロ、ソクドインバー
タ１２が動作を停止する時間ｔ２になると、クロックド
インバータ全体の電流駆動能力はｔｌのときの半分に低
下する。さらにｔ２からクロックドインバータ１３か動
作を停止する時間ｔ３になると、クロックドインバータ
全体の電流駆動能力はｔ２のときの半分に低下する。こ
のように電流駆動能力を常に５０パーセントずつ低下さ
せることにより、クロックドインバータの動作か停止す
ることにより安定発振動作に与える悪影響を小さくする
ことができる。なお、このときは必ずしも、クロックド
インバータ全体の電流駆動能力を５０パーセントずつ低
下させなくてもよく、要するに電流駆動能力か第６図（
ｂ）に示すように非線形に変化すればよい。
また、第６図（ｃ）に示すように、発振動作中は最後の
クロックドインバータ１６のみの動作を停止させないで
おくことも可能である。
クロックドインバータ１６のみの動作を停止させないで
おくことも可能である。
また、上記実施例回路では、インバータ２０のＰチャネ
ル側及びＮチャネル側の両方に定電流源を挿入した場合
について説明したか、これは第７図（ａ）、（ｂ）に示
すようにＰチャネル側のみに、あるいは第８図（ａ）、
（ｂ）に示すようにＮチャネル側のみにそれぞれ挿入す
るようにしてもよい。
ル側及びＮチャネル側の両方に定電流源を挿入した場合
について説明したか、これは第７図（ａ）、（ｂ）に示
すようにＰチャネル側のみに、あるいは第８図（ａ）、
（ｂ）に示すようにＮチャネル側のみにそれぞれ挿入す
るようにしてもよい。
次にこの発明の第２の実施例を第９図を用いて説明する
。この実施例の発振回路では、電源電圧と接地電圧との
間に定電流源が挿入された前記ＣＭＯＳ型のインバータ
２０を用いる代わりに、ＣＭＯＳ型のインバータ６１と
電圧コンパレータ６２からとからなる回路を用いるよう
にしたものである。なお、上記以外の構成は第１図の実
施例回路の場合と同様であるため、その説明は省略する
。
。この実施例の発振回路では、電源電圧と接地電圧との
間に定電流源が挿入された前記ＣＭＯＳ型のインバータ
２０を用いる代わりに、ＣＭＯＳ型のインバータ６１と
電圧コンパレータ６２からとからなる回路を用いるよう
にしたものである。なお、上記以外の構成は第１図の実
施例回路の場合と同様であるため、その説明は省略する
。
上記インバータ６１は５個のクロックドインバータ１２
〜１６のそれぞれと等しい回路閾値電圧を有しており、
その入出力端間は短絡されている。従って、このインバ
ータ６１からはその回路閾値電圧と等しい電圧が出力さ
れる。
〜１６のそれぞれと等しい回路閾値電圧を有しており、
その入出力端間は短絡されている。従って、このインバ
ータ６１からはその回路閾値電圧と等しい電圧が出力さ
れる。
上記インバータ６１の出力端は電圧コンパレータ６２の
非反転入力端子（＋）に接続される。この電圧コンパレ
ータ６２はＰチャネル及びＮチャネルのＭＯ３ｈラント
ランジスタたＣＭＯＳ型のものであり、前記第３図回路
と同様の構成の回路で発生される所定のバイアス電圧Ｖ
ＢｉａｓＮで制御される定電流源か設けられている。
非反転入力端子（＋）に接続される。この電圧コンパレ
ータ６２はＰチャネル及びＮチャネルのＭＯ３ｈラント
ランジスタたＣＭＯＳ型のものであり、前記第３図回路
と同様の構成の回路で発生される所定のバイアス電圧Ｖ
ＢｉａｓＮで制御される定電流源か設けられている。
なお、この電圧コンパレータ６２の詳細については後述
する。
する。
また、上記電圧コンパレータ６２の反転入力端子（−）
は前記５個のクロックドインバータ１２〜１６の入力端
に並列に接続され、さらに出力端子は前記５個のクロッ
クドインバータ１２〜１６の出力端に並列に接続されて
いる。
は前記５個のクロックドインバータ１２〜１６の入力端
に並列に接続され、さらに出力端子は前記５個のクロッ
クドインバータ１２〜１６の出力端に並列に接続されて
いる。
ここで、上記電圧コンパレータ６２はその非反転入力端
子に入力される電圧と反転入力端子に入力される電圧と
を比較し、非反転入力端子の入力電圧は反転入力端子の
入力電圧を比較する際の閾値電圧となっている。このた
め、上記インバータ６１及び電圧コンパレータ６２から
なる回路は、前記第１図の実施例回路におけるインバー
タ２０と同じく入力信号を反転するインバータとして動
作する。
子に入力される電圧と反転入力端子に入力される電圧と
を比較し、非反転入力端子の入力電圧は反転入力端子の
入力電圧を比較する際の閾値電圧となっている。このた
め、上記インバータ６１及び電圧コンパレータ６２から
なる回路は、前記第１図の実施例回路におけるインバー
タ２０と同じく入力信号を反転するインバータとして動
作する。
ここで、インバータ６１の回路閾値電圧は５個のクロッ
クドインバータ１２〜１６のそれぞれと等しくされてい
るため、クロックドインバータ１２〜１６の回路閾値電
圧や電源電圧にバラツキか発生した場合でも、これらの
バラツキによる影響はインバータ６１及び電圧コンパレ
ータ６２からなる回路でも同様に現われる。従って、回
路閾値電圧や電源電圧にバラツキか発生した場合、イン
バータとして動作する電圧コンパレータ６２の発振動作
点はクロックドインバータ１２〜１６と同様に変化し、
これらのバラツキによる影響はなくなる。
クドインバータ１２〜１６のそれぞれと等しくされてい
るため、クロックドインバータ１２〜１６の回路閾値電
圧や電源電圧にバラツキか発生した場合でも、これらの
バラツキによる影響はインバータ６１及び電圧コンパレ
ータ６２からなる回路でも同様に現われる。従って、回
路閾値電圧や電源電圧にバラツキか発生した場合、イン
バータとして動作する電圧コンパレータ６２の発振動作
点はクロックドインバータ１２〜１６と同様に変化し、
これらのバラツキによる影響はなくなる。
第１０図は上記第９図中の電圧コンパレータ６２の詳細
な構成を示す回路図である。この電圧コンパレータはソ
ースか共通接続された入力用の一対のＮチャネルＭＯＳ
トランジスタ７１．７２からなる差動対と、各ドレイ〉
か上記トランジスタ７１．７２の各ドレインに接続され
、各ソースが電源電圧ＶＣＣに接続され、ゲートが上記
トランジスタ７１のドレインに共通接続され、上記差動
対の負荷回路となる一対のＰチャネルＭＯＳトランジス
タ７３゜７４からなる電流ミラー回路と、ゲートに前記
ノ・イアスミ圧Ｖ ＢｉａｓＮか供給され上記差動対に
対して所定の動作電流を与える定電流源用のＮチャネル
ＭＯＳトランジスタ７５と、上記差動対の出力を受ける
出力用のＰチャネルＭＯＳトランジスタ７６と、上記出
力用のトランジスタ７６に対して直列接続されゲートに
前記バイアス電圧Ｖ ＢｊａｓＮか供給され、上記出力
用のトランジスタ７６に対して所定の動作電流を与える
定電流源用のＮチャネルＭＯＳトランジスタ７７とから
構成されている。
な構成を示す回路図である。この電圧コンパレータはソ
ースか共通接続された入力用の一対のＮチャネルＭＯＳ
トランジスタ７１．７２からなる差動対と、各ドレイ〉
か上記トランジスタ７１．７２の各ドレインに接続され
、各ソースが電源電圧ＶＣＣに接続され、ゲートが上記
トランジスタ７１のドレインに共通接続され、上記差動
対の負荷回路となる一対のＰチャネルＭＯＳトランジス
タ７３゜７４からなる電流ミラー回路と、ゲートに前記
ノ・イアスミ圧Ｖ ＢｉａｓＮか供給され上記差動対に
対して所定の動作電流を与える定電流源用のＮチャネル
ＭＯＳトランジスタ７５と、上記差動対の出力を受ける
出力用のＰチャネルＭＯＳトランジスタ７６と、上記出
力用のトランジスタ７６に対して直列接続されゲートに
前記バイアス電圧Ｖ ＢｊａｓＮか供給され、上記出力
用のトランジスタ７６に対して所定の動作電流を与える
定電流源用のＮチャネルＭＯＳトランジスタ７７とから
構成されている。
上記構成でなる電圧コンパレータ６２を使用すれば、前
記クロックドインバータ１２〜１６の全てか動作を停止
し、上記インバータ６１及び電圧コンパレータ６２から
なる回路か帰還回路として動作する際に、電圧コンパレ
ータ６２に流れる電流を上記定電流源用のＮチャネルＭ
ＯＳトランジスタ７５．７７で制限することができ、低
消費電流化を図ることかできる。なお、インバータ６１
でも電流を消費するか、このインバータ６１は回路閾値
電圧に等しい電圧を出力するたけてよく、回路閾値電圧
の値はＰチャネル側及びＮチャネル側のトランジスタの
駆動レシオて決まるので、ある一定のレンオを保ったま
まで、例えば両トランンスタのゲート長を長くすれば、
バラツキを考慮しても十分に小さな貫通電流にてきる。
記クロックドインバータ１２〜１６の全てか動作を停止
し、上記インバータ６１及び電圧コンパレータ６２から
なる回路か帰還回路として動作する際に、電圧コンパレ
ータ６２に流れる電流を上記定電流源用のＮチャネルＭ
ＯＳトランジスタ７５．７７で制限することができ、低
消費電流化を図ることかできる。なお、インバータ６１
でも電流を消費するか、このインバータ６１は回路閾値
電圧に等しい電圧を出力するたけてよく、回路閾値電圧
の値はＰチャネル側及びＮチャネル側のトランジスタの
駆動レシオて決まるので、ある一定のレンオを保ったま
まで、例えば両トランンスタのゲート長を長くすれば、
バラツキを考慮しても十分に小さな貫通電流にてきる。
従って、全体の消費電流の増加はごくわずかである。
第１１図は上記第９図中の電圧コンパレータ６２の他の
詳細な構成を示す回路図である。この電圧コンパレータ
では、差動対を構成する一方のＮチャネルＭＯ３Ｉ−ラ
ンシスタフ２のドレインと、電流ミラー回路を構成する
一対のＰチャネル〜１０Ｓトランジスタ７３．７４の共
通ゲートとの間に抵抗７８を挿入したものである。この
ように抵抗７８を挿入することにより、電圧コンパレー
タの電圧増幅率か低下し、出力波形が飽和して矩形波状
にならないようにしたものである。
詳細な構成を示す回路図である。この電圧コンパレータ
では、差動対を構成する一方のＮチャネルＭＯ３Ｉ−ラ
ンシスタフ２のドレインと、電流ミラー回路を構成する
一対のＰチャネル〜１０Ｓトランジスタ７３．７４の共
通ゲートとの間に抵抗７８を挿入したものである。この
ように抵抗７８を挿入することにより、電圧コンパレー
タの電圧増幅率か低下し、出力波形が飽和して矩形波状
にならないようにしたものである。
第１２図は上記第９図中の電圧コンパレータ６２のさら
に他の詳細な構成を示す回路図である。上記第１１図に
示すように、トランジスタ７３．７４の共通ゲートとト
ランジスタ７２のドレインとの間に抵抗７８を挿入して
も、また電圧コンパレータの電圧増幅率か高い場合には
、電圧コンパレータ６２の前段の差動対のみを帰還回路
として用い、後段の出力用のＰチャネルＭＯＳトランジ
スタ７６及び定電流源用のＮチャネルＭＯＳトランジス
タ７７からなるインバータは波形整形用のインバータと
して用いるようにしたものである。
に他の詳細な構成を示す回路図である。上記第１１図に
示すように、トランジスタ７３．７４の共通ゲートとト
ランジスタ７２のドレインとの間に抵抗７８を挿入して
も、また電圧コンパレータの電圧増幅率か高い場合には
、電圧コンパレータ６２の前段の差動対のみを帰還回路
として用い、後段の出力用のＰチャネルＭＯＳトランジ
スタ７６及び定電流源用のＮチャネルＭＯＳトランジス
タ７７からなるインバータは波形整形用のインバータと
して用いるようにしたものである。
なお、上記第９図の実施例の場合にも、第１図の実施例
の場合と同様にクロットインバータを１個のみ設けるよ
うな変形を施すことかできる。また、前記第１の実施例
の変形例と同様に、前記５個のクロックドインバータ１
２〜１６の電流駆動能力を全て等しく設定する代わりに
、前記第６図（ｂ）に示すように例えばそれぞれ１／２
に半減させるようにしてもよく、また、これらクロット
インバータの制御方法として、前記第６図（Ｃ）に示す
ように最後のクロックドインバータ１６は動作を停止さ
せないでおくことも可能である。
の場合と同様にクロットインバータを１個のみ設けるよ
うな変形を施すことかできる。また、前記第１の実施例
の変形例と同様に、前記５個のクロックドインバータ１
２〜１６の電流駆動能力を全て等しく設定する代わりに
、前記第６図（ｂ）に示すように例えばそれぞれ１／２
に半減させるようにしてもよく、また、これらクロット
インバータの制御方法として、前記第６図（Ｃ）に示す
ように最後のクロックドインバータ１６は動作を停止さ
せないでおくことも可能である。
また、上記第２の実施例における電圧コンパレータの代
わりに、第１３図に示すようにＣＭＯ３型のリニア増幅
回路（線形増幅回路）９１を用いることもこの発明の実
施例である。なお、図中の抵抗９２．９３はケイン調整
用のものである。
わりに、第１３図に示すようにＣＭＯ３型のリニア増幅
回路（線形増幅回路）９１を用いることもこの発明の実
施例である。なお、図中の抵抗９２．９３はケイン調整
用のものである。
さらに第９図の実施例てはインバータ６１を用いるよう
にしたか、これは前記複数個の各クロックドインバータ
１２〜１６のそれぞれと閾値電圧を等しくする意味から
いえば、このインバータの代わりに第１４図に示すよう
なりロックドインバータを用いることが有効である。す
なわち、ごの場合、このクロックドインバータを単なる
インバータとして動作させるため、２個のＰチャネルＭ
ＯＳトランジスタ９５．９１３のいずれか一方には接地
電圧ＶＳＳが、２個のＮチャネルＭＯ５！−ランジスタ
９７゜９８のいずれか一方には電源電圧ＶＣＣがそれぞ
れ供給されている。
にしたか、これは前記複数個の各クロックドインバータ
１２〜１６のそれぞれと閾値電圧を等しくする意味から
いえば、このインバータの代わりに第１４図に示すよう
なりロックドインバータを用いることが有効である。す
なわち、ごの場合、このクロックドインバータを単なる
インバータとして動作させるため、２個のＰチャネルＭ
ＯＳトランジスタ９５．９１３のいずれか一方には接地
電圧ＶＳＳが、２個のＮチャネルＭＯ５！−ランジスタ
９７゜９８のいずれか一方には電源電圧ＶＣＣがそれぞ
れ供給されている。
［発明の効果］
以上説明したようにこの発明によれば、低電源電圧の下
で低消費電流特性を持ち、短い発振開始時間特性と低い
発振開始電圧特性を持つ発振回路を提供することができ
る。
で低消費電流特性を持ち、短い発振開始時間特性と低い
発振開始電圧特性を持つ発振回路を提供することができ
る。
第１図はこの発明の第１の実施例を示す回路図、第２図
、第３図、第４図及び第５図はそれぞれ上記実施例回路
の各一部の詳細な構成を示す回路図、第６図は上記実施
例回路の動作を説明するために用いる特性図、第７図及
び第８図はそれぞれ上記第１の実施例の変形例の構成を
示す回路図、第９図はこの発明の第２の実施例を示す回
路図、第１０図、第１１図及び第１２図はそれぞれ上記
第２の実施例回路の各一部の詳細な構成を示す回路図、
第１３図はこの発明の第３の実施例回路の一部の構成を
示す回路図、第１４図はこの発明の変形例の構成を示す
回路図、第１５図及び第１６図はそれぞれ従来の回路図
、第１７図はＣＭＯＳインバータの回路図である。 １１・・・振動子、１２〜１６・・ＣＭＯ５型のクロッ
クドインバータ、１７−・・帰還抵抗、１８．１９・コ
ンデンサ、２０・・ＣＭＯ５型のインバータ、２１．２
５・・ＰチャネルのＭＯＳトランジスタ、２２．２４・
・・定電流源、２３゜２６・・・ＮチャネルのＭＯＳ）
ランジスタ、４０・・制御回路、４トバワ一オンクリア
回路、４２・・・アワプヵウンタ、４３．４４．４５．
４６・・・フリップフロップ回路、４７・・インバータ
、６１・・・ＣＭＯ３型のインバータ、６２−ＣＭＯ３
’ｆｆの電圧コンパレータ、９トリニア増幅回路。 出願人代理人 弁理士 鈴江武彦 Ｖｓｓ Ｖ５迅 第１図 第２図 第３区 Ｖｓｓ Ｖｓｓ 第９図 第１４図 ■露 第１７図 第１０図 ＩＮ 第１２図 第１１図 第１３図
、第３図、第４図及び第５図はそれぞれ上記実施例回路
の各一部の詳細な構成を示す回路図、第６図は上記実施
例回路の動作を説明するために用いる特性図、第７図及
び第８図はそれぞれ上記第１の実施例の変形例の構成を
示す回路図、第９図はこの発明の第２の実施例を示す回
路図、第１０図、第１１図及び第１２図はそれぞれ上記
第２の実施例回路の各一部の詳細な構成を示す回路図、
第１３図はこの発明の第３の実施例回路の一部の構成を
示す回路図、第１４図はこの発明の変形例の構成を示す
回路図、第１５図及び第１６図はそれぞれ従来の回路図
、第１７図はＣＭＯＳインバータの回路図である。 １１・・・振動子、１２〜１６・・ＣＭＯ５型のクロッ
クドインバータ、１７−・・帰還抵抗、１８．１９・コ
ンデンサ、２０・・ＣＭＯ５型のインバータ、２１．２
５・・ＰチャネルのＭＯＳトランジスタ、２２．２４・
・・定電流源、２３゜２６・・・ＮチャネルのＭＯＳ）
ランジスタ、４０・・制御回路、４トバワ一オンクリア
回路、４２・・・アワプヵウンタ、４３．４４．４５．
４６・・・フリップフロップ回路、４７・・インバータ
、６１・・・ＣＭＯ３型のインバータ、６２−ＣＭＯ３
’ｆｆの電圧コンパレータ、９トリニア増幅回路。 出願人代理人 弁理士 鈴江武彦 Ｖｓｓ Ｖ５迅 第１図 第２図 第３区 Ｖｓｓ Ｖｓｓ 第９図 第１４図 ■露 第１７図 第１０図 ＩＮ 第１２図 第１１図 第１３図
Claims (12)
- （１）水晶もしくはセラミックからなる振動子と、 上記振動子の両端に入出力間が挿入され、発振開始時の
所定期間にのみ動作するように制御されるクロックドイ
ンバータと、 上記振動子の両端に入出力間が挿入され、電源の経路に
直列に定電流手段が挿入されたインバータと を具備したことを特徴とする発振回路。 - （２）水晶もしくはセラミックからなる振動子と、 上記振動子の両端に各入出力間が並列に挿入され、それ
ぞれが発振開始時に動作を開始し、動作の終了時期がそ
れぞれ異なるように制御され、互いに回路閾値が等しい
複数個のクロックドインバータと、 上記振動子の両端に入出力間が挿入され、電源の経路に
直列に定電流手段が挿入されたインバータと を具備したことを特徴とする発振回路。 - （３）前記複数個のクロックドインバータの出力駆動電
流の値が互いに等しくなるように設定されている請求項
２に記載の発振回路。 - （４）前記複数個のクロックドインバータの動作が順次
終了される際にこれら複数個のクロックドインバータ全
体の出力駆動電流の値が非線形に変化するように前記複
数個のクロックドインバータの電流駆動能力が設定され
ている請求項２に記載の発振回路。 - （５）前記複数個のクロックドインバータのうち出力駆
動電流の値が最も小さく設定されているクロックドイン
バータが、前記インバータと同様に発振開始時から発振
の終了時まで連続して動作するように制御される請求項
２に記載の発振回路。 - （６）水晶もしくはセラミックからなる振動子と、 上記振動子の両端に各入出力間が並列に挿入され、それ
ぞれが発振開始時の所定期間にのみ動作するように制御
される複数個のクロックドインバータと、 上記複数の各クロックドインバータと同等の回路閾値を
有し、入出力間が短絡されたインバータと、 一方入力端、他方入力端及び出力端を有し、一方入力端
が上記インバータの出力端に、他方入力端が上記複数個
のクロックドインバータの各入力端にそれぞれ接続され
、出力端が上記複数個のクロックドインバータの各出力
端に接続され、定電流源で駆動される電圧コンパレータ
と を具備したことを特徴とする発振回路。 - （７）前記複数個のクロックドインバータの出力駆動電
流の値が互いに等しくなるように設定されている請求項
６に記載の発振回路。 - （８）前記複数個のクロックドインバータの動作が順次
終了される際にこれら複数個のクロックドインバータ全
体の出力駆動電流の値が非線形に変化するように前記複
数個のクロックドインバータの電流駆動能力が設定され
ている請求項７に記載の発振回路。 - （９）前記複数個のクロックドインバータのうち出力駆
動電流の値が最も小さく設定されているクロックドイン
バータが、発振開始時から発振の終了時まで連続して動
作するように制御される請求項７に記載の発振回路。 - （１０）前記電圧コンパレータが、各ゲートが前記一方
入力端、他方入力端にそれぞれ接続され、ソースが共通
接続された一方極性の第１及び第２のトランジスタから
なる差動対と、 高電位側の電源と上記第１のトランジスタのドレインと
の間にソース・ドレイン間が挿入された他方極性の第３
のトランジスタと、 高電位側の電源と上記第２のトランジスタのドレインと
の間にソース・ドレイン間が挿入され、ゲートが上記第
３のトランジスタのゲートに接続された他方極性の第４
のトランジスタと、 低電位側の電源と上記第１及び第２のトランジスタのソ
ース共通接続点との間にソース・ドレイン間が挿入され
、ゲートに所定バイアス電圧が供給される一方極性の第
５のトランジスタと、上記第２のトランジスタのドレイ
ンと上記第３及び第４のトランジスタのゲート共通接続
点との間に挿入された抵抗とを具備したことを特徴とす
る請求項７に記載の発振回路。 - （１１）前記インバータが前記複数のクロックドインバ
ータのそれぞれと同様に構成されているクロックドイン
バータである請求項６に記載の発振回路。 - （１２）水晶もしくはセラミックからなる振動子と、 上記振動子の両端に各入出力間が並列に挿入され、それ
ぞれが発振開始時の所定期間にのみ動作するように制御
される複数個のクロックドインバータと、 上記複数の各クロックドインバータと同等の回路閾値を
有し、入出力間が短絡されたインバータと、 一方入力端、他方入力端及び出力端を有し、一方入力端
が上記インバータの出力端に、他方入力端が上記複数個
のクロックドインバータの各入力端にそれぞれ接続され
、出力端が上記複数個のクロックドインバータの各出力
端に接続された線形増幅回路と を具備したことを特徴とする発振回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2333074A JP2716869B2 (ja) | 1990-11-29 | 1990-11-29 | 発振回路 |
| KR1019910021787A KR960000773B1 (ko) | 1990-11-29 | 1991-11-29 | 발진 회로 |
| EP91120578A EP0488394B1 (en) | 1990-11-29 | 1991-11-29 | Oscillation circuits |
| DE69126767T DE69126767T2 (de) | 1990-11-29 | 1991-11-29 | Oszillator-Schaltungen |
| US07/926,382 US5208558A (en) | 1990-11-29 | 1992-08-10 | Crystal oscillator having plural inverters disabled after start-up |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2333074A JP2716869B2 (ja) | 1990-11-29 | 1990-11-29 | 発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04200009A true JPH04200009A (ja) | 1992-07-21 |
| JP2716869B2 JP2716869B2 (ja) | 1998-02-18 |
Family
ID=18261976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2333074A Expired - Fee Related JP2716869B2 (ja) | 1990-11-29 | 1990-11-29 | 発振回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0488394B1 (ja) |
| JP (1) | JP2716869B2 (ja) |
| KR (1) | KR960000773B1 (ja) |
| DE (1) | DE69126767T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5363765A (en) * | 1993-03-12 | 1994-11-15 | Asahi Kasei Kogyo Kabushiki Kaisha | Electronic delay circuit for firing ignition element |
| JPH0741762U (ja) * | 1993-12-07 | 1995-07-21 | ティアック株式会社 | 磁気ディスク装置用ステップパルス生成回路 |
| JP2008147815A (ja) * | 2006-12-07 | 2008-06-26 | Sanyo Electric Co Ltd | 発振回路 |
| JP2010136533A (ja) * | 2008-12-04 | 2010-06-17 | Mitsumi Electric Co Ltd | 二次電池保護用集積回路装置及びこれを用いた二次電池保護モジュール並びに電池パック |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3291569B2 (ja) * | 1993-08-30 | 2002-06-10 | 三菱電機株式会社 | マイクロコンピュータ |
| JPH07162229A (ja) * | 1993-12-08 | 1995-06-23 | Nec Corp | 発振回路 |
| DE10126608A1 (de) | 2001-05-31 | 2002-12-12 | Infineon Technologies Ag | Kompensierte Oszillatorschaltung |
| ATE373341T1 (de) * | 2003-01-27 | 2007-09-15 | Infineon Technologies Ag | Komparatorschaltung und verfahren dazu |
| CN100414834C (zh) * | 2004-01-29 | 2008-08-27 | 凌阳科技股份有限公司 | 晶体加速振荡电路 |
| DE102006010978B4 (de) | 2006-03-09 | 2015-01-22 | Austriamicrosystems Ag | Oszillatoranordnung und Verfahren zum Betrieb eines Schwingquarzes |
| US10367450B2 (en) | 2015-12-15 | 2019-07-30 | Mediatek Inc. | Oscillator scheme capable of reducing far-out phase noise and closed-in phase noise |
Citations (3)
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| JPS62225005A (ja) * | 1986-03-27 | 1987-10-03 | Matsushita Electric Ind Co Ltd | 発振回路 |
| JPH02274103A (ja) * | 1989-04-17 | 1990-11-08 | Nec Corp | 発振回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53146558A (en) * | 1977-05-26 | 1978-12-20 | Citizen Watch Co Ltd | Oscillator circuit |
| GB2040633B (en) * | 1979-01-22 | 1983-05-05 | Tokyo Shibaura Electric Co | Electrical oscillator circuit |
| US4716383A (en) * | 1986-06-23 | 1987-12-29 | Western Digital Corporation | Precise phase start-up voltage controlled oscillator with accurate duty cycle |
-
1990
- 1990-11-29 JP JP2333074A patent/JP2716869B2/ja not_active Expired - Fee Related
-
1991
- 1991-11-29 EP EP91120578A patent/EP0488394B1/en not_active Expired - Lifetime
- 1991-11-29 KR KR1019910021787A patent/KR960000773B1/ko not_active IP Right Cessation
- 1991-11-29 DE DE69126767T patent/DE69126767T2/de not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8890632B2 (en) | 2006-12-07 | 2014-11-18 | Semiconductor Components Industries, Llc | Oscillator circuit |
| JP2010136533A (ja) * | 2008-12-04 | 2010-06-17 | Mitsumi Electric Co Ltd | 二次電池保護用集積回路装置及びこれを用いた二次電池保護モジュール並びに電池パック |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0488394A3 (en) | 1992-07-29 |
| DE69126767T2 (de) | 1998-01-02 |
| JP2716869B2 (ja) | 1998-02-18 |
| KR960000773B1 (ko) | 1996-01-12 |
| EP0488394A2 (en) | 1992-06-03 |
| EP0488394B1 (en) | 1997-07-09 |
| DE69126767D1 (de) | 1997-08-14 |
| KR920011046A (ko) | 1992-06-27 |
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