JPS63318815A - 他電源からの電流流入防止回路を備えたｃ−ｍｏｓ構造の集積回路 - Google Patents
他電源からの電流流入防止回路を備えたｃ−ｍｏｓ構造の集積回路Info
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- JPS63318815A JPS63318815A JP62153333A JP15333387A JPS63318815A JP S63318815 A JPS63318815 A JP S63318815A JP 62153333 A JP62153333 A JP 62153333A JP 15333387 A JP15333387 A JP 15333387A JP S63318815 A JPS63318815 A JP S63318815A
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- JP
- Japan
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- circuit
- inverter
- voltage
- current
- inflow
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- Pending
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- 230000002265 prevention Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
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- Logic Circuits (AREA)
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、Ｃ−ＭＯ５構造をもった集積回路に於いて、
他方の論理回路がオフ状態の時、一方の論理回路の電源
から電流の流入がないようにした防止回路に関する。
他方の論理回路がオフ状態の時、一方の論理回路の電源
から電流の流入がないようにした防止回路に関する。
（従来の技術）
従来、常時動作状態にある論理回路、例えばコンピュー
タシステムのＲＡＭに記憶されているプログラム等を、
このシステムの周辺機器を動作せしめるに必要な他の論
理回路を必要により動作させて前記プログラム等を読み
出すような場合、例えば第４図に示すようなＣ−ＭＯＳ
構造をもった集積回路が使用されている。
タシステムのＲＡＭに記憶されているプログラム等を、
このシステムの周辺機器を動作せしめるに必要な他の論
理回路を必要により動作させて前記プログラム等を読み
出すような場合、例えば第４図に示すようなＣ−ＭＯＳ
構造をもった集積回路が使用されている。
第４図に於いて（Ａ）はインバータ回路１と２、（Ｂ）
はそれを記号で示したもので、正論理と負論理で表わさ
れる。通常インバータ１には常時電池から一定電圧Ｖｃ
ｃＯ（ＤＣ＋ ５ Ｖ）が印加され、インバータ２には
、これを動作させる時に必要な電圧Ｖｅｃｌ （ＤＣ＋
５ Ｖ ）が印加され、インバータ１の論理出力をイ
ンバータ２の入力として、このインバータ２から論理出
力される。また、インバータ２が非動作時は電圧ｖｃｃ
１はオフ状態となっている。しかしくＡ）図かられかる
ようにインバータ１と２とはその回路接続から電圧Ｖｃ
ｃｌがオフ状態にあるに係わらず、インバータ１の電圧
ＶｃｃＯが常時印加されているため、Ｃ−ＭＯＳがもつ
拡散抵抗（寄生抵抗）に起因してＣ−ＭＯＳの保護用ダ
イオードを介して矢印のようにキャリアの拡散効果の結
果生まれる漏洩電流が負荷３に流れている。
はそれを記号で示したもので、正論理と負論理で表わさ
れる。通常インバータ１には常時電池から一定電圧Ｖｃ
ｃＯ（ＤＣ＋ ５ Ｖ）が印加され、インバータ２には
、これを動作させる時に必要な電圧Ｖｅｃｌ （ＤＣ＋
５ Ｖ ）が印加され、インバータ１の論理出力をイ
ンバータ２の入力として、このインバータ２から論理出
力される。また、インバータ２が非動作時は電圧ｖｃｃ
１はオフ状態となっている。しかしくＡ）図かられかる
ようにインバータ１と２とはその回路接続から電圧Ｖｃ
ｃｌがオフ状態にあるに係わらず、インバータ１の電圧
ＶｃｃＯが常時印加されているため、Ｃ−ＭＯＳがもつ
拡散抵抗（寄生抵抗）に起因してＣ−ＭＯＳの保護用ダ
イオードを介して矢印のようにキャリアの拡散効果の結
果生まれる漏洩電流が負荷３に流れている。
第５図は横軸にインバータ１への印加電圧に対するイン
バータ２への漏洩電流ｍＡ（縦軸）を示し、電池の消費
電力を大きくする欠点があった。
バータ２への漏洩電流ｍＡ（縦軸）を示し、電池の消費
電力を大きくする欠点があった。
（発明が解決しようとする問題点）
上述したような回路接続の構成では一方のインバータ１
の電池から他方のインバータ１が非動作時にも微弱な電
流（ｍＡ）が流れ電池を消費し経済的でなかったので、
これを極力防止することが必要であった。本発明はこの
ような従来欠点をなるべく少なくし、簡単な手段によっ
て電流流入を防止するものである。
の電池から他方のインバータ１が非動作時にも微弱な電
流（ｍＡ）が流れ電池を消費し経済的でなかったので、
これを極力防止することが必要であった。本発明はこの
ような従来欠点をなるべく少なくし、簡単な手段によっ
て電流流入を防止するものである。
（構成および作用）
本発明は、上記目的を達成するため、常時電圧を印加さ
れ動作している一方の論理回路と、必要時に電圧を印加
され動作する他方の論理回路との間にスイッチング回路
を設け、これにより前記必要時動作する他方の論理回路
が非動作時に前記一方の論理回路との接続を遮断するよ
うにしたことを特徴とする。
れ動作している一方の論理回路と、必要時に電圧を印加
され動作する他方の論理回路との間にスイッチング回路
を設け、これにより前記必要時動作する他方の論理回路
が非動作時に前記一方の論理回路との接続を遮断するよ
うにしたことを特徴とする。
本発明によれば、スイッチング回路により常時動作状態
にある一方の論理回路から、非動作時の他方の論理回路
への電流流入が防止され、電池の消費を防止しうるちの
である。
にある一方の論理回路から、非動作時の他方の論理回路
への電流流入が防止され、電池の消費を防止しうるちの
である。
（実施例）
第１図は本発明の一実施例の回路図を示し、第４図と同
一数字記号は同じものを示す。本実施例はインバータ１
と２との間にスイッチング回路４を設けたことを特徴と
する。
一数字記号は同じものを示す。本実施例はインバータ１
と２との間にスイッチング回路４を設けたことを特徴と
する。
このスイッチング回路は第２図（Ａ）のようにゲート回
路４ａ、（Ｂ）図のようなダイオード４ｂなど、インバ
ータ１からインバータ２への電流流入路を遮断する素子
であればよい。これらはインバータ１に電池から電圧Ｖ
ｃｃＯが常時印加され、インバータ２にはこれを動作さ
せる時にのみ電圧■ｃｃ１が印加され、非動作時には電
圧ｖｃｃ１が印加されないことを利用してゲート４ａを
開き、またはダイオード４ｂの逆方向抵抗特性により、
インバータ１からの電流流入を防止する。しかしＣ−Ｍ
ＯＳ構造の場合は、このようなスイッチング回路を具備
してもＣ−ＭＯＳがもつ拡散抵抗に起因して、インバー
タ１から２へ極く微小な流入電流が流れることを完全に
防止することができず、実測例によれば第３＠に示すよ
うな電流（μＡ）が流れるが、これは従来の第５図と比
較して著しく改善（μＡ対ｍＡ）Ｌ、たことがわかる。
路４ａ、（Ｂ）図のようなダイオード４ｂなど、インバ
ータ１からインバータ２への電流流入路を遮断する素子
であればよい。これらはインバータ１に電池から電圧Ｖ
ｃｃＯが常時印加され、インバータ２にはこれを動作さ
せる時にのみ電圧■ｃｃ１が印加され、非動作時には電
圧ｖｃｃ１が印加されないことを利用してゲート４ａを
開き、またはダイオード４ｂの逆方向抵抗特性により、
インバータ１からの電流流入を防止する。しかしＣ−Ｍ
ＯＳ構造の場合は、このようなスイッチング回路を具備
してもＣ−ＭＯＳがもつ拡散抵抗に起因して、インバー
タ１から２へ極く微小な流入電流が流れることを完全に
防止することができず、実測例によれば第３＠に示すよ
うな電流（μＡ）が流れるが、これは従来の第５図と比
較して著しく改善（μＡ対ｍＡ）Ｌ、たことがわかる。
（発明の効果）
以上述べたように、本発明は常時電池電圧が印加されて
いる論理回路と、必要時に電池電圧が印加される論理回
路との間にスイッチング回路を設け、後者の論理回路が
非動作時にはスイッチング回路により前者の論理回路か
らの漏洩電流の流入を極力防止するようにしたので、簡
単な手段で電池の消費を節約できる効果がある。
いる論理回路と、必要時に電池電圧が印加される論理回
路との間にスイッチング回路を設け、後者の論理回路が
非動作時にはスイッチング回路により前者の論理回路か
らの漏洩電流の流入を極力防止するようにしたので、簡
単な手段で電池の消費を節約できる効果がある。
第１図は本発明の一実施例の回路図、第２図は第１図の
スイッチング回路の各側、第３図は本発明の漏洩電流特
性図、第４図は従来のインバータ回路の一例、第５図は
第４図の漏洩電流特性図である。 １．２・・・インバータ、 ３ ・・・負荷、４ ・・
・スイッチング回路、４ａ・・・ゲート回路、４ｂ・・
・ダイオード。 特許出願人 リコー電子工業株式会社 第３図 第５図
スイッチング回路の各側、第３図は本発明の漏洩電流特
性図、第４図は従来のインバータ回路の一例、第５図は
第４図の漏洩電流特性図である。 １．２・・・インバータ、 ３ ・・・負荷、４ ・・
・スイッチング回路、４ａ・・・ゲート回路、４ｂ・・
・ダイオード。 特許出願人 リコー電子工業株式会社 第３図 第５図
Claims (1)
- 常時電圧を印加され動作している一方の論理回路と、必
要時に電圧を印加され動作する他方の論理回路との間に
スイッチング回路を設け、これにより前記必要時動作す
る他方の論理回路が非動作時に前記一方の論理回路との
接続を遮断するようにしたことを特徴とする他電源から
の電流流入防止回路を備えたＣ−ＭＯＳ構造の集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62153333A JPS63318815A (ja) | 1987-06-22 | 1987-06-22 | 他電源からの電流流入防止回路を備えたｃ−ｍｏｓ構造の集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62153333A JPS63318815A (ja) | 1987-06-22 | 1987-06-22 | 他電源からの電流流入防止回路を備えたｃ−ｍｏｓ構造の集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63318815A true JPS63318815A (ja) | 1988-12-27 |
Family
ID=15560191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62153333A Pending JPS63318815A (ja) | 1987-06-22 | 1987-06-22 | 他電源からの電流流入防止回路を備えたｃ−ｍｏｓ構造の集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63318815A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991002408A1 (en) * | 1989-07-28 | 1991-02-21 | Dallas Semiconductor Corporation | Line-powered integrated circuit transceiver |
| US5032742A (en) * | 1989-07-28 | 1991-07-16 | Dallas Semiconductor Corporation | ESD circuit for input which exceeds power supplies in normal operation |
| EP0481329A2 (en) * | 1990-10-16 | 1992-04-22 | International Business Machines Corporation | A CMOS off chip driver for fault tolerant cold sparing |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS573427A (en) * | 1980-06-06 | 1982-01-08 | Nec Corp | Interface circuit |
-
1987
- 1987-06-22 JP JP62153333A patent/JPS63318815A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS573427A (en) * | 1980-06-06 | 1982-01-08 | Nec Corp | Interface circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991002408A1 (en) * | 1989-07-28 | 1991-02-21 | Dallas Semiconductor Corporation | Line-powered integrated circuit transceiver |
| US5032742A (en) * | 1989-07-28 | 1991-07-16 | Dallas Semiconductor Corporation | ESD circuit for input which exceeds power supplies in normal operation |
| EP0481329A2 (en) * | 1990-10-16 | 1992-04-22 | International Business Machines Corporation | A CMOS off chip driver for fault tolerant cold sparing |
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