JP3250821B2 - 改良された外部メモリアクセス制御システム - Google Patents

改良された外部メモリアクセス制御システム

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JP3250821B2
JP3250821B2 JP20177091A JP20177091A JP3250821B2 JP 3250821 B2 JP3250821 B2 JP 3250821B2 JP 20177091 A JP20177091 A JP 20177091A JP 20177091 A JP20177091 A JP 20177091A JP 3250821 B2 JP3250821 B2 JP 3250821B2
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Description

【発明の詳細な説明】
【０００１】
【発明の背景】この発明は一般的に処理システムに関
し、さらに特定的に外部メモリアクセスが要求される処
理システムに関する。この発明はさらに特定的に処理シ
ステムのための改良された外部メモリアクセス制御に関
し、外部メモリアクセス速度から独立した外部メモリ能
動化時間期間を確立することによって処理システムの電
力消費を低減させる。
【０００２】少なくとも１つのマイクロプロセッサを含
む処理システムは、当該技術分野において周知である。
かかる処理システムにおいて、マイクロプロセッサは一
般的にデータおよび／または命令のために外部メモリへ
アクセスすることが要求される。マイクロプロセッサを
基礎とする処理システムがハイアクティビティの期間を
有し、非常に多数の動作が時間単位当たり行なわれ、比
較的少ない動作が時間単位当たり行なわれるローアクテ
ィビティの期間を点在させていることも普通のことであ
る。
【０００３】ローアクティビティの期間の間、かかる処
理システムの電力消費を低減するために、マイクロプロ
セッサの外部メモリアクセス速度を低減することは先行
技術において普通であった。これは、外部メモリアクセ
ス速度を低減するために、可変速度発振器クロックソー
スの使用によるか、またはマイクロプロセッサにクロッ
ク分周器を組込むことによって典型的に達成される。マ
イクロプロセッサはバスを介して外部メモリと交信する
ので、外部メモリアクセス速度もバスアクセス速度と呼
ばれるかもしれない。
【０００４】ローアクティビティの期間の間に、外部メ
モリアクセス速度を低減することによって電力消費を低
減する前述の先行技術の方法は、一般的にディジタルＣ
ＭＯＳ（相補形金属酸化物半導体）論理システムに効果
的であった、なぜならディジタルＣＭＯＳ論理システム
の電力消費は時間単位当たりに発生する信号遷移の数に
大ざっぱに比例するからである。これが起こるのは、デ
ィジタルＣＭＯＳ論理はその電力の大部分をその内部お
よび入力信号が変化しているときに消費し、かつその内
部信号が変化していないときにはほとんど電力を消費し
ないからである。
【０００５】残念ながらランダムアクセスメモリ（ＲＡ
Ｍ）装置や電気的プログラム可能なリードオンリメモリ
（ＥＰＲＯＭ）装置のような標準的な市販されているメ
モリ装置はこれらの装置はその能動化入力が活性状態に
保たれているときはいつでも電力を消費するという点で
ディジタルＣＭＯＳ論理とは異なる。かかる装置の電力
消費は、それゆえにメモリが能動化されている時間の量
（ＣＨＩＰＥＮＡＢＬＥ信号が活性に保たれている時間
の量）に依存し、その上メモリアクセス速度（ＣＨＩＰ
ＥＮＡＢＬＥ信号の遷移の周波数）に依存する。内部
および外部信号が遷移しているときのみ電力を消費する
ようなＲＡＭおよびＥＰＲＯＭ装置を提供することは技
術的には可能であるが、これらの装置はさらに複雑にな
り、かつ１つの設計をあらゆる応用に適用することによ
る規模の経済から利益を得られないであろう。
【０００６】現存のマイクロプロセッサに基礎を置く処
理システムにおいて、外部ＲＡＭおよび／またはＥＰＲ
ＯＭのためのＣＨＩＰ ＥＮＡＢＬＥ信号はマイクロプ
ロセッサ内において、またはマイクロプロセッサの外部
の論理を介して、マイクロプロセッサによって供給され
たバス制御信号からデコードされる。典型的なバス制御
信号は、たとえば８０３１クラスのマイクロ制御装置に
関するように、アドレスライン、ＡＬＥ、ＰＳＥＮ＊、
ＲＤ＊およびＷＲ＊を含む。バス制御信号の名前と機能
はマイクロプロセッサ／マイクロ制御装置ごとに異なる
が、能動化および方向情報をマイクロプロセッサの外部
の装置に提供するという基本的な概念は同じままであ
る。
【０００７】低電力処理システム動作に関する先行技術
の制限は、現存のマイクロプロセッサおよび制御装置の
メモリアクセス速度がシステム電力を節約するために低
減される時に、マイクロプロセッサによって供給される
バス制御信号の幅（外部メモリ能動化時間期間）がプロ
セッサのバス速度（外部メモリアクセス速度）に直接比
例して変化するということである。結果として、たとえ
プロセッサの外部メモリアクセス速度が低減されても、
外部メモリ能動化時間期間は比例して増加する。それゆ
えに、メモリアクセス速度が遅くなればなるほど、外部
メモリ能動化時間期間は長くなる。これはシステム電力
の無駄である、なぜなら外部メモリ装置は外部メモリ装
置のアクセスを完成するために要求されるよりずっと長
い時間期間の間能動化されるからである。
【０００８】それゆえに、非常に低い電力動作のために
特定的に設計されていない標準的に市販されているメモ
リ装置の電力消費を低減させるプロセッサを含む処理シ
ステムへの当該技術分野での必要性がある。この発明
は、新しくかつ改良された外部メモリアクセス制御シス
テムを供給することによってかかる処理システムを提供
し、このシステムは外部メモリ能動化時間期間を時間単
位当たりの外部メモリアクセスの数から独立させる。
【０００９】
【発明の概要】この発明は、プロセッサを有する型の処
理システムで使用するための改良された外部メモリアク
セス制御システムを提供し、プロセッサはデータおよび
／または命令のために外部メモリにアクセスし、改良さ
れた外部メモリアクセス制御システムは、外部メモリ能
動化時間期間を時間単位当たりの外部メモリアクセスの
数から独立させてプロセッサの電力消費を低減させる。
改良された外部メモリアクセス制御システムは、クロッ
ク信号を供給して時間単位当たりの外部メモリアクセス
の数を決定するためのクロック手段と、クロック手段に
結合され、かつ外部メモリに外部メモリ能動化時間期間
制御信号を与えるように配列されて、時間単位当たりの
外部メモリアクセスの数から独立した外部メモリ能動化
時間期間を確立するための能動化期間制御手段とを含
む。
【００１０】この発明は、さらにメモリアクセス速度か
ら独立してメモリのメモリ能動化時間を制御するための
メモリアクセス制御システムを供給する。メモリアクセ
ス制御システムは、最大速度と遅い速度とを含むメモリ
アクセス速度を供給するためのクロック手段と、クロッ
ク手段に結合された入力とメモリに結合された出力とを
有し、メモリに能動化信号を供給するためのメモリ能動
化期間制御手段とを含み、能動化信号はクロック手段に
よって供給されるメモリアクセス速度に関係なく最大ア
クセス速度に対応して固定の持続期間を有する。
【００１１】新規であると思われるこの発明の特徴は、
前掲の特許請求の範囲に詳細に述べられる。この発明
は、その他の目的や利点とともに、添付の図面に関連し
て以下の説明を参照することによって最もよく理解さ
れ、いくつかの図面において類似の参照符は同一の要素
を示す。
【００１２】
【好ましい実施例の詳細な説明】今図１を参照して、図
１はブロック図の形式で、この発明を実施する処理シス
テム１０を例示する。処理システム１０は一般的にクロ
ックソース１２、マイクロプロセッサ１４、アドレスデ
コード論理１６、第１メモリ１８、第２メモリ２０およ
びバス２２を含む。この好ましい実施例に従って、クロ
ックソース１２、アドレスデコード論理１６、第１メモ
リ１８および第２メモリ２０はすべてマイクロプロセッ
サ１４の外部にある。またクロックソース１２、マイク
ロプロセッサ１４、アドレスデコード論理１６、第１メ
モリ１８および第２メモリ２０はすべて集積回路形態で
実現され、各々は別個の集積回路装置の中に含まれる。
【００１３】マイクロプロセッサ１４は、この発明に従
って、分周器回路２４、中央処理装置２６および能動化
期間制御２８を含む。分周器回路２４はクロックソース
１２の出力３２に結合された入力３０を有し、クロック
ソース１２のクロック出力を受信する。分周器２４はま
た中央処理装置２６のクロック入力３６とアドレスデコ
ード論理のクロック入力３８とに結合された出力３４を
有する。クロックソース１２は比較的高い周波数パルス
列を含むクロック出力を供給し、このパルス列は分周器
回路２４によって分周され、その出力３４でタイミング
信号と同期化クロック信号とを処理システムに供給す
る。クロックソース１２および分周器２４は合わせてク
ロック手段１５を形成し、このクロック手段１５は、時
間単位当たりの外部メモリアクセスの数を決定するため
にクロック信号を供給する。以下に見られように、分周
器２４によってその出力３４で供給されるクロック信号
の出力周波数は、マイクロプロセッサ１４によって外部
メモリアクセス速度を決定する。
【００１４】能動化期間制御２８は、クロックソース１
２の出力３２と分周器回路２４の入力３０との間に結合
された入力４０を含む。この発明に従って、能動化期間
制御はその出力４２で外部メモリ能動化時間期間信号を
供給し、この信号は、外部メモリがマイクロプロセッサ
１４による外部メモリの各アクセスの間バスを利用する
ために能動化される時間を決定する。やはり以下に見ら
れるように、能動化期間制御２８によって確立された能
動化時間期間は、分周器２４によって決定された外部メ
モリアクセス速度から独立している。能動化期間制御２
８もまた、中央処理装置２６に結合された入力４１を含
む。この入力によって、中央処理装置２６は、能動化期
間制御２８によって確立されるしかしクロックソース出
力には同期化される能動化時間期間が始まるときを制御
することができる。
【００１５】能動化期間制御２８の出力４２は、ハッシ
ュマークによって示される複数のラインを含み、そのラ
インはアドレスデコード論理１６のバス能動化制御入力
４４、第１外部メモリ１８のバス能動化入力４６および
第２外部メモリ２０のバス能動化入力４８に結合され
る。当業者によって評価されるように、能動化期間制御
２８の出力４２は、図１に例示されるようにアドレスデ
コード論理および外部メモリに結合されるかもしれない
し、外部メモリ１８および２０に直接、かつそれだけに
結合されるかもしれないし、または特定の処理システム
設計に依存して、かつこの発明から逸脱することなくア
ドレスデコード論理を介してのみ外部メモリ１８および
２０に結合されるかもしれない。
【００１６】中央処理装置２６は、第１の組の外部メモ
リアドレスをアドレスデコード論理１６に第１の複数個
のライン５２を介して供給するための第１の出力５０を
含む。中央処理装置２６はまた、第２の組の外部メモリ
アドレスを外部メモリ１８および２０に第２の複数個の
出力ライン５６を介して供給するための第２の出力５４
を含む。マイクロプロセッサ１４が外部メモリにアクセ
スするとき、第１の組のアドレスはアクセスされるべき
外部メモリを選択する目的でアドレスデコード論理によ
ってデコードされる。その目的のために、アドレスデコ
ード論理は複数個の出力ライン６０を介して第１および
第２のメモリ１８および２０に結合され外部メモリ１８
および２０に外部メモリまたはチップ選択信号を伝える
出力５８を含む。
【００１７】中央処理装置２６によって供給される第２
の組のアドレスはアクセスされるべき外部メモリ内で所
望のメモリ場所を選択するために使用される。メモリ１
８および２０の各々は、好ましくは複数個のメモリ場所
を含み、各メモリ場所はそのメモリに関して独特なアド
レスを有する。外部メモリのメモリアドレス場所は重複
したアドレスを有してもよい。したがって、ライン６０
を介してアドレスデコード論理１６によって供給された
チップ選択信号は、アクセスされるべきメモリを選択
し、ライン５６を介して伝えられた第２の組のメモリア
ドレスは、アクセスされるべき特定のメモリ場所をアク
セスされるべき選択された外部メモリ内で選択する。
【００１８】図１において注目されるように、中央処理
装置２６はバス２２に結合され、かつ外部メモリ１８お
よび２０もまたバス２２に結合される。中央処理装置２
６ならびに外部メモリ１８および２０はバス２２に結合
されて、マイクロプロセッサ１４が外部メモリと交信す
ることを可能にし、かつ中央処理装置が外部メモリから
データおよび／または命令を読取る、または外部メモリ
アクセスの間に外部メモリへデータを書込むことを許容
する。
【００１９】動作において、マイクロプロセッサ１４の
中央処理装置２６は命令の実行を行なうので、中央処理
装置は外部メモリ１８および２０にアクセスして、外部
メモリからデータまたは命令を読出す、または外部メモ
リにデータを書込むことをしなければならない。クロッ
クソース１２は、その出力３２で比較的高い周波数のパ
ルス列の形態をとるクロック出力を供給し、それから外
部メモリアクセス速度が引出される。外部メモリアクセ
ス速度は分周器２４の出力３４から引出される。この好
ましい実施例に従って、クロックソースの周波数はマイ
クロプロセッサによる外部メモリの最大アクセス速度を
規定する。ハイのマイクロプロセッサアクティビティの
間、分周器２４はクロックソース１２によって供給され
たクロック出力のクロック速度を１の係数で分周する。
ローのマイクロプロセッサアクティビティの期間中、ア
クセス速度は電力を保存するために削減され、かつ分周
器はクロックソース１２によって供給されたクロック出
力のクロック速度を、たとえばこの好ましい実施例に従
って、３２の係数で分周する。
【００２０】したがって、分周器２４の出力３４で供給
されたクロック信号は、マイクロプロセッサの外部メモ
リアクセス速度を決定し、かつ処理システム１０内の他
のタイミングおよび同期化目的のために使用される。能
動化期間制御２８は、外部メモリが各外部メモリアクセ
スの間に能動化される時間期間を確立し、また中央処理
装置２６に応答して適当なときにメモリ能動化時間期間
を開始する。
【００２１】図３ａは、ハイマイクロプロセッサアクテ
ィビティの期間に、外部メモリ１８および２０に供給さ
れる能動化期間制御信号を表わす。前に述べられたよう
に、能動化制御信号は外部メモリ１８および２０のそれ
ぞれのバス能動化入力４６および４８に適用される。時
間期間Ｔ1 の間、能動化制御信号がローレベルのとき、
外部メモリバス能動化入力４６および４８は、それぞれ
外部メモリ１８および２０をオンにするために活性にさ
れる。能動化期間制御はクロックソース１２と分周器２
４との間に結合されるので、能動化時間期間はマイクロ
プロセッサ１４の最大外部メモリ速度に対応する。
【００２２】各外部メモリアクセスの始めに、中央処理
装置２６は第１および第２の組の外部メモリアクセスを
それぞれ出力５０および５４で発生し、第１の組の外部
メモリアドレスはアドレスデコード論理１６によってデ
コードされてアクセスされるべき特定の外部メモリを選
択し、かつ第２の組の外部メモリアドレスは外部メモリ
１８および２０に直接適用されて、アクセスされるべき
外部メモリでアクセスされるべき特定のメモリ場所を選
択する。外部メモリ選択信号、メモリ場所アドレス信号
および能動化期間制御信号が外部メモリ１６および２０
に適用されるとき、アクセスされている特定の外部メモ
リ１８または２０は、オンにされ能動化されてバスを使
用する。もしアクセスされたメモリが中央処理装置２６
にデータまたは命令を供給すれば、能動化期間制御２８
は読出能動化期間制御信号を外部メモリ１８および２０
のバス能動化入力４６および４８に適用する。前に説明
されたように、能動化期間制御信号は、この好ましい実
施例に従って、アドレスデコード論理にも適用される
が、この発明から逸脱することなく、アドレスデコード
論理を介してのみ外部メモリに適用されるか、またはア
ドレスデコード論理に適用されることなく、外部メモリ
に直接適用されることが可能である。もしアクセスされ
た外部メモリが中央処理装置２６からデータを受信すれ
ば、能動化期間制御２８は書込み能動化期間制御信号を
外部メモリ１８および２０のそれぞれのバス能動化入力
４６および４８に適用する。どちらの場合にも、読出し
または書込み能動化期間制御信号は、図３ａに例示され
る波形の形をとる。能動化期間制御信号が時間期間Ｔ1
の間ローレベルである限り、アクセスされた外部メモリ
はオンにされて能動化される。
【００２３】図３ｂは、ローマイクロプロセッサアクテ
ィビティの期間の間の能動化期間制御信号を表わす。か
かる期間の間、外部メモリは最大速度でアクセスされる
必要はないし、電力を保存するための外部メモリアクセ
ス速度は、例示的な目的のために３分の１の係数低減さ
れた図３ｂに表わされるが、しかしながら実際の実務に
おいては、前に述べたようにアクセス速度の３２分の１
の減少が好ましい。外部メモリアクセス速度は分周器２
４によって決定され、３の係数によってクロックソース
１２のクロック出力を分周する。
【００２４】先行技術のプロセッサにおいて、外部メモ
リの能動化時間期間は外部メモリアクセス速度に基づ
き、それゆえに分周器２４の出力に基づく。結果とし
て、外部能動化時間期間は分周器の分解係数に比例す
る。したがって、先行技術の処理システムにおいてより
遅い速度での各外部メモリアクセスの間の外部メモリ能
動化時間期間は、最大速度での各外部メモリアクセスの
間の外部メモリ能動化時間期間の３倍長い。これは電力
の無駄を表わす、なぜなら最大外部メモリアクセス速度
に対応するより短い外部メモリ能動化時間期間は、中央
処理装置と外部メモリとの間の完全な情報転送にとって
適当であり、かつ外部メモリアクセスの完成にとって適
当であるからである。
【００２５】先行技術の処理システムと比較して、能動
化期間制御２８はクロックソース１２と分周器２４との
間に結合されるので、外部メモリ能動化時間期間を外部
メモリアクセス速度から独立して確立する。図３ｂに見
られるように、外部メモリアクセス速度は３の係数低減
されるが、外部メモリ能動化時間期間は時間期間Ｔ1 の
間の各メモリアクセスに対して同じであり、これは最大
外部メモリアクセス速度のための外部メモリ能動化時間
期間に対応する。
【００２６】したがって、この発明に従う能動化期間制
御２８は各メモリアクセスのために外部メモリ能動化時
間期間を確立し、各メモリアクセスは外部メモリアクセ
ス速度にかかわらず同一のままである。結果として、電
力は外部メモリに各メモリアクセスの間必要以上に長い
間オンの状態にいることを許容する一方で、また外部メ
モリアクセス速度がローマイクロプロセッサアクティビ
ティの期間の間低減されることを許容することによって
無駄にされない。
【００２７】能動化時間期間制御２８は、当該技術分野
において周知の型の論理回路の使用によって実現され、
この論理回路はクロックソース出力に基づく固定の外部
メモリアドレス時間期間を確立することができ、または
たとえばワンショットマルチバイブレータであるかもし
れない。かかる回路の供給は当該技術分野において周知
であり、ここで詳細に述べる必要はない。
【００２８】今図２を参照して、図２はこの発明を実現
する他の処理システム７０を例示する。処理システム７
０は、本質的に図１の処理システム１０と同一である
が、アドレスデコード論理１６がマイクロプロセッサ内
に含まれ、かつそれゆえに同じ集積回路チップ上にマイ
クロプロセッサと統合されている点において異なる。し
たがって、処理システム７０のマイクロプロセッサ１４
は、外部メモリ選択信号に直接に外部メモリ１８および
２０との直接接続を提供し、第１の組の外部メモリアド
レスを外部メモリ選択信号にデコードするための外部ア
ドレスデコード論理を必要としない。すべての他の点に
おいて、処理システム７０は前に説明された処理システ
ム１０と同じ態様で機能する。
【００２９】それゆえに、この発明は処理システムで使
用するための新しい、かつ改良された外部メモリアクセ
ス制御を提供し、処理システムはローマイクロプロセッ
サアクティビティの期間の間外部メモリアクセス速度を
低減して、それにより処理システムの電力消費を低減す
ることが可能であるだけでなく、外部メモリアクセス速
度が低減されるその期間の間の各メモリアクセスの間の
外部メモリ能動化時間期間を短くする。これはさらに処
理システムの電力保存を低減することに貢献し、このこ
とはかかる処理システムが電池電力源のような消耗する
電力源によって電力を与えられるときには非常に重要で
あるかもしれない。好ましくは、そしてここに述べられ
た好ましい実施例に従って、外部メモリ能動化時間期間
は一定のままであり、マイクロプロセッサの外部メモリ
アクセス速度にかかわらず、最大外部メモリアクセス速
度のための能動化時間期間に対応する。
【００３０】この発明の特定の実施例が示されかつ説明
されてきたが、修正が可能であり、したがって、この発
明の真の精神と範囲内にあるすべての変更および修正は
前掲の特許請求の範囲にカバーされるものとする。
【図面の簡単な説明】
【図１】この発明を実施する処理システムのブロック図
である。
【図２】この発明を実施する他の処理システムのブロッ
ク図である。
【図３】ａは図１および図２の処理システムに供給され
た高い外部メモリアクセス速度のための外部メモリ能動
化時間期間制御信号を例示する波形の図である。ｂは図
１および図２の処理システムに供給された低い外部メモ
リアクセス速度のための外部メモリ能動化時間期間制御
信号の代表的な波形の図である。
【符号の説明】
１２ クロックソース １４ マイクロプロセッサ １６ アドレスデコード論理 １８ メモリ１ ２０ メモリ２ ２４ 分周器 ２６ 中央処理装置 ２８ 能動化期間制御
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ディーン・グラムローズ アメリカ合衆国、78737 テキサス州、 オースティン、ショーショーン・トレイ ル、78 (72)発明者 デイル・ガリック アメリカ合衆国、78748 テキサス州、 オースティン、フェスタス・ドライブ、 3122 (56)参考文献 特開 昭63−238649（ＪＰ，Ａ) 特開 平２−136910（ＪＰ，Ａ) 特開 平１−211013（ＪＰ，Ａ) 特開 昭59−144930（ＪＰ，Ａ) 特開 平２−86207（ＪＰ，Ａ) 特開 平３−204750（ＪＰ，Ａ) “ＭＥＭＯＲＹ ＣＯＮＴＲＯＬＬＥ Ｒ ＷＨＩＣＨ ＡＵＴＯＭＡＴＩＣＡ ＬＬＹ ＡＤＪＵＳＴＳ ＴＯ ＣＨＡ ＮＧＥＳ ＩＮ ＳＹＳＴＥＭ ＣＬＯ ＣＫ ＲＡＴＥ”，ＩＢＭ Ｔｅｃｈｎ ｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕ ｌｌｅｔｉｎ，ＩＢＭ Ｃｏｒｐ．, 1990年１月，Ｖｏｌ．32，Ｎｏ．８Ａ, ｐ．265−266 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/04,1/32 G06F 12/00 - 12/06 G06F 13/16 - 13/18 G11C 7/00

Claims (24)

    (57)【特許請求の範囲】
  1. 【請求項１】 最大速度と遅い速度とを含む複数の外部
    メモリアクセス速度でデータおよび／または命令のため
    に外部メモリにアクセスするプロセッサを有する処理シ
    ステムにおいて、前記遅い速度で前記メモリに選択的に
    アクセスすることにより前記システムの消費電力を低減
    させるための改良された外部メモリアクセス制御システ
    ムであって、前記プロセッサはクロック入力を有しかつ
    前記クロック入力に受けた可変速度のクロック信号に応
    答し、 前 記制御システムは、一定の速度のクロック信号を供給
    するためのかつ前記クロック入力に結合され前記遅い速
    度を確立するため前記可変速度のクロック信号を前記プ
    ロセッサに供給するためのクロック手段と、外部メモリアクセスごとに前記プロセッサに応答して各
    メモリアクセスごとに外部メモリ能動化時間期間制御信
    号を発生する 能動化期間制御手段とを備え、前記能動化
    期間制御手段は、前記クロック手段に結合され、前記一
    定の速度のクロック信号に応答して前記外部メモリに前
    記外部メモリ能動化時間期間制御信号を供給し、各外部
    メモリアクセスごとにその時間期間が前記複数の外部メ
    モリアクセス速度から独立した外部メモリ能動化時間期
    間を確立する、制御システム。
  2. 【請求項２】 前記クロック手段はクロック出力を供給
    するための出力を有するクロックソースと、前記クロッ
    クソース出力に結合された入力と前記可変速度のクロッ
    ク信号を供給するための出力とを有する分周器とを含
    み、前記能動化期間制御手段は前記クロックソースと前
    記分周器との間に結合された入力を有し、前記クロック
    出力は前記分周器と前記能動化期間制御手段とに供給さ
    れる、請求項１に記載の制御システム。
  3. 【請求項３】 前記分周器の出力は前記最大速度と前記
    遅い速度とを含む前記外部メモリアクセス速度を供給す
    るように配列され、前記能動化期間制御手段は双方の前
    記速度に対して同じ能動化時間期間を供給するように配
    列される、請求項２に記載の制御システム。
  4. 【請求項４】 前記最大速度は前記遅い速度より３２倍
    のオーダで大きい、請求項３に記載の制御システム。
  5. 【請求項５】 前記処理システムは複数の外部メモリを
    含み、前記プロセッサは第１の組の外部メモリアドレス
    を発生するための中央処理装置を含み、前記制御システ
    ムは前記中央処理装置と前記外部メモリとに結合された
    アドレスデコード論理手段をさらに含み、アクセスされ
    るべきメモリを選択するための前記第１の組の外部メモ
    リアドレスに応答して前記外部メモリにメモリ選択信号
    を供給する、請求項１に記載の制御システム。
  6. 【請求項６】 前記中央処理装置は第２の組の外部メモ
    リアドレスをさらに発生し、かつ前記外部メモリの各々
    に結合されて前記第２の組の外部メモリアドレスを前記
    外部メモリに伝える、請求項５に記載の制御システム。
  7. 【請求項７】 前記外部メモリの各々は複数のメモリ場
    所を含み、各前記場所はその外部メモリに関する独特の
    アドレスを有し、前記メモリ選択信号はアクセスされる
    べき外部メモリを選択し、前記第２の組の外部メモリア
    ドレスはアクセスされるべき前記外部メモリ内のアクセ
    スされるべきメモリ場所を選択する、請求項６に記載の
    制御システム。
  8. 【請求項８】 前記アドレスデコード論理手段は前記プ
    ロセッサの外部にある、請求項５に記載の制御システ
    ム。
  9. 【請求項９】 前記アドレスデコード論理手段は前記プ
    ロセッサの中にある、請求項５に記載の制御システム。
  10. 【請求項１０】 前記クロック手段はクロックソースと
    分周器とを含み、前記クロックソースは前記分周器に結
    合され、前記分周器は前記可変速度のクロック信号を供
    給するための出力を有し、前記能動化期間制御手段は前
    記クロックソースと前記分周器との間に結合された入力
    を含む、請求項５に記載の制御システム。
  11. 【請求項１１】 前記クロックソースは前記プロセッサ
    の外部にある、請求項１０に記載の制御システム。
  12. 【請求項１２】 前記分周器は前記プロセッサの中にあ
    る、請求項１１に記載の制御システム。
  13. 【請求項１３】 前記能動化期間制御手段は前記プロセ
    ッサの中にある、請求項１２に記載の制御システム。
  14. 【請求項１４】 前記処理システムは前記中央処理装置
    と前記外部メモリとの間に結合されたバスを含み、前記
    メモリアクセスの間前記中央処理装置と前記外部メモリ
    との間に前記データまたは命令を伝える、請求項５に記
    載の制御システム。
  15. 【請求項１５】 前記能動化期間制御手段は前記外部メ
    モリに結合された出力を含み、前記外部メモリに前記外
    部メモリ能動化時間期間制御信号を供給し、前記能動化
    時間期間の間前記メモリが前記バスを使用できるように
    する、請求項１４に記載の制御システム。
  16. 【請求項１６】 前記能動化期間制御手段出力は前記外
    部メモリに直接結合される、請求項１５に記載の制御シ
    ステム。
  17. 【請求項１７】 前記能動化期間制御手段出力は前記ア
    ドレスデコード論理手段を介して前記外部メモリに結合
    される、請求項１５に記載の制御システム。
  18. 【請求項１８】 メモリアクセス速度から独立して、メ
    モリのメモリ能動化時間を制御するためのメモリアクセ
    ス制御システムであって、前記メモリアクセス制御シス
    テムは、 最大速度と遅い速度とを含むメモリアクセス速度を確立
    するための可変速度のクロック信号および一定の速度の
    クロック信号を供給するためのクロック手段と、 前記クロック手段に結合された入力と前記メモリに結合
    された出力とを有しかつ前記一定の速度のクロック信号
    に応答して、前記クロック手段によって供給されたメモ
    リアクセス速度にかかわらず、各メモリアクセスごとに
    前記最大速度に対応する固定期間を有しかつメモリアク
    セス速度と同じ速度を有する能動化信号を前記メモリに
    供給するメモリ能動化期間制御手段とを含む、メモリア
    クセス制御システム。
  19. 【請求項１９】 前記クロック手段は前記最大速度を確
    立するためにクロック信号を供給するためのクロックソ
    ースと、前記クロックソースに結合され前記遅い速度を
    供給するために前記一定速度のクロック信号を分周する
    ための分周器とを含み、前記メモリ能動化期間制御手段
    は前記クロックソースと前記分周器との間に結合された
    入力を有する、請求項１８に記載のメモリアクセス制御
    システム。
  20. 【請求項２０】 処理システムであって、一 定の速度のクロック信号と可変速度のクロック信号と
    を供給するためのクロック手段と、 バス能動化入力、アドレス入力および出力を有するメモ
    リとを含み、前記メモリは前記アドレス入力に受けたア
    ドレス信号と前記バス能動化入力に受けたバス能動化信
    号とに応答して前記出力にデータおよび／または命令を
    供給し、さらに前記メモリに結合されたプロセッサを含
    み、前記プロセッサは前記データおよび／または命令の
    ために前記メモリにアクセスする前記メモリアドレス入
    力にアドレスを供給し、前記プロセッサは前記可変速度
    のクロック信号を受けるための前記クロック手段に結合
    されたクロック入力を有し、前記プロセッサは前記可変
    速度のクロック信号に応答して前記アドレスを供給し、
    前記可変速度のクロック信号は外部メモリアクセス速度
    を確立し、さらに前記クロック手段に結合された入力
    と、前記バス能動化入力に結合された出力とを有し、か
    つ外部メモリアクセスごとに前記プロセッサに応答して
    各メモリアクセスごとにバス能動化信号を発生する能動
    化期間制御手段を含み、前記能動化期間制御手段は前記
    一定の速度のクロック信号に応答して前記バス能動化入
    力に前記バス能動化信号を供給し、前記バス能動化信号
    は各外部メモリアクセスごとに一定の外部メモリ能動化
    時間期間を有し、前記外部メモリ能動化時間期間は前記
    外部メモリアクセス速度から独立する、処理システム。
  21. 【請求項２１】 前記クロック手段は、前記実質的に一
    定の速度のクロック信号を供給するための出力を有する
    クロックソースと、前記クロックソースに結合された入
    力および前記可変速度のクロック信号を供給するための
    出力を有する分周器とを含み、前記能動化期間制御手段
    入力は前記クロックソース出力に結合される、請求項２
    ０に記載の処理システム。
  22. 【請求項２２】 前記メモリは複数の外部メモリデバイ
    スを備え、前記各外部メモリデバイスはそれぞれのバス
    能動化入力とそれぞれのアドレス入力とを有し、前記プ
    ロセッサは第１の組の外部メモリアドレスを発生するた
    めの中央処理装置を含み、前記処理システムはアドレス
    デコード論理手段をさらに備え、前記アドレスデコード
    論理手段は前記中央処理装置および前記複数の外部メモ
    リデバイスに結合され、前記第１の組の外部メモリアド
    レスのそれぞれの前記１つのアドレス入力にメモリ選択
    信号を供給する、請求項２０に記載の処理システム。
  23. 【請求項２３】 前記各外部メモリデバイスはそれぞれ
    の出力を有し、前記処理システムは前記中央処理装置と
    前記それぞれの出力との間に結合されたバスを含み、前
    記中央処理装置と前記複数の外部メモリデバイスとの間
    に前記データおよび／または命令を伝える、請求項２２
    に記載の処理システム。
  24. 【請求項２４】 前記各外部メモリデバイスは前記外部
    メモリ能動化時間期間の間に前記バス能動化信号に応答
    して前記バスを利用する、請求項２３に記載の処理シス
    テム。
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