JPH07295675A

JPH07295675A - Ｃｐｕシステムの省電力化方式

Info

Publication number: JPH07295675A
Application number: JP6088326A
Authority: JP
Inventors: Yutaka Takahashi; 豊高橋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-04-26
Filing date: 1994-04-26
Publication date: 1995-11-10

Abstract

(57)【要約】（修正有）【目的】システム設計の自由度を維持し、ＣＰＵシス
テムの省電力化を効果的に実現できるＣＰＵシステムの
省電力化方式を提供する。【構成】入力主クロック信号ＭＣＫに同期した複数の
周波数の外部クロック信号ＯＣＫを形成するクロック形
成部６を備え、この形成部の各外部クロック信号を各機
能回路部２に分配するように構成する。クロック形成部
６はＣＰＵ１からの分周比設定データＢＳＤに対応する
周波数の外部クロック信号ＯＣＫを形成するクロック分
周部と、ＣＰＵ１からの外部クロック選択データＣＳＤ
に対応する外部クロック信号ＯＣＫを出力する外部クロ
ック選択部とを備える。また、主クロック信号ＭＣＫを
生成するクロック生成部５は、発振動作を付勢／消勢可
能な発振回路と、発振信号ＭＣＫの出力を付勢／消勢可
能なスイッチ手段とを備え、ＣＰＵ１からの省電力モー
ド設定データＳＭＤに従って、発振動作消勢／付勢及び
出力消勢の各省電力モードに設定されるものを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＣＰＵシステムの省電力
化方式に関し、更に詳しくはＣＰＵと１又は２以上の機
能回路部とが共動してシステムを構成するＣＰＵシステ
ムの省電力化方式に関する。近年、マイクロコンピュー
タが実現する機能は極めて多様化しており、これに対処
すべくその核となるＣＰＵシステム（マイクロコントロ
ーラユニット）の構成はＣＰＵコアと各種機能を実現す
る１又は２以上の機能回路部（例えばＡＳＩＣ：Applic
ation specific integrated circuit)とを目的に応じて
組み合わせた所謂ビルディングブロック方式のものが多
数を占めている。

【０００２】一方、従来専ら電池動作の携帯機器で注目
されていた低消費電力化の技術は米国で導入された省エ
ネルギー基準（Energy Star)を契機として広く商用電源
で動作する機器にも前向きで採用されつつある。かかる
状況の下では、従来通りユーザの様々な要求に応じた各
種ＣＰＵシステムを自由に設計できると共に、消費電力
の低下を効果的に実現できる省電力化方式の提供が望ま
れる。

【０００３】

【従来の技術】図５は従来の省電力化方式の構成を示す
図で、図において３１はＣＰＵ、Ｘは外付けの発振用ク
リスタル、３１₁はインバータ回路（Ｉ）、３１₂は分
周部（１／Ｍ，１／Ｎ）、３２はＤＲＡＭ、３３は音声
符号／復号部等の機能回路部、３３₁は分周部（１／
Ａ）、３４はビデオ符号／復号部等の機能回路部、３４
₁は分周部（１／Ｂ）、３５はＣＰＵ３１の外部バスで
ある。なお、この例の各種機能回路部３３，３４はＡＳ
ＩＣで構成される。

【０００４】コアとなるＣＰＵ３１は通常は内部クロッ
ク信号ＩＣＫ＝発振クロック信号ＭＣＫ（例えば２０Ｍ
Ｈ_Z）で高速動作する。一方、外部には、周辺回路部３
２〜３４の動作安定の目的から、発振クロック信号ＭＣ
ＫをＭ分周した外部クロック信号ＯＣＫ（例えば１０Ｍ
Ｈ_Z）を供給する。各周辺回路部３２〜３４ではその実
現する機能、回路素材、構造等に応じて動作周波数は様
々である。例えば高速のＤＲＡＭ３２は外部クロック信
号ＯＣＫによって内部動作する。また高速を要しない音
声符号／復号部３３は外部クロック信号ＯＣＫをＡ分周
した１ＭＨ_Zのクロック信号ＯＣＫ_Aにより内部動作す
る。更にまた比較的高速を要するビデオ符号／復号部３
４は外部クロック信号ＯＣＫをＢ分周した５ＭＨ_Zのク
ロック信号ＯＣＫ_Bにより内部動作する。

【０００５】このよに、従来は、システム設計に自由度
を持たすため、ＣＰＵ３１は外部に共通のクロック信号
ＯＣＫを供給すると共に、各周辺回路部３２〜３４では
これを個別に分周して必要な動作クロック信号を得てい
た。更に係る構成の下で、ＣＰＵ３１は外部クロック信
号ＯＣＫの供給を一時的に停止し、又は内部クロック信
号ＩＣＫのクロック周波数を下げることで、システムの
省電力モードを実現していた。

【０００６】

【発明が解決しようとする課題】しかし、上記のように
周辺回路部３３，３４毎に必要な分周を行う方式である
と、分周部３３₁，３４₁毎に相当の電力を消費するこ
ととなり、システム全体ではかなりの消費電力となる。
またＣＰＵ３１が共通の外部クロック信号ＯＣＫを供給
する方式であると、周辺回路部３２〜３４が活性化／不
活性化される時期は必ずしも同時とは限らないから、周
辺回路部３２〜３４毎に最適の省電力化制御を行うこと
ができない。

【０００７】本発明の目的は、システム設計の自由度を
維持しつつ、かつＣＰＵシステムの省電力化を効果的に
実現できるＣＰＵシステムの省電力化方式を提供するこ
とにある。

【０００８】

【課題を解決するための手段】上記の課題は図１の構成
により解決される。即ち、本発明のＣＰＵシステムの省
電力化方式は、ＣＰＵ１と１又は２以上の機能回路部２
とが共動してシステムを構成するＣＰＵシステムの省電
力化方式において、システムの主クロック信号ＭＣＫを
入力としてこれに同期した複数の同一及び又は異なる周
波数の外部クロック信号ＯＣＫを形成するクロック形成
部６を備え、クロック形成部６の各外部クロック信号を
各機能回路部２に分配するように構成したものである。

【０００９】

【作用】図において、クロック形成部６はシステムの主
クロック信号ＭＣＫを一箇所で一括分周すると共に、シ
ステムで必要となる各周波数の外部クロック信号ＯＣＫ
_A，ＯＣＫ_Bを形成し、これらを機能回路部２₁，２₂
に分配する。従って、従来のように機能回路部２₁，２
₂で重複して分周が行われることは無く、システム全体
の消費電力を大幅に低減できる。この消費電力の低減は
機能回路部２の数が増す程大きい。

【００１０】好ましくは、クロック形成部６はＣＰＵ１
からの分周比設定データＢＳＤに従って対応する周波数
の外部クロック信号ＯＣＫを形成するクロック分周部１
１を備える。従って、同一構成のクロック形成部６によ
り、どのような機能回路部２に対しても必要な周波数の
外部クロック信号ＯＣＫを提供でき、システム設計の自
由度が増す。

【００１１】また、それ自体は省電力化制御機能を備え
ないような通常のＣＰＵ１であっても、単にクロック形
成部６に分周比設定データＢＳＤを設定するだけの簡単
な制御により各機能回路部２に様々な周波数レベルの外
部クロック信号ＯＣＫを提供でき、もって各レベルの省
電力化モードを容易に実現できる。また好ましくは、ク
ロック形成部６はＣＰＵ１からの外部クロック選択デー
タＣＳＤに従って対応する外部クロック信号ＯＣＫを選
択して出力する外部クロック選択部１２を備える。

【００１２】即ち、予めクロック形成部６の内部で複数
種の外部クロック信号ＯＣＫを形成しておき、これらを
外部クロック選択部１２により選択して各機能回路部２
に分配するようにすれば、ある時点では機能回路部２₁
に高速のＯＣＫ_Aかつ機能回路部２₂に低速のＯＣＫ_B
を供給し、また他のある時点では逆に機能回路部２₁に
低速のＯＣＫ_Bかつ機能回路部２₂に高速のＯＣＫ_Aを
供給することが可能となり、もって機能回路部２毎の活
性化／不活性化に応じた最適の省電力化制御を容易に行
える。

【００１３】勿論、クロック形成部６は上記のクロック
分周部１１及び外部クロック選択部１２を兼ね備えてい
ても良く、こうすれば、より多様で高度な省電力化制御
を行える。また好ましくは、システムの主クロック信号
ＭＣＫを生成するクロック生成部５であって、発振動作
を付勢／消勢可能な発振回路５₁と、該発振回路の発振
信号ＭＣＫの出力を付勢／消勢可能なスイッチ手段５₃
とを備え、ＣＰＵ１からの省電力モード設定データＳＭ
Ｄに従って、発振動作消勢、発振動作付勢及び出力消
勢、の各省電力モードに設定されるもの、を備える。

【００１４】かかる構成により、発振回路５₁の発振動
作を停止した場合は、全機能回路部２のみならずクロッ
ク生成部５における電力消費も停止し、省電力化の効果
が増す。また発振動作を付勢したままでその出力を停止
した場合は、該省電力モードからの復帰時には、発振動
作の安定化を待つまでもなく、その出力を付勢するだけ
で安定な外部クロック信号ＯＣＫを各機能回路部２に直
ちに提供できる。

【００１５】また好ましくは、ＣＰＵ１からの省電力モ
ード設定データＳＭＤにより機能を付勢され、その後の
ＣＰＵ１に対する割込要求信号ＩＲＱの発生を検出する
ことにより予め設定されている省電力モードを消勢する
省電力モード復帰制御部１０を備える。従って、システ
ムが省電力モードになって後も急なイベント（ＩＲＱ）
の発生に応じて省電力モードから自動的に直ちに復帰で
き、ＣＰＵ１の制御負担が軽減される。

【００１６】また好ましくは、分周比設定データＢＳ
Ｄ、外部クロック選択データＣＳＤ又は省電力モード設
定データＳＭＤを記憶するメモリ８であって、ＣＰＵ１
からのデータ書込命令により対応するアドレスに前記デ
ータを書き込み、かつＣＰＵ１からのデータ読出命令に
より対応するアドレスから読み出した前記データをクロ
ック分周部１１、外部クロック選択部１２、クロック生
成部５又は省電力モード復帰制御部１０に提供するも
の、を備える。

【００１７】かかる構成により、予めメモリ８に制御デ
ータの情報セットを記憶しておけば、後はメモリ８を読
み出す制御だけでシステムを所望の省電力モードにセッ
トでき、ＣＰＵ１の制御負担が軽減される。なお、メモ
リ８にデータ書込可能の不揮発性メモリ（例えばＥＥＰ
ＲＯＭ）を使用すれば、情報セットの記憶及び更新が容
易に行える上、電源再投入しても情報セットは失われな
い。

【００１８】なお、本発明による上記の各特徴的な機能
は、必要な部分をクロック形成部６にまとめて実現する
ことが可能であり、更にＣＰＵ１と該クロック形成部６
との間を外部バス４で接続すれば、ＣＰＵ１は通常のＩ
／Ｏ制御（各種制御データの転送）によってこれらの機
能を有効に働かせることが可能である。従って、このよ
うなクロック形成部６はＣＰＵ１の一周辺回路部として
容易にＡＳＩＣ化でき、どのような構成のＣＰＵシステ
ムにおいても本発明を容易に実現できる。

【００１９】

【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２は実施例の省電力
化方式の構成を示す図で、図において１はＣＰＵ、Ｘは
発振用のクリスタル、２₁は割込制御部、１０は省電力
モード復帰制御部、２₂はＤＲＡＭ、２₃は音声符号／
復号部、２₄はビデオ符号／復号部、２₅はディスクコ
ントローラ（ＤＳＫＣ）、３はディスクユニット（ＤＳ
ＫＵ）、４はＣＰＵ１の外部バス、５はクロック生成
部、５₁，５₂は発振回路（ＯＳＣ）、５₃はＡＮＤゲ
ート回路（Ａ）、６はクロック形成部、７₁，７₂はデ
コーダ（ＤＥＣ）、８は例えば２５６バイトのＥＥＰＲ
ＯＭ、９₁〜９₆は各８ビットのレジスタ（ＲＥＧ）、
１１₁，１１₂はクロック分周部、１２は外部クロック
選択部（ＳＥＬ）である。

【００２０】本実施例のＣＰＵ１は例えば市販の汎用の
もので良く、外付けのクリスタルＸで発振した内部クロ
ック信号ＭＣＫ´により動作する。割込制御部２₁は各
周辺回路部２₂〜２₅からの割込要求信号ＩＲＱを調停
してＣＰＵ１に割込をかける。省電力モード復帰制御部
１０はＣＰＵ１からの省電力モード設定データ信号に
よりその機能を付勢され、その後のＣＰＵ１に対する割
込要求信号ＩＲＱの発生を検出することにより、既に設
定されている省電力モード信号，をリセットするた
めのパルス信号を生成する。この省電力モード復帰制
御部１０は割込制御部２₁内に設けられているが、クロ
ック形成部６内に設けても良い。更に、各周辺回路部２
₃〜２₅はＡＳＩＣにより構成されており、これらがＣ
ＰＵ１と外部バス４で接続するところの所謂ビルディン
グブロック方式により全体で所定の機能を実現するよう
なＣＰＵシステム（マイクロコントローラユニット）を
構成している。

【００２１】発振回路５₁はＣＰＵ１の内部クロック信
号ＭＣＫ´に位相同期した主クロック信号ＭＣＫを発生
する。発振回路５₁の発振動作はＣＰＵ１からの省電力
モード設定データ信号により付勢／消勢され、かつ該
発振回路５₁の発振クロック信号ＭＣＫの出力はＡＮＤ
ゲート回路５₃において同じくＣＰＵ１からの省電力モ
ード設定データ信号により付勢／消勢される。主クロ
ック信号ＭＣＫの周波数は例えば２０ＭＨ_Zと高いの
で、発振回路５₁の発振動作又はその出力を停止するこ
とで一層の省電力化が図れる。

【００２２】発振回路５₂もＣＰＵ１の内部クロック信
号ＭＣＫ´に位相同期したサブクロック信号ＳＣＫを発
生するが、そのクロック周波数は主クロック信号ＭＣＫ
よりも十分に低い。この発振回路５₂は、主クロック信
号ＭＣＫを停止させた場合でも、代わりに電力消費の小
さいサブクロック信号ＳＣＫをシステムに供給すること
によってシステムの必要最小限の動作を維持するために
設けられている。

【００２３】クロック形成部６において、ＥＥＰＲＯＭ
８はシステムの省電力化制御に必要な分周比設定データ
ＢＳＤ，外部クロック選択データＣＳＤ及び省電力モー
ド設定データＳＭＤを記憶する。ＥＥＰＲＯＭ８はＣＰ
Ｕ１のメモリ空間の一部に位置しており、ＣＰＵ１が通
常のメモリ書込命令を実行するとデコーダ７₂により付
勢されたＥＥＰＲＯＭ８の対応するアドレスに前記デー
タＢＳＤ，ＣＳＤ又はＳＭＤが書き込まれる。しかる
後、ＣＰＵ１が通常のメモリ読出命令を実行するとデコ
ーダ７₁，７₂によってレジスタ９₁〜９₆の何れか一
つが付勢され、同時に発生するリードストローブ信号Ｓ
ＴＢによって読出データＢＳＤ，ＣＳＤ又はＳＭＤが対
応するレジスタ９にセットされる。

【００２４】一旦制御データの情報セットを記憶させた
ＥＥＰＲＯＭ８に対しては、ＣＰＵ１は制御データに変
更がある時のみデータの書込を行えば良く、省電力モー
ドの制御時には必要な制御データの読出を行うのみで良
い。そして、レジスタ９₁は省電力モード設定データＳ
ＭＤを保持し、レジスタ９₂は分周比設定データＢＳＤ
を保持し、またレジスタ９₃〜９₆は外部クロック選択
データＣＳＤを夫々に保持する。

【００２５】図３は実施例のクロック分周部のブロック
図で、図において１１₁はクロック分周部、２０はパル
ススワロー方式の可変分周器、２１は高周波の主クロッ
ク信号ＭＣＫを前段で分周するためのプリスケーラ（１
／Ｐ，Ｐ＋１）、２２はスワローカウンタ（１／Ａ）、
２３はプログラムカウンタ（１／Ｎ）、２４はバイナリ
ーカウンタ（ＢＣＴＲ）である。

【００２６】プリスケーラ２１は最初は１／（Ｐ＋１）
のモードで動作し、スワローカウンタ２２はプリスケー
ラ２１の出力をＡカウントするとプリスケーラ２１に対
して分周比切替信号ＣＨを出力する。これを受けたプリ
スケーラ２１はプログラムカウンタ２３が残りの（Ｎ−
Ａ）をカウントするまでの間１／Ｐのモードで動作し、
そしてプログラムカウンタ２３が残りの（Ｎ−Ａ）をカ
ウントするとクロック信号ＯＣＫ₃を出力すると共に、
可変分周器２０は最初の状態に戻る。従って、この可変
分周器２０のトータルの分周数Ｄは、Ｄ＝（Ｐ＋１）Ａ
＋Ｐ（Ｎ−Ａ）＝Ａ＋ＰＮとなり、ここでＡを０〜（Ｐ
−１）、かつＮをＮ＞Ａの範囲の任意整数に選ぶと、ト
ータルの分周数Ｄは所望の整数になる。バイナリーカウ
ンタ２４はクロック信号ＯＣＫ₃を更に１／２，１／４
等に分周してクロック信号ＯＣＫ ₄〜ＯＣＫ₇を形成す
る。

【００２７】なお、このクロック分周部１１₁は省電力
モード設定データ信号又はが付勢（ＬＯＷレベル
に）されると全体がリセットされる。また、図示しない
が、クロック分周部１１₂については入力のサブクロッ
ク信号ＳＣＫが低速なのでプログラムカウンタを使用す
ることでクロック信号ＯＣＫ ₁，ＯＣＫ₂を形成する。
この場合にクロック信号ＯＣＫ₁＝サブクロック信号Ｓ
ＣＫとなるように構成しても良い。

【００２８】図４は実施例の外部クロック選択部の一部
のブロック図で、図において１２は外部クロック選択
部、ＡはＡＮＤゲート回路、ＮＯはＮＯＲゲート回路、
ＩＢはインバータ・バッファ回路である。外部クロック
選択データＣＳＤ_A0がＨＩＧＨレベルの場合はＤＣレベ
ル（例えばＧＮＤレベル）が選択・出力される。即ち、
この場合の外部クロック信号ＯＣＫ_Aは停止していると
同等である。この機能により、システム稼働中における
所望の１又は２以上の周辺回路部２のみに対して部分的
なクロック停止制御が行える。また外部クロック選択デ
ータＣＳＤ_A1〜ＣＳＤ_A7の何れか一つがＨＩＧＨレベル
の場合はクロック信号ＯＣＫ₁〜ＯＣＫ₇の対応する一
つが選択・出力される。

【００２９】なお、もし上記のＤＣレベルをＨＩＧＨレ
ベルとした場合は、クロック信号ＯＣＫ₁〜ＯＣＫ₇の
選択中に重ねてＤＣレベルを選択しても良い。これによ
り現在出力中のクロック信号を一時的に停止（ＨＩＧＨ
レベルに固定）できる。この方法によるる停止を解除す
る場合はＤＣレベルの選択を解除するだけで良いので制
御が簡単になる。また、図には外部クロック信号ＯＣＫ
_Aのチャネルのみを示したが、他の外部クロック信号Ｏ
ＣＫ_B〜ＯＣＫ_Dの各チャネルについても同様である。

【００３０】かかる構成により、まずＣＰＵ１はＥＥＰ
ＲＯＭ８から所定の分周比設定データＢＳＤ、外部クロ
ック選択データＣＳＤを読み出すことで各周辺回路部２
₁〜２₅に対して夫々に必要な周波数のクロック信号Ｏ
ＣＫ_A〜ＯＣＫ_Dを供給する。そして、その後のシステ
ム稼働中に一部の周辺回路部２が不活性となったような
場合には、分周比設定データＢＳＤ及び又は外部クロッ
ク選択データＣＳＤを読み替えることにより、その周辺
回路部２に対して供給するクロック信号ＯＣＫの周波数
を下げ、又は一時停止を行い、こうして周辺回路部２毎
の最適の省電力化制御を行う。

【００３１】また比較的短時間の間システム全体のデー
タ処理が停止し、システム全体が不活性となったような
場合には、ＣＰＵ１は省電力モード設定データ信号を
ＬＯＷレベルにすることにより主クロック信号ＭＣＫの
出力を停止する。同時に、必要なら省電力モード設定デ
ータ信号をＨＩＧＨレベルにすることにより省電力モ
ード復帰制御部１０の機能を付勢する。

【００３２】なお、この期間において、なおクロック信
号の供給が必要となる周辺回路部２に対してはサブクロ
ック信号ＳＣＫのルートで外部クロック信号ＯＣＫが供
給され、こうしてシステムは必要最小限の電力消費で動
作する。しかる後、何れかの周辺回路部２より割込要求
信号ＩＲＱが発生すると省電力モード復帰制御部１０は
これを検出してリセット信号を発生し、これにより省
電力モード設定データ信号はＨＩＧＨレベルに復帰す
る。そして、これによりシステムには直ちに安定な主ク
ロック信号ＭＣＫが供給され、システムは急速に活性化
される。

【００３３】更にまた、ユーザが席を離れるなどして、
比較的長時間の間システム全体のデータ処理が停止した
ような場合には、ＣＰＵ１は省電力モード設定データ信
号をＬＯＷレベルにすることにより発振回路５₁の発
振動作を停止させ、一層の電力消費削減を図る。なお、
上記実施例ではＥＥＰＲＯＭ８を設けたが、代わりにＲ
ＡＭでも良い。また、このようなメモリを設けずに、Ｃ
ＰＵ１から各レジスタ９に直接制御データをセットする
ように構成しても良い。

【００３４】また、上記実施例ではクロック生成部５を
ＣＰＵ１の外部に設けたが、該クロック生成部５を設け
ずに、代わりにシステムの主クロック信号ＭＣＫとして
ＣＰＵ１からのクロック信号ＭＣＫ´を供給するよに構
成しても良い。又は、逆にＣＰＵ１には発振用クリスタ
ルＸを接続せずに、外部のクロック生成部５から直接
に、又はクロック形成部６を介してＣＰＵ１に必要な動
作クロック信号を供給するように構成しても良い。

【００３５】また、例えばＣＰＵ１のプログラムメモリ
がマスクＲＯＭであり、ＥＥＰＲＯＭ８が記憶している
省電力用制御データのプログラムによる変更ができない
ような場合には、予め設けたピンに所定レベルを印加す
ることによりＣＰＵ１の外部バス４を一時的にハイイン
ピーダンス状態にし、この状態の外部バス４を利用して
外部より必要な制御データをＥＥＰＲＯＭ８に書き込む
ように構成しても良い。こうすればマスクリリース後の
仕様変更にも容易に対応できる。

【００３６】また、上記本発明に好適なる実施例を述べ
たが、本発明思想を逸脱しない範囲内で、構成及び制御
の様々な変更が行えることは言うまでも無い。

【００３７】

【発明の効果】以上述べた如く本発明によれば、システ
ムの主クロック信号ＭＣＫを入力としてこれに同期した
複数の同一及び又は異なる周波数の外部クロック信号Ｏ
ＣＫを形成するクロック形成部６を備え、該クロック形
成部６の各外部クロック信号を各機能回路部２に分配す
るように構成したので、システム設計の自由度を維持し
つつ、かつＣＰＵシステムの省電力化を効果的に実現で
きる。

【図面の簡単な説明】

【図１】図１は本発明の原理を説明する図である。

【図２】図２は実施例の省電力化方式の構成を示す図で
ある。

【図３】図３は実施例のクロック分周部のブロック図で
ある。

【図４】図４は実施例の外部クロック選択部の一部のブ
ロック図である。

【図５】図５は従来の省電力化方式の構成を示す図であ
る。

【符号の説明】

１ＣＰＵ２機能回路部４外部バス５クロック生成部６クロック形成部１０省電力モード復帰制御部

Claims

【特許請求の範囲】

【請求項１】ＣＰＵ（１）と１又は２以上の機能回路
部（２）とが共動してシステムを構成するＣＰＵシステ
ムの省電力化方式において、システムの主クロック信号（ＭＣＫ）を入力としてこれ
に同期した複数の同一及び又は異なる周波数の外部クロ
ック信号（ＯＣＫ）を形成するクロック形成部（６）を
備え、クロック形成部（６）の各外部クロック信号を各機能回
路部（２）に分配するように構成したことを特徴とする
ＣＰＵシステムの省電力化方式。
【請求項２】クロック形成部（６）はＣＰＵ（１）か
らの分周比設定データ（ＢＳＤ）に従って対応する周波
数の外部クロック信号（ＯＣＫ）を形成するクロック分
周部（１１）を備えることを特徴とする請求項１のＣＰ
Ｕシステムの省電力化方式。
【請求項３】クロック形成部（６）はＣＰＵ（１）か
らの外部クロック選択データ（ＣＳＤ）に従って対応す
る外部クロック信号（ＯＣＫ）を選択して出力する外部
クロック選択部（１２）を備えることを特徴とする請求
項１のＣＰＵシステムの省電力化方式。
【請求項４】システムの主クロック信号（ＭＣＫ）を
生成するクロック生成部（５）であって、発振動作を付
勢／消勢可能な発振回路（５₁）と、該発振回路の発振
信号（ＭＣＫ）の出力を付勢／消勢可能なスイッチ手段
（５₃）とを備え、ＣＰＵ（１）からの省電力モード設
定データ（ＳＭＤ）に従って、発振動作消勢、発振動作
付勢及び出力消勢、の各省電力モードに設定されるも
の、を備えることを特徴とする請求項１のＣＰＵシステ
ムの省電力化方式。
【請求項５】ＣＰＵ（１）からの省電力モード設定デ
ータ（ＳＭＤ）により機能を付勢され、その後のＣＰＵ
（１）に対する割込要求信号（ＩＲＱ）の発生を検出す
ることにより予め設定されている省電力モードを消勢す
る省電力モード復帰制御部（１０）を備えることを特徴
とする請求項４のＣＰＵシステムの省電力化方式。
【請求項６】分周比設定データ（ＢＳＤ）、外部クロ
ック選択データ（ＣＳＤ）又は省電力モード設定データ
（ＳＭＤ）を記憶するメモリ（８）であって、ＣＰＵ
（１）からのデータ書込命令により対応するアドレスに
前記データを書き込み、かつＣＰＵ（１）からのデータ
読出命令により対応するアドレスから読み出した前記デ
ータをクロック分周部（１１）、外部クロック選択部
（１２）、クロック生成部（５）又は省電力モード復帰
制御部（１０）に提供するもの、を備えることを特徴と
する請求項２乃至５のＣＰＵシステムの省電力化方式。