JPH04232518A - マイクロプロセッサ装置 - Google Patents

マイクロプロセッサ装置

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JPH04232518A
JPH04232518A JP3140701A JP14070191A JPH04232518A JP H04232518 A JPH04232518 A JP H04232518A JP 3140701 A JP3140701 A JP 3140701A JP 14070191 A JP14070191 A JP 14070191A JP H04232518 A JPH04232518 A JP H04232518A
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clock
flip
microprocessor
flop
gate
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Jeffrey A Minnick
ジェフリー・アラン・ミニック
Warren J Spina
ウォレン・ジョン・スピナ
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般にクロック・パル
スに応答して動作するディジタル・プロセッサに関し、
より詳しくは種々のタイプのメモリ装置をアクセスする
プロセッサに関する。
【０００２】
【従来の技術】ディジタル・プロセッサはアクセス実行
に必要なプロセッサのサイクルの長さに基づいた特定の
時間間隔で（読取り及び書込みのために）外部メモリを
アクセスする。メモリ読取り動作を実行する場合に、メ
モリをアクセスするために、例えば、該マイクロプロセ
ッサの５つの状態（即ち５クロック・サイクル）を必要
とすることがある。
【０００３】このような場合、要求されたデータをメモ
リ装置時間がマイクロプロセッサのデータ線に乗せるの
に１以上の状態が必要である。もしこの時間が１つの状
態の時間（クロック・サイクル時間）よりも長ければ、
該メモリはこの機能を果たすには２つ以上の状態を必要
とする。
【０００４】メモリをアクセスするのに必要な状態数は
、マイクロプロセッサ・クロック周波数及びメモリ”読
取り”動作に関連するメモリ装置のアクセス時間により
増減する。理想的には、マイクロプロセッサのクロック
速度が与えられると、該マイクロプロセッサがアクセス
するメモリは、該メモリをアクセスできる該マイクロプ
ロセッサの状態数を最小にするように選択される。
【０００５】マイクロプロセッサは、多くの場合、異な
るアクセス時間を持つメモリ又は他の装置とのインタフ
ェースを要求される。メモリをアクセスするマイクロプ
ロセッサ・サイクル数が選択された後は、メモリ装置の
可能な最大アクセス時間は該マイクロプロセッサ・クロ
ック速度によりほぼ確定する。もしマイクロプロセッサ
とインタフェースするメモリ装置のアクセス時間が遅く
、且つ他に調整装置がなければ、接続された最も遅い装
置に適応するようにクロック周波数を遅くしなければな
らない。
【０００６】マイクロプロセッサ・クロック速度を維持
する代案は、遅い装置のためにマイクロプロセッサのメ
モリ・アクセス・サイクルの範囲内で待ち状態を追加導
入することである。これらの待ち状態のあいだ、マイク
ロプロセッサはメモリ装置がその動作を終了するのを待
つ。そのために、通常はメモリ装置又はその関連制御装
置からの信号線がマイクロプロセッサに結合され、該マ
イクロプロセッサは、該メモリ装置から要求されたデー
タが読取り可能なことを知らせる信号を受取るまで非活
動状態の待ちサイクルを加える。
【０００７】例えば、異なるアクセス時間を持つ２つの
周辺装置がマイクロプロセッサにインタフェースされる
場合、より速い（アクセス時間が短い）装置に適合し且
つより遅い装置をアクセスするときもマイクロプロセッ
サ・アクセス・サイクルに待ち状態を導入しない速いク
ロック速度の維持が望ましいことがある。場合によって
は、マイクロプロセッサは装置アクセス・サイクル中に
待ち状態を加えることができないことがある。
【０００８】
【発明が解決しようとする課題】本発明の目的は、マイ
クロプロセッサの基本クロック周波数を低くせずに、即
ちマイクロプロセッサ待ち状態を加えずに、可変アクセ
ス時間を有する周辺装置と共にディジタル・プロセッサ
を使用できるようにすることである。
【０００９】
【課題を解決するための手段】本発明を実行するとき、
通常は高周波クロック・パルスをマイクロプロセッサに
結合するが、マイクロプロセッサがより遅い周辺装置を
アクセスしていることを表わす信号を受取ると、該マイ
クロプロセッサからのセットされたクロック・パルス数
を阻止するように動作することができるマイクロプロセ
ッサ・クロック回路が設けられる。
【００１０】本明細書では、”低速”周辺装置又はメモ
リ装置は、当該装置のマイクロプロセッサの通常のアク
セス・サイクル中に与えられるよりも長いアクセス時間
を持つ装置を意味する。”高速”周辺装置又はメモリ装
置は、マイクロプロセッサの通常のクロック速度の動作
によって与えられるアクセス時間に等しいか又はそれよ
りも短いアクセス時間を持つ装置を意味する。
【００１１】本発明の１つの実施例では、低速周辺装置
のアクセス中にマイクロプロセッサに結合されないクロ
ック・パルスの数は調整可能であるので、クロック回路
は、例えば周辺回路の変更に適応できる。
【００１２】
【実施例】本発明は種々の変更が可能であるが、図示の
実施例により詳細に説明する。
【００１３】図１で、マイクロプロセッサ・システム１
０はクロック回路１２からクロック・パルスを受取り、
ランダム・アクセス・メモリ（ＲＡＭ）１３及び読取専
用記憶機構（ＲＯＳ）１４をアクセスするマイクロプロ
セッサ１１を含む。
【００１４】高周波クロック・パルスのソース１６はこ
れらのパルス（ＣＬＫＩ）をクロック回路１２に供給し
、そしてクロック回路１２はクロック・パルス信号ＣＬ
ＫＯを出力し、該信号はマイクロプロセッサ１１に供給
される。
【００１５】マイクロプロセッサ１１は、ＲＡＭ１３を
アクセスするとき　”高速選択”　信号ＦＳＥＬ＊　を
生成し、ＲＯＳ１４をアクセスするときは　”低速選択
”　信号ＳＳＥＬ＊　を生成する。これらの”選択”　
信号は実際にはメモリ・アドレス線上の信号に含まれて
いてもよい。
【００１６】読取又は書込動作のためにＲＡＭ１３をア
クセスするとき又はＲＯＳ１４を読取るとき、マイクロ
プロセッサ１１により、アドレス情報はバス１７に送ら
れ、データはバス１８に送られる。マイクロプロセッサ
１１がＦＳＥＬ＊　信号を生成してＲＡＭ１３をアクセ
スするとき、入力クロック・パルスＣＬＫＩはクロック
回路１２を介してマイクロプロセッサ１１に結合され、
クロック出力パルスＣＬＫＯを形成する。更にアドレス
及び制御バス１９がマイクロプロセッサ１１からクロッ
ク回路１２に結合される。
【００１７】本発明に従って、マイクロプロセッサ１１
が低速選択信号ＳＳＥＬ＊　を生成してアクセス時間の
遅いＲＯＳ１４を読取るとき、クロック回路１２はＣＬ
ＫＯ信号中のクロック・パルスの間に遅延を導入する。
【００１８】図２はクロック回路１２の簡略図を示す。 クロック回路１２は、線２３にクロック出力信号ＣＬＫ
Ｏを生成するために、線２１で低速選択信号ＳＳＥＬ＊
　を、線２２でクロック入力信号ＣＬＫＩを受取る。回
路１２はフリップ・フロップ２４、２６、ＡＮＤゲート
２７及び遅延回路２８を含む。線２１に低速選択信号が
ない（ロジック・レベルが低い）とき、線２２の入力ク
ロック・パルスは単に線２３に結合され、クロック出力
信号になる。入力クロック・パルスはＡＮＤゲート２７
への１つの入力を形成し、他の入力は、低速選択信号が
ないとき、フリップ・フロップ２６により高いロジック
・レベルに維持される。
【００１９】図３に示すように、この状況では出力クロ
ック・パルスは入力クロック・パルスと同じ速度で生じ
、回路１２のロジック回路遅延により僅かに遅延する。 例えば、ＲＡＭ１３を読取るために高速選択信号が生成
されると、マイクロプロセッサ１１は次の出力クロック
・パルスの立下りでアドレス情報をバス１７に送り、そ
の後でデータを読取る。　”データ読取”　動作は、デ
ータ・バス１８でデータが使用可能になり安定した後の
時点で起きる高速選択信号の立上りで生じる。図３に示
すように、プロセッサ１１がデータを読取る前の読取サ
イクルの開始後に２つの出力クロック・サイクルの立下
りがある。メモリ装置をアドレス指定し且つデータ線で
データを安定させるために必要なクロック・サイクルの
数により、この間のサイクルの数は、例えば４サイクル
よりも多いことがある。
【００２０】図２に戻って、図４の波形を参照すると、
低速選択信号ＳＳＥＬ＊　をクロック回路１２が受取る
と、データ・バス１８の線に安定したデータを乗せるの
に十分な時間を低速アクセスの読取専用記憶装置１４に
与えるために、出力クロック・パルスは遅延間隔のあい
だ中断される。
【００２１】そのために、低速選択信号は低いレベルに
移行し、フリップ・フロップ２４をクロックする。フリ
ップ・フロップ２４へのデータ入力は高いロジック・レ
ベルに保持されるから、そのＱ出力は線３１で高いレベ
ルになる。線２２上の次の入力クロック・パルスの立下
りはフリップ・フロップ２６をクロックする。このとき
、線３１は高いレベルであり、これはフリップ・フロッ
プ２６へのデータ入力であるので、フリップ・フロップ
２６のＱノット出力３２は低いロジック・レベルになる
。線３２はＡＮＤゲート２７への１つの入力であり、そ
れが低いロジック・レベルである限り、ＡＮＤゲート２
７の出力も低いレベルに保持される。即ち、クロック・
パルスＣＬＫＯはマイクロプロセッサ１１に送られない
。
【００２２】線３２の信号は遅延回路２８を介してフリ
ップ・フロップ２４の活動状態が低いレベルのクリア、
即ちリセット端子に結合される。回路２８に遅延がない
とき、フリップ・フロップ２４のＱ出力は、フリップ・
フロップ２６のＱノット出力が低いレベルになると直ち
に低いロジック・レベルにセットされる。次の入力クロ
ック信号の立下りで、線３１の低いロジック・レベルは
フリップ・フロップ２６のＱ出力に結合され、そのＱノ
ット出力は高いロジック・レベルになる。これはＡＮＤ
ゲート２７に入力される線３２を高いロジック・レベル
に戻し、出力クロック信号ＣＬＫＯは再び入力クロック
信号ＣＬＫＩの状態に追随する。
【００２３】図４の波形の調査により、ＲＯＳ１４の”
読取”サイクルは低速選択信号の立下りで開始し、低速
選択信号が高いレベルになると、プロセッサ１１はＲＯ
Ｓ１４のデータを読取ることが分かる。これはデータ線
でデータを安定させる時間が与えられた後の時点である
。ＲＡＭ１３よりも遅いＲＯＳ１４の応答時間に合わせ
るために、クロック出力信号ＣＬＫＯから１クロック・
サイクルが削除されている。これはプロセッサ１１の動
作を延期し、プロセッサ１１がデータを読取る前に、デ
ータ線で該データを安定させるための時間を追加するこ
とができる。
【００２４】遅延回路２８は、フリップ・フロップ２４
がクリアされる前に遅延のための追加のクロック・サイ
クルを導入するために、手動により、例えばスイッチの
セッティング、又はマイクロプロセッサ１１からの適切
な信号によりセットすることができる。その結果、１つ
だけではなく２つ以上のクロック・サイクルが出力クロ
ック・パルス・トレーンから取り除かれる。
【００２５】図５及び図６は図１及び図２のクロック回
路１２の特定の実施例を示す。一般に、図５の回路は、
図６のフリップ・フロップ４４、４５、４６、４７及び
４８を含めて考慮すると、図２の回路２８のようなプロ
グラム式遅延回路として動作する。図６で、フリップ・
フロップ４１は一般に図２のフリップ・フロップ２４と
機能的に同等であり、図６のフリップ・フロップ４２及
び４３は図２のフリップ・フロップ２６と機能的に同等
である。
【００２６】図６で、入力クロック信号ＣＬＫＩはＡＮ
Ｄゲート５１の１つの入力５２に結合される。ＡＮＤゲ
ート５１のもう１つの入力５３が高いロジック・レベル
にある限り、該入力クロック・パルスは該ＡＮＤゲート
を介して結合され出力クロック・パルス信号ＣＬＫＯを
形成する。低速選択信号ＳＳＥＬ＊　が低いレベルにな
ると、フリップ・フロップ４１のデータ入力の高いロジ
ック・レベル（ＶＣＣ）はそのＱ出力に結合される。こ
の高いロジック・レベルは、入力クロック信号の次の立
下りでフリップ・フロップ４２のＱ出力をクロックし、
そして次の入力クロック信号の立下りでフリップ・フロ
ップ４３のＱ出力をクロックする。
【００２７】フリップ・フロップ４３のＱ出力が高いレ
ベルになると、フリップ・フロップ４３のＱノット出力
は低いレベルになり、よって線５３も低いレベルになる
。線５３はＡＮＤゲート５１の入力の１つである。この
状態は後続の入力クロック・パルスがＡＮＤゲート５１
を通過してクロック出力信号線に届くのを妨げる。フリ
ップ・フロップ４１のＱ出力が高いロジック・レベルに
とどまる限り、この状態はフリップ・フロップ４２及び
４３のＱ出力を高いロジック・レベルに、フリップ・フ
ロップ４３のＱノット出力を低いロジック・レベルに保
持する。
【００２８】後で説明するように、前述のフリップ・フ
ロップ４３のＱノット出力の低いロジック・レベルの状
態は、フリップ・フロップ４１が線５４の低いロジック
・レベルによってクリアされる。線５４はクロック回路
の可変遅延部分のＮＯＲゲート５６（図５）の出力であ
る。本実施例では、可能な遅延時間（ＣＬＫＯから遮断
されるＣＬＫＩクロック・サイクルの数）は４、５、６
又は７クロック・サイクルである。
【００２９】フリップ・フロップ４２及び４３を設ける
ことにより、ＳＳＥＬ＊　信号でフリップ・フロップ４
１のＱ出力が高いロジック・レベルになった後、入力ク
ロック・パルスがクロック出力線に届くのを阻止する前
に、２つのクロック・パルスはＡＮＤゲート５１を通過
することができる。これにより、メモリ・アクセス・サ
イクルの始めにプロセッサ・サイクルを完了した後にプ
ロセッサ１１の動作を延期し同時にクロック・パルスを
阻止することを可能にする。本実施例では、２つのクロ
ック・パルスが供給され、アドレス線に連続したアドレ
ス情報を乗せることができる。
【００３０】フリップ・フロップ４３のＱ出力の高いロ
ジック・レベルは、次の５つの入力クロック・パルスの
立下りで、フリップ・フロップ４４、４５、４６、４７
及び４８のＱ出力に結合される。フリップ・フロップ４
５、４６、４７及び４８のＱ出力は連続して高いロジッ
ク・レベルの状態になり、それぞれ線５７、５８、５９
及び６０に出力される。高いロジック・レベルが線５７
〜６０に沿ってどこまで遠くに伝播するかが遅延時間の
長さを決める。その後、新たなクロック・パルスがＡＮ
Ｄゲート５１を通過して出力クロック線に到達できるよ
うになる。
【００３１】遅延に必要なクロック・サイクル数は一連
のフリップ・フロップ６１、６２及び６３で形成された
レジスタに保持される。遅延時間を設定したいとき、マ
イクロプロセッサ１１はフリップ・フロップ６１〜６３
で形成されたレジスタのアドレスをアドレス・バス６４
に送る。該アドレスはマイクロプロセッサ１１が必要な
遅延データをデータ線６８、６９及び７０を含むデータ
・バス６７に送った後に復号回路６６によって復号され
る。アドレス・バス６４及びデータ・バス６７は図１の
アドレス及び制御線１９に対応する。アドレス・バス６
４は　”ストローブ書込”　線を含む。アドレスが復号
されると、データは　”ストローブ書込”　線上の信号
によりフリップ・フロップ６１〜６３のＱ出力でクロッ
クされる。
【００３２】これらのＱ出力及び関連したＱノット出力
はＮＯＲゲート７１、７２、７３及び７４によって復号
され、必要な数の入力クロック・パルスの後にフリップ
・フロップ４１をリセットすることができる。例えば、
もしＮＯＲゲート７４の出力が高いロジック・レベルに
あれば、出力クロック・パルス・シーケンスから７サイ
クルを脱落させる遅延時間がセットされる。フリップ・
フロップ６１〜６３のＱ出力の各々が高いロジック・レ
ベルにあり且つ該フリップ・フロップのＱノット出力の
各々が低いロジック・レベルにあるとき、ＮＯＲゲート
７４の出力は高いレベルである。Ｑノット出力の各々は
ＮＯＲゲート７４の入力として働き、その出力を高いロ
ジック・レベルにする。
【００３３】図示のように、入力データ線の最下位ビッ
トＤ０はフリップ・フロップ６３のＤ入力に結合される
線７０にある。次に上位のビットＤ１は線６９にあり、
そして最上位のビットＤ２は線６８にある。
【００３４】ＡＮＤゲート８１の１つの入力はＮＯＲゲ
ート７１の出力であり、そのもう１つの入力はフリップ
・フロップ４５のＱ出力である。もし４パルス遅延する
ようにフリップ・フロップ６１〜６３がセットされてい
れば、ＮＯＲゲート７１の出力は高いレベルにあり、Ａ
ＮＤゲート８１の入力８２に結合される。（出力クロッ
ク・パルスがＡＮＤゲート５１で阻止されてから２パル
ス後に）フリップ・フロップ４５のＱ出力が高いレベル
になると、ＡＮＤゲート８１の出力は高いレベルになる
。このＡＮＤゲート８１の高い出力はＮＯＲゲート５６
に結合され、線５４に低いロジック・レベルを生じ、フ
リップ・フロップ４１をクリアする。そして該低いロジ
ック・レベルをフリップ・フロップ４３の出力に移すた
めに、該”クリア”　によりフリップ・フロップ４１の
Ｑ出力に送られる入力クロック・パルス・トレーンに更
に２つのクロック・パルスが必要になる。同時に、フリ
ップ・フロップ４３のＱノット出力は高いレベルになり
、再びパルスはＡＮＤゲート５１を通過しクロック出力
信号を形成することができる。
【００３５】４入力パルスの遅延は、フリップ・フロッ
プ４３のＱ出力の高いロジック・レベルがフリップ・フ
ロップ４４のＱ出力とフリップ・フロップ４５のＱ出力
をクロックするときの２入力パルスのＣＬＫＯ信号、及
びフリップ・フロップ４１のＱ出力の低いロジック・レ
ベルがフリップ・フロップ４２のＱ出力とフリップ・フ
ロップ４３のＱ出力をクロックするときの更に２入力パ
ルスのＣＬＫＯ信号からのパルスを阻止することにより
得られる。５、６又は７パルス遅延のためのＮＯＲゲー
ト出力も同様にフリップ・フロップ４６、４７及び４８
のＱ出力を持つＡＮＤゲート８３、８４及び８５でそれ
ぞれ比較され、適切な遅延を決める。
【００３６】フリップ・フロップ４１の出力の低いロジ
ック・レベルは（該フリップ・フロップがクリアされる
と）次の入力クロック・パルスでフリップ・フロップの
チェーンに沿って伝播する。新たな遅延要求の前に、後
のフリップ・フロップもクリアされることを保証するた
めに、ＮＯＲゲート８６の１つの入力は線５３に結合さ
れる。線５３が高いレベルになると、ＡＮＤゲート５１
は再びクロック・パルスを通過させることができ、ゲー
ト８６の出力８７を低いロジック・レベルにして、フリ
ップ・フロップ４５をクリアする。実際に、フリップ・
フロップ４５のＱ出力に生じた低いロジック・レベルは
フリップ・フロップのチェーンに沿って次々と送られ、
フリップ・フロップ４６及び４７をクリアする。ＮＯＲ
ゲート８６の出力８７はフリップ・フロップ４８のＳ（
セット）ノット入力にも結合する。フリップ・フロップ
４５がリセットされると同時に、フリップ・フロップ４
８のＱ出力は高いレベルになる（フリップ・フロップ４
８がセットされる）。フリップ・フロップ４５のリセッ
トでそのＱ出力に生じる低いロジック・レベルは、該リ
セット後の３番目のクロック・パルスでフリップ・フロ
ップ４８のＱ出力に伝播する。
【００３７】ＮＯＲゲート８６のもう１つの入力は回路
がパワー・アップされるとき高いパルスを発生する　”
パワー・オン・リセット”（ＰＯＲ）信号からの入力で
ある。高いロジック・レベルはＮＯＲゲート８６の出力
８７に低いロジック・レベルを生じ、前述のようにフリ
ップ・フロップ４８をセットする。”パワー・オン”で
、フリップ・フロップ４８のセットにより生じた線６０
の高いロジック・レベルはフリップ・フロップ６１〜６
３の省略時のセッティングに協同してＡＮＤゲート８５
の出力に高いロジック・レベルを生じる。この高いロジ
ック・レベルはＮＯＲゲート５６に結合され、フリップ
・フロップ４１をリセットする。これは、前述のように
回路がパワー・アップされるとき、遅延回路をリセット
する。
【００３８】フリップ・フロップ６１〜６３の省略時の
セッティングはそれらのＱ出力の各々を高いレベルにす
る。このセッティングは７パルス遅延時間を設定する。 省略時のセッティングは　”パワー・オン・リセット”
　信号によって取得され、フリップ・フロップ６１〜６
３の各々をセットする。
【００３９】
【発明の効果】本発明によれば、マイクロプロセッサの
基本クロック周波数を低くせずに、即ちマイクロプロセ
ッサ待ち状態を加えずに、可変アクセス時間を有するデ
ィジタル・プロセッサを使用することができる。
【図面の簡単な説明】
【図１】本発明によるクロック回路を含むマイクロプロ
セッサ・システムのブロック図である。
【図２】図１のクロック回路の概要図である。
【図３】”高速”メモリをアクセスするときの図１のマ
イクロプロセッサのクロック信号波形を示す図である。
【図４】”低速”メモリをアクセスするときの図１のマ
イクロプロセッサのクロック信号波形を示す図である。
【図５】図２のクロック回路の実施例の詳細な回路図で
ある。
【図６】図２のクロック回路の実施例の詳細な回路図で
ある。
【符号の説明】
１０　　マイクロプロセッサ・システム１１　　マイク
ロプロセッサ １２　　クロック回路 １３　　ランダム・アクセス・メモリ １４　　読取専用記憶機構 １６　　ソース ２４　　フリップ・フロップ ２６　　フリップ・フロップ ２７　　ＡＮＤゲート ２８　　遅延回路 ４１　　フリップ・フロップ ４２　　フリップ・フロップ ４３　　フリップ・フロップ ４４　　フリップ・フロップ ４５　　フリップ・フロップ ４６　　フリップ・フロップ ４７　　フリップ・フロップ ４８　　フリップ・フロップ ５１　　ＡＮＤゲート ５６　　ＮＯＲゲート ６１　　フリップ・フロップ ６２　　フリップ・フロップ ６３　　フリップ・フロップ ６６　　復号回路 ７１　　ＮＯＲゲート ７２　　ＮＯＲゲート ７３　　ＮＯＲゲート ７４　　ＮＯＲゲート ８１　　ＡＮＤゲート ８３　　ＡＮＤゲート ８４　　ＡＮＤゲート ８５　　ＡＮＤゲート ８６　　ＮＯＲゲート

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】高速メモリ装置及び低速メモリ装置のどち
    らもアクセスできるディジタル・プロセッサにクロック
    ・パルスを供給するクロック回路であって、クロック・
    パルスのソース、前記プロセッサが前記低速メモリ装置
    のアクセスを選択しているときの信号を受取る手段、及
    び通常は前記クロック・パルスのソースからのクロック
    ・パルスを前記プロセッサに結合するが、前記信号の受
    取りに応答して、前記クロック・パルスの幾つかを前記
    プロセッサに結合しない手段を含むクロック回路。
  2. 【請求項２】通常は前記クロック・パルスを前記プロセ
    ッサに結合する前記手段は前記信号の受取りに応答して
    前記プロセッサに結合されない特定数のクロック・パル
    スをセットする手段を含む請求項１のクロック回路。
  3. 【請求項３】前記プロセッサに結合されない特定数のク
    ロック・パルスをセットする前記手段は前記プロセッサ
    に結合されない前記パルス数に関連した値を保持するレ
    ジスタを含み、前記プロセッサは該レジスタに前記値を
    セットすることができる請求項２のクロック回路。
  4. 【請求項４】マイクロプロセッサ、前記マイクロプロセ
    ッサがアクセスできる高速メモリ装置、前記マイクロプ
    ロセッサがアクセスできる低速メモリ装置、クロック・
    パルスのソース、前記マイクロプロセッサが前記低速メ
    モリ装置のアクセスを選択しているときの信号を受取る
    手段、及び通常は前記クロック・パルスを前記マイクロ
    プロセッサに結合するが、前記信号の受取りに応答して
    、前記クロック・パルスの幾つかを前記マイクロプロセ
    ッサに結合しない手段を含むマイクロプロセッサ・シス
    テム。
  5. 【請求項５】通常は前記クロック・パルスを前記マイク
    ロプロセッサに結合する前記手段は（ａ）前記信号に結
    合された第１のフリップ・フロップ、（ｂ）該第１のフ
    リップ・フロップの出力に結合された入力を持ち、前記
    ソースにクロック入力で結合された第２のフリップ・フ
    ロップ、及び（ｃ）前記ソースに結合された入力を持ち
    且つ前記マイクロプロセッサに結合された出力を持つゲ
    ートを含み、前記第１のフリップ・フロップは前記信号
    に応答して第１の状態から第２の状態に変わり、前記第
    ２のフリップ・フロップは前記第２の状態に変わる前記
    第１のフリップ・フロップに応答して第１の状態から第
    ２の状態に変わり、前記ゲートは前記第２のフリップ・
    フロップの前記第２の状態への変化に応答して前記マイ
    クロプロセッサから前記クロック・パルスの幾つかを阻
    止する請求項４のマイクロプロセッサ・システム。
  6. 【請求項６】前記第１のフリップ・フロップは前記第２
    のフリップ・フロップの第２の状態への変化に応答して
    その第１の状態に戻り、前記第２のフリップ・フロップ
    は前記第１のフリップ・フロップの第１の状態への変化
    に応答して第１の状態に戻り、それによって前記ゲート
    はクロック・パルスの阻止を中止する請求項５のマイク
    ロプロセッサ・システム。
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