JPH0267655A - メモリ制御回路 - Google Patents
メモリ制御回路Info
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- JPH0267655A JPH0267655A JP21921088A JP21921088A JPH0267655A JP H0267655 A JPH0267655 A JP H0267655A JP 21921088 A JP21921088 A JP 21921088A JP 21921088 A JP21921088 A JP 21921088A JP H0267655 A JPH0267655 A JP H0267655A
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- Japan
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- memory
- time
- circuit
- rom
- clock
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Links
- 238000000034 method Methods 0.000 claims description 8
- 230000010355 oscillation Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
Classifications
-
- Y02B60/1225—
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は１例えば人工衛星搭載用計算機のように、消
費電力が厳しく制限される環境下で使用される計算機の
処理速度を、メモリアクセスの向上によって実現を図る
回路技術に関するものである。
費電力が厳しく制限される環境下で使用される計算機の
処理速度を、メモリアクセスの向上によって実現を図る
回路技術に関するものである。
従来、メモリのアクセス方法として第５図に示す方法が
あった。図において、（１）は発振回路、（２）は分周
回路、（３）はプログラムあるいはデータによって演算
及び制御を行う０２０部、（４）はｃｐＵ部（３）の基
本動作周期を決定するマシンクロック、（５）はアドレ
スバス、（６）はデータバス、（７）はメモリリード信
号、（８）はアドレスバス（５）をデコードしてメモリ
空間の選択を行うメモリ選択回路、（９）はプログラム
及びデータを格納する読み出し専用メモリのＲＯＭ、Ｑ
ｌはプログラム及びデータを格納する読み書き自由なメ
モリのＲＡＭ、Ｑυは各ＲＯＭ ｔｃ＋＋に個別に配置
され該当するＲ ＯＭ Ｆ９１がアクセスされた時のみ
電力を供給するパワーストロービング回路、 ０３はＲ
ＯＭ （９）への電源バス、Ｃ３ｏ−Ｃ８ｔ［ｌはＲＯ
Ｍセレクト信号、Ｃ８，ｎ＋１〜Ｃ８ｎはＲＡＭセレク
ト信号である。
あった。図において、（１）は発振回路、（２）は分周
回路、（３）はプログラムあるいはデータによって演算
及び制御を行う０２０部、（４）はｃｐＵ部（３）の基
本動作周期を決定するマシンクロック、（５）はアドレ
スバス、（６）はデータバス、（７）はメモリリード信
号、（８）はアドレスバス（５）をデコードしてメモリ
空間の選択を行うメモリ選択回路、（９）はプログラム
及びデータを格納する読み出し専用メモリのＲＯＭ、Ｑ
ｌはプログラム及びデータを格納する読み書き自由なメ
モリのＲＡＭ、Ｑυは各ＲＯＭ ｔｃ＋＋に個別に配置
され該当するＲ ＯＭ Ｆ９１がアクセスされた時のみ
電力を供給するパワーストロービング回路、 ０３はＲ
ＯＭ （９）への電源バス、Ｃ３ｏ−Ｃ８ｔ［ｌはＲＯ
Ｍセレクト信号、Ｃ８，ｎ＋１〜Ｃ８ｎはＲＡＭセレク
ト信号である。
第６図はメモリアクセス時のタイミングチャートを示し
たもので、 ＴＩはメモＩＪ ＩＪ−ド時間、ｔ１は
ＲＡＭＣＩＧのアドレスセットアツプ時間、 ＋２はパ
ワーストロービング回路θυから出力される′ｉｌｌバ
スα２の電源立上シ時間＋ｔ５はＲＯＭ （９１への電
源０′帛定後からのアドレスセットアツプ時間乞示す。
たもので、 ＴＩはメモＩＪ ＩＪ−ド時間、ｔ１は
ＲＡＭＣＩＧのアドレスセットアツプ時間、 ＋２はパ
ワーストロービング回路θυから出力される′ｉｌｌバ
スα２の電源立上シ時間＋ｔ５はＲＯＭ （９１への電
源０′帛定後からのアドレスセットアツプ時間乞示す。
Ｔ２はＲＯＭリード時間、Ｔ５はＲＡＭリード時間であ
る。
る。
次に動作について説明する。
ＣＰＵ部（３）はマシンクロック（４）に同期してメモ
リリード信号（７）をＲＯＭ （９ＪあるいはＲＡＭｔ
ｌｌに出力し、格納されているプログラムあるいはデー
タをｃｐＵ部（３）にロードする。ＲＯＭ （９）は、
一般的にバイポーラ系が使用されており、１石当りの消
費電流が、数十ｍＡ〜１００ｎｏＡと非常に高い、よっ
て、ＲＯＭ（９）の平均消費電力を下げるために、パワ
ーストロ−ピンク回路ａυを通常、配置している。
リリード信号（７）をＲＯＭ （９ＪあるいはＲＡＭｔ
ｌｌに出力し、格納されているプログラムあるいはデー
タをｃｐＵ部（３）にロードする。ＲＯＭ （９）は、
一般的にバイポーラ系が使用されており、１石当りの消
費電流が、数十ｍＡ〜１００ｎｏＡと非常に高い、よっ
て、ＲＯＭ（９）の平均消費電力を下げるために、パワ
ーストロ−ピンク回路ａυを通常、配置している。
この動作は、ｃｐｔｒ部（３）からアドレスバス（５）
を通じて、ＲＯＭ（９）のアドレスが出力されるとアド
レスの上位桁がメモリ選択回路（８）によってデコード
され、ＲＯＭセレクト信号Ｃ８ｏ−Ｃ３ｍの何れか１つ
を選択しローレベルにする。この時点でメモリリード信
号（力が発生すると、これに該当するパワーストロービ
ング回路０υが、自身のトランジスタをオンとし、′成
源バスα３ｔ−通じて該当するＲＯＭ（９１Ｋ ’１１
１力を供給する。メモリリード信号（力の発生から、Ｒ
ＯＭ（９１の出力データが確定する１でには。
を通じて、ＲＯＭ（９）のアドレスが出力されるとアド
レスの上位桁がメモリ選択回路（８）によってデコード
され、ＲＯＭセレクト信号Ｃ８ｏ−Ｃ３ｍの何れか１つ
を選択しローレベルにする。この時点でメモリリード信
号（力が発生すると、これに該当するパワーストロービ
ング回路０υが、自身のトランジスタをオンとし、′成
源バスα３ｔ−通じて該当するＲＯＭ（９１Ｋ ’１１
１力を供給する。メモリリード信号（力の発生から、Ｒ
ＯＭ（９１の出力データが確定する１でには。
第６図に示すように、（電源立上り時間１２）＋（アド
レスセットアツプ時間ｔ３）が必要となる。よって、メ
モリリード信号（７）の時間幅も、これを考慮したメモ
リリード時間ＴＩＫ設定されている。
レスセットアツプ時間ｔ３）が必要となる。よって、メ
モリリード信号（７）の時間幅も、これを考慮したメモ
リリード時間ＴＩＫ設定されている。
ＲＡＭＱＩのアクセス時は、メモリ選択回路（８）から
ＲＡＭセレクト信号Ｃ８Ｉ！ｌ＋１〜Ｃ８ｎの何れか１
つが選択され、アドレスセットアツプ時間ｔ１ のみの
考慮で、メモリリード信号（７）の発生と共に出力デー
タが直ちにデータバス（６）に出力される。このように
、ＣＰＵ部（３）からのデータリード信号（７）によっ
てＲＯＭ （９）及びＲＡＭ＋１１のプログラム及びデ
ータがＣＰＵ部（３）にロードされる。なお、実際には
。
ＲＡＭセレクト信号Ｃ８Ｉ！ｌ＋１〜Ｃ８ｎの何れか１
つが選択され、アドレスセットアツプ時間ｔ１ のみの
考慮で、メモリリード信号（７）の発生と共に出力デー
タが直ちにデータバス（６）に出力される。このように
、ＣＰＵ部（３）からのデータリード信号（７）によっ
てＲＯＭ （９）及びＲＡＭ＋１１のプログラム及びデ
ータがＣＰＵ部（３）にロードされる。なお、実際には
。
メモリリード信号（７）ノ発生後、 ＲＯＭ（９１，
ＲＡＭα・共にデータ確定までに数十μｓの回路遅延が
伴うが、第６図では省略した、 〔発明が解決しようとする課題〕 従来のメモリアクセス方法は以上のように構成されてい
たので、ＲＯＭ（９１及びＲＡ Ｍ （ＩＧのメモリリ
ード時間Ｔ１は、ＲＯＭ＋９＞及びＲＡＭ０Ｉのメモリ
空間の変更も考慮して同一時間幅が設定されていた。こ
のため、常時、電力が供給されているＲａＭａｌの出力
データの確定時間は短いにもかかわらず、ＲＯＭ＋９＋
のアクセスタイムに合わせた形になｊ５．ＲＡＭ（１（
Ｉをアクセスする時は９時間のロスを伴っていた。この
結果、メモリリードに要する時間が増加し、プログラム
の処理速度を低下させてしまうという課題があった。
ＲＡＭα・共にデータ確定までに数十μｓの回路遅延が
伴うが、第６図では省略した、 〔発明が解決しようとする課題〕 従来のメモリアクセス方法は以上のように構成されてい
たので、ＲＯＭ（９１及びＲＡ Ｍ （ＩＧのメモリリ
ード時間Ｔ１は、ＲＯＭ＋９＞及びＲＡＭ０Ｉのメモリ
空間の変更も考慮して同一時間幅が設定されていた。こ
のため、常時、電力が供給されているＲａＭａｌの出力
データの確定時間は短いにもかかわらず、ＲＯＭ＋９＋
のアクセスタイムに合わせた形になｊ５．ＲＡＭ（１（
Ｉをアクセスする時は９時間のロスを伴っていた。この
結果、メモリリードに要する時間が増加し、プログラム
の処理速度を低下させてしまうという課題があった。
この発明は上記のような課題を解消するため釦なされた
もので、ＲＯＭ（９）とＲＡＭ（１１のメモリリードの
時間幅を各々異なるようにし、ＲＡＭα値のメモリリー
ド時は、メモリリード時間Ｔ１の幅を短くする方法によ
って、プログラムの処理速度の向上を図ることを目的と
している。
もので、ＲＯＭ（９）とＲＡＭ（１１のメモリリードの
時間幅を各々異なるようにし、ＲＡＭα値のメモリリー
ド時は、メモリリード時間Ｔ１の幅を短くする方法によ
って、プログラムの処理速度の向上を図ることを目的と
している。
この発明に係るメモリ制御回路は、動作基本クロックで
あるマシンクロック（４）を、ＣＰＵ部（３）に連続供
給したり１部分的にマスクできるマシンクロック制御回
路を付加することによって、特にメモリリード時に、ア
クセスタイムの早いメモリに対しては、連続的にマシン
クロック（４）を供給してメモリリード時間Ｔ１の幅を
短縮し、アクセスタイムの遅いメモリに対しては、マシ
ンクロック（４）を−時マスクしてメモリリード時間Ｔ
１の幅を拡張できるようにしたものである。
あるマシンクロック（４）を、ＣＰＵ部（３）に連続供
給したり１部分的にマスクできるマシンクロック制御回
路を付加することによって、特にメモリリード時に、ア
クセスタイムの早いメモリに対しては、連続的にマシン
クロック（４）を供給してメモリリード時間Ｔ１の幅を
短縮し、アクセスタイムの遅いメモリに対しては、マシ
ンクロック（４）を−時マスクしてメモリリード時間Ｔ
１の幅を拡張できるようにしたものである。
し作用〕
この発明におけるメモリ制御回路は、マシンクロック制
御回路０３を付加したことによって、従来のメモＩＪ
ＩＪ−ド幅一定方法（この場合、アクセスタイムの遅い
方のメモＩＪ ＩＪ−ド幅に設定）から。
御回路０３を付加したことによって、従来のメモＩＪ
ＩＪ−ド幅一定方法（この場合、アクセスタイムの遅い
方のメモＩＪ ＩＪ−ド幅に設定）から。
メモリアクセスタイムの個別の条件に合わせたメモＩＪ
ＩＪ−ド幅可変方法を採用したことによって。
ＩＪ−ド幅可変方法を採用したことによって。
プログラム処理時間の総メモリリード時間を短縮できる
ことができる。
ことができる。
以下、この発明の一実施例を図について説明する。
第１図において、０３はマシンクロック（４）をＲＯＭ
セレクト信号Ｃ３Ｑ−Ｃ８ＩＩ］及びＲＡＭセレクト信
号Ｃ３ｌｌｎ＋１〜Ｃ８ｎ に応じて連続供給するか
、−時マスクするかを制御するマシンクロック制御回路
。
セレクト信号Ｃ３Ｑ−Ｃ８ＩＩ］及びＲＡＭセレクト信
号Ｃ３ｌｌｎ＋１〜Ｃ８ｎ に応じて連続供給するか
、−時マスクするかを制御するマシンクロック制御回路
。
α養はマシンクロック制御後のマシンクロックである。
第２図は、第１図の主要な信号の動作を示すタイミング
チャートである。
チャートである。
第３図は、マシンクロック制御回路αＪの１構成例であ
る。（１５ａ） （１５ｂ）はＤタイプのフリップフロ
ップであり、入力クロックＴの立上りエツジで入力端子
りのデータをＱ及びζに伝達する。（１６ａ）〜（１６
ｆ）は各信号である。
る。（１５ａ） （１５ｂ）はＤタイプのフリップフロ
ップであり、入力クロックＴの立上りエツジで入力端子
りのデータをＱ及びζに伝達する。（１６ａ）〜（１６
ｆ）は各信号である。
第４図は、信号（１６ａ）〜（１６ｆ）のタイミングチ
ャートを示す図である。
ャートを示す図である。
なお、第２図中、Ｔ３及びＴ４はマシンクロック制御回
路α罎によるメモリ時間幅の短縮後のＲＡＭリード時間
及びメモリリード時間である。
路α罎によるメモリ時間幅の短縮後のＲＡＭリード時間
及びメモリリード時間である。
次に動作について説明する。
ＲＯＭ （９）及びＲＡＭα１のＣＰＵ部（３）からの
メモリリード手順は従来と全く同様である。
メモリリード手順は従来と全く同様である。
パワーストロービング回路αυを用いたＲ ＯＭ ＋９
）のＲＯＭセレクト信号Ｃ３ｏ−Ｃ８ｔｏ、メモリリー
ド信号（７）及びマシンクロック（４）は、マシンクロ
ック制御回路０３に接続されている。第２図に示すよう
に、ＲＯＭ（９１のアクセスはパワーストロービング回
路Ｕを使用して行うため、データが確定するまでには、
従来例と同様に（電源立上シ時間ｔ２）＋（アドレスセ
ットアツプ時間ｔＳ）の時間が必要である。このため、
マシンクロック制御回路αｊは。
）のＲＯＭセレクト信号Ｃ３ｏ−Ｃ８ｔｏ、メモリリー
ド信号（７）及びマシンクロック（４）は、マシンクロ
ック制御回路０３に接続されている。第２図に示すよう
に、ＲＯＭ（９１のアクセスはパワーストロービング回
路Ｕを使用して行うため、データが確定するまでには、
従来例と同様に（電源立上シ時間ｔ２）＋（アドレスセ
ットアツプ時間ｔＳ）の時間が必要である。このため、
マシンクロック制御回路αｊは。
ＲＯＭ （９１のメモリリードを行う場合、マシンクロ
ック（４）の１クロツクをＣＰＵ部（３）に供給停止す
る。
ック（４）の１クロツクをＣＰＵ部（３）に供給停止す
る。
第２図で示すマシンクロックα４のＲＯＭ （９１のア
クセス時間１陥の中で、マシンクロック（４）の１クロ
ツク分がマシンクロック０荀に出力されていないことが
、この状態を示している。ＲＡＭＱＩをアクセスする場
合は、マシンクロック（４）を連続供給し、従来の２ク
ロツク分のメモリリード時間Ｔ１から１クロツク分のメ
モＩＪ ＩＪ−ド時間Ｔ４に短縮している。第３図のマ
シンクロック制御回路α罎は、１つの実施回路例である
。各回路は第４図のタイミングチャートに示すように動
作する。すなわち、ＲＯＭセレクト信号Ｃ３ｏ−Ｃ８［
Ｉ］の何れかが選択され。
クセス時間１陥の中で、マシンクロック（４）の１クロ
ツク分がマシンクロック０荀に出力されていないことが
、この状態を示している。ＲＡＭＱＩをアクセスする場
合は、マシンクロック（４）を連続供給し、従来の２ク
ロツク分のメモリリード時間Ｔ１から１クロツク分のメ
モＩＪ ＩＪ−ド時間Ｔ４に短縮している。第３図のマ
シンクロック制御回路α罎は、１つの実施回路例である
。各回路は第４図のタイミングチャートに示すように動
作する。すなわち、ＲＯＭセレクト信号Ｃ３ｏ−Ｃ８［
Ｉ］の何れかが選択され。
ローレベルになり、かつメモリリード信号（７）がロー
レベルになると、信号（１６ａ）はノ・イレベルとなる
。信号（１６ｂ）の立上りエツジＰ１によってフリップ
フロップ（１５ａ）の出力Ｑ、すなわち信号（１６ｃ）
は、フリップフロップ（１５ｂ）の出力Ｑのハイレベル
ヲ入力し、ハイレベルとなる。フリップフロップ（１５
ｂ）は、マシンクロック（４）のＰ２の立上シで信号（
１６ｄ）をローレベルにする。次に信号（ｊ６ｂ）のポ
イントｐ５の立上りエツジで、フリップ７０ツブ（１５
ａ）の出力である信号（１６ｃ）は、信号（１６ｄ）を
入力してローレベルとなる。フリップフロップ（１５ｂ
）は、信号（１６ｃ’）によってリセットされ、信号（
１６ｄ）をハイレベルに戻す。
レベルになると、信号（１６ａ）はノ・イレベルとなる
。信号（１６ｂ）の立上りエツジＰ１によってフリップ
フロップ（１５ａ）の出力Ｑ、すなわち信号（１６ｃ）
は、フリップフロップ（１５ｂ）の出力Ｑのハイレベル
ヲ入力し、ハイレベルとなる。フリップフロップ（１５
ｂ）は、マシンクロック（４）のＰ２の立上シで信号（
１６ｄ）をローレベルにする。次に信号（ｊ６ｂ）のポ
イントｐ５の立上りエツジで、フリップ７０ツブ（１５
ａ）の出力である信号（１６ｃ）は、信号（１６ｄ）を
入力してローレベルとなる。フリップフロップ（１５ｂ
）は、信号（１６ｃ’）によってリセットされ、信号（
１６ｄ）をハイレベルに戻す。
このような動作によって、マシンクロック（４）は。
信号（１６ｃ）の論理反転信号である信号（１６ｒ）に
よってメモリリード信号（７）の中の１クロツクをマス
クされ、マシンクロックＩとして、ｃｐＵ部（３）に送
られることになる。この１クロツクのマスクにより、Ｒ
ＯＭ（９）のアクセス時は、メモリリード信号（力がＲ
ＡＭＤＩのアクセス時に対し、１マシンクロック分拡張
された形になる。
よってメモリリード信号（７）の中の１クロツクをマス
クされ、マシンクロックＩとして、ｃｐＵ部（３）に送
られることになる。この１クロツクのマスクにより、Ｒ
ＯＭ（９）のアクセス時は、メモリリード信号（力がＲ
ＡＭＤＩのアクセス時に対し、１マシンクロック分拡張
された形になる。
以上の方法でＲＯＭ ＋９）のアクセス時についてのみ
ＲＯＭリード時間Ｔ２のマシンクロック（４） 全２ク
ロッ２分とし、ＲＡＭＱＩのアクセス時には、１クロツ
ク分として、プログラム中のメモリリードの時間幅を短
縮し、結果としてプログラム処理時間の向上を図ってい
る。
ＲＯＭリード時間Ｔ２のマシンクロック（４） 全２ク
ロッ２分とし、ＲＡＭＱＩのアクセス時には、１クロツ
ク分として、プログラム中のメモリリードの時間幅を短
縮し、結果としてプログラム処理時間の向上を図ってい
る。
なお、上記実施例では、計算機のメモリ部のリードアク
セスについてのみ説明したが、計算機の入出力回路など
のように、装置によってアクセスタイムの異なるものに
対しても同様の効果を有する。
セスについてのみ説明したが、計算機の入出力回路など
のように、装置によってアクセスタイムの異なるものに
対しても同様の効果を有する。
〔発明の効果〕
以上のように、この発明によれば、計算機のメモリリー
ド時に、アクセスタイムの遅い回路と早い回路に対し１
個別にメモＩＪ ＩＪ−ド時間幅を設定できるようにし
たことで、メモリからのプログラム及びデータのアクセ
スタイムを総合的に短縮でき、プログラムの処理速度の
向上が得られる効果がある。
ド時に、アクセスタイムの遅い回路と早い回路に対し１
個別にメモＩＪ ＩＪ−ド時間幅を設定できるようにし
たことで、メモリからのプログラム及びデータのアクセ
スタイムを総合的に短縮でき、プログラムの処理速度の
向上が得られる効果がある。
第１図〜第４図はこの発明の一実施例を示す図。
第５図、第６図は従来の例を示す図である。
（３）はＣＰＵ部、（４）はマシンクロック、（７）は
メモリリード信号、（８）はメモリ選択回路、（９）は
ＲＯＭ。 ０１はＲＡＭ、（ｌυはパワーストロービング回路、α
りは電源バス、（Ｉ３はマシンクロック制御回路、０乃
はマシンクロックチアル。 なお１図中、同一符号は、同−又は相当部分を示す。
メモリリード信号、（８）はメモリ選択回路、（９）は
ＲＯＭ。 ０１はＲＡＭ、（ｌυはパワーストロービング回路、α
りは電源バス、（Ｉ３はマシンクロック制御回路、０乃
はマシンクロックチアル。 なお１図中、同一符号は、同−又は相当部分を示す。
Claims (1)
- メモリ部からプログラムあるいはデータをリードし、順
次に処理を実行する計算機システムにおいて、計算機の
基本動作周作数となるマシンクロックを発生する発振回
路及び分周回路、このマシンクロックに同期してメモリ
部から送られてきた命令コードを解読して処理を実行す
るＣＰＵ部、プログラム及びデータを格納するリードオ
ンリメモリ（ＲＯＭ）及びランダムアクセスメモリ（Ｒ
ＡＭ）、ＲＯＭ及びＲＡＭのメモリ空間の何れのアドレ
スを選択するかを決定するメモリ選択回路、メモリ選択
回路がアクセスタイムの早いメモリ空間をアクセスする
時はマシンクロックを連続的に供給し、アクセスタイム
の遅いメモリ空間をアクセスする時はマシンクロックの
供給を一時停止してメモリリードあるいはライトの時間
幅を増加させるマシンクロック制御回路より構成され、
ＣＰＵ部の制御に基づいてメモリ選択回路がアクセスタ
イムの早いメモリ空間あるいは遅いメモリ空間をアクセ
スした場合、それぞれのアクセスタイムの条件に合わせ
てリードあるいはライトの時間幅を制御できることを特
徴とするメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21921088A JPH0267655A (ja) | 1988-09-01 | 1988-09-01 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21921088A JPH0267655A (ja) | 1988-09-01 | 1988-09-01 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0267655A true JPH0267655A (ja) | 1990-03-07 |
Family
ID=16731933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21921088A Pending JPH0267655A (ja) | 1988-09-01 | 1988-09-01 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0267655A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0498435A (ja) * | 1990-08-10 | 1992-03-31 | Toshiba Corp | 計算機システムの共有メモリ制御装置 |
| JPH04232518A (ja) * | 1990-05-31 | 1992-08-20 | Internatl Business Mach Corp <Ibm> | マイクロプロセッサ装置 |
-
1988
- 1988-09-01 JP JP21921088A patent/JPH0267655A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04232518A (ja) * | 1990-05-31 | 1992-08-20 | Internatl Business Mach Corp <Ibm> | マイクロプロセッサ装置 |
| JPH0498435A (ja) * | 1990-08-10 | 1992-03-31 | Toshiba Corp | 計算機システムの共有メモリ制御装置 |
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