JPH0793127A - 先入れ先出し装置及び先入れ先出し方法 - Google Patents

先入れ先出し装置及び先入れ先出し方法

Info

Publication number
JPH0793127A
JPH0793127A JP4242332A JP24233292A JPH0793127A JP H0793127 A JPH0793127 A JP H0793127A JP 4242332 A JP4242332 A JP 4242332A JP 24233292 A JP24233292 A JP 24233292A JP H0793127 A JPH0793127 A JP H0793127A
Authority
JP
Japan
Prior art keywords
out device
data
bit
condition
counter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP4242332A
Other languages
English (en)
Other versions
JP3434837B2 (ja
Inventor
Michael Scott
スコット マイケル
David Browning
ブラウニング デヴィッド
Holt Michael
ホルト マイケル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Systems Inc
Original Assignee
Silicon Systems Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Systems Inc filed Critical Silicon Systems Inc
Publication of JPH0793127A publication Critical patent/JPH0793127A/ja
Application granted granted Critical
Publication of JP3434837B2 publication Critical patent/JP3434837B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Communication Control (AREA)
  • Information Transfer Systems (AREA)

Abstract

(57)【要約】 【目的】 幅が選択可能な、バースト可能先入れ先出し
法（First-In,First-Out＝ＦＩＦＯ）を提供する。 【構成】 レジスタメモリが、ｘビット及びｙビットデ
ータを記憶し、レジスタメモリの各レジスタの幅は、ｙ
＋１ビットである。ｙビットがｘビット及びｙビットデ
ータを記憶し、１ビットは各レジスタ内のデータ幅を追
跡する。バーストレディ・ロジックはｍビット入力を受
けて、２ｍの考え得るバースト長さから１つのバースト
長さを選び、ｍビット入力に基づきＦＩＦＯがバースト
可能となる時を示す信号を出す。また、デジタルヒステ
リシスを用いて、空及び満杯のＦＩＦＯ条件を定める。
１つの実施例では、ＦＩＦＯの８個のレジスタが、８ビ
ット及び１６ビットデータを記憶し、各レジスタの幅は
１７ビットであり、各１６ビットが８ビット及び１６ビ
ットデータを記憶し、残りの１ビットがレジスタが８ビ
ットまたは１６ビットデータであるかどうか追跡する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、コンピュータシステム
のデータ記憶、さらに詳しくは、コンピュータシステム
の双方向、先入れ先出し（First-In,First-Out＝ＦＩＦ
Ｏ）データ記憶の分野に関するものである。
【０００２】
【従来の技術】典型的なコンピュータシステムは、図７
に示すような多数のモジュールや素子によって構成され
ている。コンピュータシステムには、通常はマイクロプ
ロセッサ(７２０)のような中央処理装置（ＣＰＵ）が含
まれている。マイクロプロセッサは、命令を入手し、解
読し、実行するプログラム制御式装置である。コンピュ
ータシステムには、プログラム命令を記憶するための、
読取り専用メモリ（ＲＯＭ）(７２５)のようなプログラ
ム記憶部が含まれる。コンピュータシステムにはまた、
ランダムアクセスメモリ（ＲＡＭ）(７３０)のようなデ
ータ記憶素子とマスメモリ７１０のようなデータ記憶素
子も含まれる。ＣＰＵ(７２０)と，記憶素子(７１０)，
(７２５)及び(７３０)は、バス(７１５)にデータを転送
する。
【０００３】コンピュータシステムには普通、キーボー
ド(７４５)のような外部装置をマイクロプロセッサ(７
２０)に接続するための、入力／出力（Ｉ／Ｏ）部(７４
０)も含まれている。メモリ管理装置やコ・プロセッサ
のような専用素子(７３５)がコンピュータシステムに含
まれることもある。
【０００４】ＲＡＭデータ記憶素子(７３０)は、「メイ
ンメモリ」としても知られ、ユーザー、プログラムまた
はプロセスに動的に割り振られる希少な資源である。メ
インメモリＲＡＭ(７３０)は普通、シリコンを主体とし
て作られている。多くの場合、ダイナミック・ランダム
アクセスメモリ（ＤＲＡＭ）をメインメモリ(７３０)と
して用いる。メインメモリ(７３０)は「バイト」で構成
されている。すなわち、メモリは、一連の８ビットのバ
イトとして配列されており、バイトはメモリからアクセ
スされる情報の最小単位である。実行時には場合により
１６ビットのワード（２バイト）または３２ビットのワ
ード（４バイト）が一度にアクセスされる。
【０００５】マスメモリ(７１０)は、ディスク上にデー
タを記憶し、代表的なものは、情報記憶のために磁気，
光，光磁気またはその他の種類の媒体を使用する。その
容量と、ディスクの操作に必要な制御量のために、デー
タへのアクセス時間はマイクロプロセッサの速度と比べ
ると非常に遅い。したがって、マイクロプロセッサ(７
２０)は、先に述べたようにメインメモリＲＡＭ(７３
０)の形式でアクセス時間の速いデータ記憶領域を用い
る。
【０００６】メインメモリ(７３０)の記憶容量は、多く
の場合、マスメモリ(７１０)よりずっと小さい。メイン
メモリ(７３０)は、マイクロプロセッサ(７２０)の当面
の使用のために比較的少量のデータを記憶するために使
用される。メインメモリ(７３０)のアクセス時間が速く
なればなるほど、コンピュータの処理速度に近づく。し
たがって、システムは現在使用中のデータをディスクか
らアクセスする場合よりも速く作動することができる。
【０００７】記憶領域(７１０)と(７３０)の独特な特性
を利用して、今後の使用のためにはデータをメインメモ
リ(７３０)からマスメモリ(７１０)へ、当面の使用のた
めにはマスメモリ(７１０)からメインメモリ(７３０)へ
転送する。
【０００８】マスメモリ(７１０)を操作するには、ディ
スクコントローラ(８２５)を図８のように設ける。その
他の機能としては、ディスクコントローラ(８２５)は、
ディスクの回転と読取り／書込みヘッドの位置を制御す
る。ディスクコントローラ(８２５)は、ディスク(８９
０)へのアクセス要求の管理も行う。
【０００９】ディスクコントローラ(８２５)の構成部分
の１つが、バッファ(８４０)である。バッファ８４０
は、データがディスク(８９０)に書込まれる前、または
ディスク(８９０)からメインメモリ(７１０)へ転送され
る前に、「中間」記憶領域を設ける。バッファ(８４０)
は普通、メインメモリ(７１０)より小さく、８Ｋバイト
から１Ｍバイトまでである。現在の進歩したディスクド
ライブシステムでは、バッファ(８４０)はＤＲＡＭまた
はＳＲＡＭで構成されている。ディスク(８９０)へのア
クセスは、ディスクコントローラ(８２５)のバッファ
(８４０)にアクセスすることによって行われる。
【００１０】バッファ(８４０)へのアクセス要求は、バ
ッファマネージャ(８３０)が扱う。バッファ(８４０)へ
のアクセス要求は、複数のソースから出される。たとえ
ば、１つのディスクコントローラでは、バッファマネー
ジャ(８３０)が４つのソースからのバッファへのアクセ
ス要求を扱う。第１に、ホストバスコンピュータ(７０
０)が、ディスクコントローラ(８２５)のホストバスイ
ンターフェース(８０１)経由でバッファ(８４０)へのア
クセスを要求することができる。第２に、ディスクコン
トローラ(８２５)のディスクフォーマッタ(８６０)も、
ディスクドライブに、またはディスクドライブから、デ
ータを転送するためにバッファ(８４０)へのアクセスを
要求することができる。ディスクドライブの埋込型マイ
クロコントローラ８８０も、バッファ(８４０)にアクセ
スを要求することができる。ＤＲＡＭバッファを用いる
場合は、ＤＲＡＭリフレッシュ回路(８３２)がバッファ
(８４０)アクセスのための４番目の要求ソースとなるこ
とができる。
【００１１】図８は、コンピュータシステムで用いると
きのディスクコントローラの簡単なブロック図である。
ディスクコントローラ(８２５)には、ＦＩＦＯ(８２０)
に結合されたホストバスインターフェース(８０１)を含
んでいる。バッファマネージャ(８３０)はＦＩＦＯ(８
２０)、ＦＩＦＯ(８５０)及びバッファ(８４０)に結合
されている。ディスクフォーマッタ(８６０)もＦＩＦＯ
(８５０)に結合されている。ホストバスインターフェー
ス(８０１)、ディスクフォーマッタ(８６０)及びバッフ
ァマネージャ(８３０)は、互いに非同期的に作動する。
【００１２】したがって、ＦＩＦＯ(８２０)と(８５０)
はデータ転送を効率よく行うことができる。説明のた
め、ディスク(８９０)からのデータ読取りの場合を例と
して考える。ＦＩＦＯ(８２０)と(８５０)がない場合、
ディスクフォーマッタ(８６０)はバッファマネージャ
(８３０)経由でバッファ(８４０)に直接データを転送す
る。この間は、バッファマネージャ(８３０)はディスク
フォーマッタ(８６０)の要求に応えているため、バッフ
ァへのアクセス要求はできない。ディスクフォーマッタ
(８６０)によってバッファ(８４０)がデータで満杯にな
ったあと、バッファマネージャ(８３０)はホスト(７０
０)の要求に応えることができる。したがって、データ
をバッファ(８４０)からメインメモリ(７１０)に読込む
ことができる。よって、ホストコンピュータ(７００)
は、ディスクフォーマッタ(８６０)がバッファ(８４０)
にアクセスし終わるまでそのまま待機しなければならな
い。
【００１３】ＦＩＦＯ(８２０)と(８５０)を用いれば、
バッファマネージャ(８３０)はホストバスインターフェ
ース(８０１)、ディスクフォーマッタ(８６０)、埋込型
マイクロコントローラ(８８０)及びＤＲＡＭリフレッシ
ュ回路(８３２)の間を多重送信することができる。ＦＩ
ＦＯ(８２０)と(８５０)によって、ホストバスインター
フェース(８０１)またはディスクフォーマッタ(８６０)
がデータ要求に応える際に遅れることなく、バッファマ
ネージャ(８３０)の多重送信が可能となる。またＦＩＦ
Ｏ(８２０)と(８５０)によって、ホストバスインターフ
ェース(８０１)とディスクフォーマッタ(８６０)が、バ
ッファ(８４０)から、またはバッファ(８４０)へ、同時
にデータを転送することが可能となる。ディスクからの
データ読取りの同様の例として、バッファマネージャ
(８３０)はホストバスインターフェース(８０１)のＦＩ
ＦＯ(８２０)をデータで満杯にし、その後ディスクフォ
ーマッタ(８６０)のＦＩＦＯ(８５０)からデータを検索
することができる。次に、ホスト(７００)がホストバス
インターフェース(８０１)のＦＩＦＯ(８２０)からデー
タを検索するのと同時に、ディスクフォーマッタ(８６
０)のＦＩＦＯ(８５０)からのデータをバッファ(８４
０)に記憶することができる。ホスト(７００)とディス
クフォーマッタ(８６０)の透視図から、データ要求への
対応の遅れを最小限に抑えながら、それぞれがバッファ
(８４０)にただちにアクセスしていることがわかる。実
際には、バッファマネージャ(８３０)はバッファアクセ
スのための（おそらく）４つの要求ソース、すなわち、
ホストバスインターフェース(８０１)、ディスクフォー
マッタ(８６０)、ディスクドライブの埋込型マイクロコ
ントローラ(８８０)及び（ＤＲＡＭバッファを用いる場
合には）ＤＲＡＭリフレッシュ回路(８３２)の間で多重
送信している。
【００１４】ＤＲＡＭバッファ(８４０)をディスクコン
トローラ(８２５)で使用する場合は、バッファ(８４０)
とＦＩＦＯ(８５０)間の転送にページモードアクセス法
を用いることができる。ページモードでは、データは１
度に１バイトではなくむしろブロックまたはバーストで
転送される。バーストで転送されるバイト数を、バース
ト長さと呼ぶ。ページモードはバースト転送またはデマ
ンド転送として実行することができる。
【００１５】バースト転送モードでは、バースト長さが
バッファ(８４０)とＦＩＦＯ(８５０)間に転送されるバ
イト数を表す。ＦＩＦＯ(８５０)からの読取りについて
は、ＦＩＦＯ(８５０)が少なくともバースト長さと同数
のバイトを含むとき、バッファマネージャはＦＩＦＯ
(８５０)にバッファアクセスを認める。ＦＩＦＯ(８５
０)への書込みについては、ＦＩＦＯ(８５０)の空バイ
トの数が少なくともバースト長さと同じになるまで、バ
ッファマネージャ(８３０)は、ＦＩＦＯ(８５０)にデー
タを転送しない。
【００１６】デマンド転送モードでは、バースト長さ
は、１つのバッファが要求にアクセスしている間に転送
される最大バイト数を示す。ＦＩＦＯ(８５０)からバッ
ファ(８４０)への読取りは、ＦＩＦＯ(８５０)が空でな
いときにはいつでも起こりうる。したがって、ＦＩＦＯ
(８５０)からの読取りは、ＦＩＦＯ(８５０)に少なくと
も１個のデータバイトが含まれるときに起こりうること
になる。バッファの書込みのためには、ＦＩＦＯ(８５
０)にデータを記憶するオープンバイトが少なくとも１
個含まれるときに、バッファマネージャ(８３０)は転送
を開始することができる。バースト長さは、１つの要求
中に転送できる最大バイト数を示す。すなわちＦＩＦＯ
(８５０)から読取られるバイト数は、ＦＩＦＯ(８５０)
のバイト数またはバースト長さのいずれか小さい方に等
しいことになる。同様に、ＦＩＦＯ(８５０)に書込まれ
るバイト数は、ＦＩＦＯ(８５０)の空バイト数またはバ
ースト長さのいずれか小さい方に等しいことになる。
【００１７】先行技術のディスクコントローラ−ＦＩＦ
Ｏシステムは、バースト及びデマンド転送モードの両方
でページモードを支援する。しかし、バースト長さは、
固定されたバイト数に設定されている。バースト長さが
固定されると、最も効率的な転送レートが得られなくな
り、したがってホストが待機状態となることにより不必
要な遅延が生じる可能性がある。したがって、ホストか
ら見たデータ転送速度が妨げられる。バースト長さをプ
ログラムできるようにすれば、転送レートを最大限に活
用することができる。
【００１８】ＤＲＡＭでは、データは２次元グリッドに
記憶されていると考えられる。データのアドレスは２つ
の部分から構成されている。すなわち行アドレスと列ア
ドレスである。データを転送するには、まず行アドレス
がＤＲＡＭのアドレスバス上に来て、ＲＡＳ（行アドレ
ス・ストローブ）信号を用いてストローブし、次に列ア
ドレスがＤＲＡＭのアドレスバス上に来て、ＣＡＳ（列
アドレス・ストローブ）信号を用いてストローブする。
読取り中のときは、ＤＲＡＭは、ＣＡＳが出ているあい
だデータバス上の選択した行と列の交差箇所にデータを
置く。また書込み中は、データバスからデータをとり、
ＣＡＳが出ているあいだ選択した行と列の交差箇所に記
憶する。
【００１９】ページモードを用いるときは、転送された
最初のバイトがＤＲＡＭ内の行及び列アドレスをストロ
ーブさせ、同じ行にある場合は、次のバイトは列アドレ
スだけをストローブさせればよい。列アドレスだけをス
トローブさせれば、ＤＲＡＭからデータにアクセスする
時間をかなり減らすことができる（したがって、バース
ト長さが４バイトと定まっている場合は、最初のバイト
の行及び列アドレスがストローブするが、第２，第３及
び第４のバイトは列アドレスだけをストローブさせ
る。）。
【００２０】バースト開始に関連してオーバーヘッド
（すなわち、行アドレスをストローブする時間）がある
ため、平均アクセス時間＝（列アドレスストローブ時間
＋（行アドレスストローブ時間／バースト長さ））であ
るから、データバイトにアクセスする平均時間はバース
ト長さが増すにつれて低下する。制約条件がないとき
は、可能な限り最大のバースト長さを選択して、データ
転送速度を最大限にすることができる。しかし、ディス
クコントローラのバッファマネージャは、ホスト及びデ
ィスクＦＩＦＯをオーバーフローまたはアンダーフロー
させてはならないという実態により制約される。ディス
ク読取り中のディスクＦＩＦＯへのデータの流れ、また
はディスク書込み中のディスクＦＩＦＯからのデータの
流れは、バッファマネージャによって止めることはでき
ず、規則的にディスクＦＩＦＯをサービスする。バース
ト長さが長過ぎると、ディスクＦＩＦＯは、バッファマ
ネージャがホストＦＩＦＯでバーストをサービスしてい
るあいだオーバーフローまたはアンダーフローになるこ
とがある。これがバースト長さに対する制約となる。さ
らに、場合によっては、待機状態の挿入によりホスト転
送処理を遅らせることはできないため、バースト長さ
は、ホストＦＩＦＯがオーバーフローまたはアンダーフ
ローにならないように選ばなければならない。
【００２１】各ＦＩＦＯは、少量のデータ（普通は数バ
イト）のためにデータを記憶する。ＦＩＦＯ（先入れ先
出し法＝First-In,First-Out）は、データを記憶ネット
ワークへ書込み、また記憶ネットワークから読取るとい
う方法から名付けられている。すなわち、ＦＩＦＯに最
初に書込まれたデータは、ＦＩＦＯから最初に読取られ
るということである。ＦＩＦＯの記憶容量は有限であ
る。したがって、空間が残っているかぎりデータをＦＩ
ＦＯに書込むことができる。すなわち、満杯でないかぎ
りＦＩＦＯに書込んでもかまわない。逆に、データが残
っていない状態になるまで、すなわち空になるまで、Ｆ
ＩＦＯから読取ることができる。
【００２２】図１は、簡単なＦＩＦＯの操作を示してい
る。目的は、データ要素Ｘ1からＸ4をＦＩＦＯを用いて
領域(１７０)から領域(２７０)まで転送することであ
る。時間ｔ0では、領域(１７０)には要素Ｘ1からＸ4が
あり、ＦＩＦＯと領域(２７０)は空である。時間ｔ
1で、要素Ｘ1がＦＩＦＯに書込まれる。時間ｔ2で、要
素Ｘ2がＦＩＦＯに書込まれる。時間ｔ3は、Ｘ1がＦＩ
ＦＯから領域(２７０)へ読取られた状況を示している。
Ｘ1は（時間ｔ1で）ＦＩＦＯに書込まれた最初の要素で
あるため、これはまた最初にＦＩＦＯから読取られたわ
けである。時間ｔ4で、Ｘ2、すなわち時間的に２番目に
ＦＩＦＯへ入力する要素は、領域(２７０)に書込まれ
る。また時間ｔ4では、要素Ｘ3とＸ4はＦＩＦＯへ書込
まれ、ＦＩＦＯ から領域(２７０)へ読取られる。最後
の時間ｔfでは、領域(１７０)にあったすべての要素が
領域(２７０)にある。
【００２３】１６ビット及び８ビットのデータの転送を
達成するには、先行技術のＦＩＦＯは、デュアルモード
法を用いている。すなわち、１つのモードでは、１６ビ
ットデータはＦＩＦＯによって処理される。最初の１６
ビットモードが終了したあと、第２の８ビットモードが
開始し、８ビットデータの一連の転送を行うことができ
る。したがって、先行技術のＦＩＦＯは、ＦＩＦＯ内で
データの種類を混合させることはできない。
【００２４】
【発明の概要】本発明は、コンピュータシステムのＦＩ
ＦＯデータ記憶に関するものである。デュアルポート、
双方向性ＦＩＦＯを、ポート１で第１装置に、またポー
ト２で第２装置に結合する。第２装置はＦＩＦＯへ制御
信号を送り、またＤＲＡＭデータ記憶領域にデータを記
憶する。ポート１では、第１装置によってｘビットまた
はｙビットデータをＦＩＦＯから読取り、あるいはＦＩ
ＦＯに書込む。同時に、ｘビットデータを、第２装置に
よってポート２を通してＦＩＦＯに書込み、あるいはＦ
ＩＦＯから読取る。第２装置からＦＩＦＯへの制御信号
は、データ転送の方向を決定し、ＦＩＦＯを読取り及び
書込み用に適合させる。Ｓ内部レジスタは、ｘビット及
びｙビットデータを同時に記憶する。ＦＩＦＯへの入力
は、入ってくるデータの幅をｘビットまたはｙビットと
して示す。各レジスタの幅は、ｙ＋１ビットである。ｙ
ビットはｘビット及びｙビットデータを記憶し、１幅ビ
ット（one width bit）は各レジスタ内のデータの幅を
追跡する。ＦＩＦＯは、バーストモードまたはデマンド
モードでポート２でのＤＲＡＭのページモードアクセス
を支援する。ページモードＤＲＡＭアクセスはプログラ
ム可能なバースト長さを用い、システムパラメータの特
定のセットのために、ＦＩＦＯのスループットを最適に
する。ＦＩＦＯが満杯の状態にあるか空の状態にあるか
は、デジタルヒステリシスによって決定される。ＦＩＦ
Ｏの読取り及び書込みが非同期的に行われることがある
ため、満杯及び空の状態を決定するにはデジタルヒステ
リシスが役立つ。
【００２５】本発明の好ましい実施例では、両ＦＩＦＯ
をディスクコントローラに使用する。１つのＦＩＦＯ
は、ＩＢＭ−ＡＴのホストバスインターフェースとディ
スクコントローラのバッファの間で用いる。第２のＦＩ
ＦＯは、ディスクコントローラのバッファとディスクフ
ォーマッタのディスクインターフェースの間で用いる。
ホストバスインターフェースＦＩＦＯのポート１を、１
６ラインバス経由でＡＴインターフェースに結合し、８
ビット及び１６ビットのデータ転送を行う。ポート２で
は、バッファ−ディスクコントローラのデータ転送は８
ビットバス経由で行われる。また、好ましい実施例で
は、ホストインターフェースＦＩＦＯは、それぞれが１
７ビット幅である８個の内部レジスタを用いる。すなわ
ち、１６のビットは８ビットまたは１６ビットのデータ
を記憶し、１幅ビットは当面の各レジスタのデータの幅
を追跡する。ディスクインターフェースＦＩＦＯは、そ
れぞれが８ビット幅である８個の内部レジスタを用い
る。レジスタは、３ビットのグレイコードカウンタを用
いて内部で選択される。ディスクコントローラのバッフ
ァがＤＲＡＭ内で実行される場合は、ＦＩＦＯのバース
ト長さを、２ラインバス経由でプログラムすることがで
きる。その結果、ポート２でのバーストまたはデマンド
転送は、１，２，４または８バイトのバースト内で行う
ことができる。
【００２６】先行技術のＦＩＦＯでは、ＤＲＡＭのペー
ジモードアクセスにおけるバースト長さは固定されてい
る。バースト長さが固定されていると、ホストが待機状
態となり、したがってシステムの性能の妨げになる。本
発明のＦＩＦＯは、バースト長さがプログラム可能であ
ることにより、ディスクコントローラで用いるときに性
能が高まる。バースト長さがプログラム可能であること
により、ホストのデータ要求への対応の遅れが最小にな
るよう選択することができるため、ホストから見てデー
タ転送レートを最大限に活用できる。本発明のＦＩＦＯ
は、幅追跡ビット（width tracking bit）を用いること
によってデータの種類を混合することができ、各レジス
タ内のデータの大きさを示すことができる。
【００２７】
【実施例】コンピュータシステムでＦＩＦＯデータ記憶
を行う方法と装置について述べる。発明を充分に説明す
るために、以下の説明の中で、多くの特定の詳細事項に
ついて詳しく述べる。しかし、技術精通者にはこれらの
特定の詳細事項がなくても本発明を実施できることは明
白である。その他の点では発明が不必要にわかりにくく
ならないよう、公知の特徴については詳しく説明しな
い。
【００２８】この詳細説明の中でとくにｘビット及びｙ
ビットデータについて述べる。説明の目的ためにはｙは
２ｘ未満であるかまたは２ｘに等しい。さらに、データ
の「バイト」とはデータのｘビット部分を意味し、デー
タの「ワード」はデータのｙビット部分を示す。好まし
い実施例の中ではｙ＝１６，ｘ＝８である。したがっ
て、２個の８ビットバイトで１個の１６ビットワードと
なる。しかし、その他の値や関係を本発明の範囲から逸
脱せずに設定することができる。
【００２９】本発明のＦＩＦＯ(１０)，マネージャ(３
０)及び装置(１)の概略を図２に示す。図２ではＦＩＦ
Ｏ(１０)を通してデータは装置(１)からマネージャ(３
０)へ、またはマネージャ(３０)から装置(１)へ転送さ
れる。マネージャ(３０)がＦＩＦＯ(１０)から読取る
か、またはＦＩＦＯ(１０)へ書込むと同時に、装置(１)
はＦＩＦＯ(１０)へ書込むか、またはＦＩＦＯ(１０)か
ら読取る。データは装置(１)とＦＩＦＯ(１０)の間で双
方向性ポートＰ1(５３８)を通してｙラインバス(１１
８)経由で転送される。データはマネージャ(３０)とＦ
ＩＦＯ(１０)の間で双方向性ポートＰ2(５３９)を通し
てｘラインバス(１１９)経由で転送される。
【００３０】ＦＩＦＯ(１０)を通じたデータ転送の方向
はマネージャ(３０)からの入力によって制御される。デ
ィレクション入力Ｄ(２００)によってデータ転送の方向
が決定される。すなわち、ディレクション入力Ｄ(２０
０)は装置(１)からマネージャ(３０)へ、またはマネー
ジャ(３０)から装置(１)へのデータ転送用にＦＩＦＯ
(１０)を適合させる。ディレクション入力Ｄ(２００)は
また、ＦＩＦＯ(１０)がどのクロック入力を使用するか
決定する。リードクロック入力ＲＣＫ1(５０１)とＲＣ
Ｋ2(５０２)はＦＩＦＯ(１０)からデータを読取るため
に、それぞれ装置(１)とマネージャ(３０)によって使用
される。使用の際、これらのリードクロック入力は、デ
ータをディレクション入力Ｄ(２００)に応じてｙビット
バス(１１８)またはｘビットバス(１１９)のいずれかに
入力する。ライトクロック入力ＷＣＫ1(５１６)とＷＣ
Ｋ2(５１７)はＦＩＦＯ(１０)にデータを書込むために
それぞれ装置(１)とマネージャ(３０)によって使用され
る。ディレクション入力Ｄ(２００)はどのライトクロッ
ク信号を使用するか決定する。ＷＣＫ1(５１６)とＷＣ
Ｋ2(５１７)を用いるとき、データはｙビットバス(１１
８)またはｘビットバス(１１９)から取り出されＦＩＦ
Ｏ(１０)に記憶される。
【００３１】ＦＩＦＯ(１０)に書込まれたｘビット及び
ｙビットデータはＳ内部レジスタに記憶される。各レジ
スタの幅はｙ＋１ビットである。ｙビットはｘビット及
びｙビットデータを記憶し、１幅ビットはレジスタ内の
データの幅を追跡する。
【００３２】幅（width）入力Ｗ(２０１)はＦＩＦＯ(１
０)に書込まれたデータの幅を定める。幅入力値は対応
する幅ビット（width bit）のデータといっしょに記憶
される。幅ビットは幅出力ＷＯ(５３７)上にＦＩＦＯ
(１０)から読取ったデータの幅を定める。
【００３３】本発明のＦＩＦＯ(１０)は双方向ポートＰ
2(５３９)でバーストすることができる。すなわち、マ
ネージャ(３０)のＤＲＡＭ記憶領域(６０)によってペー
ジモードアクセスを用いてＰ2(５３９)でデータ転送を
行うことができる。ページモードではデータ転送速度を
増すために単一バイト転送よりむしろ多重バイトバース
ト転送を行う。
【００３４】バーストモード入力ＢＭ(５７９)はＰ2(５
３９)での転送をバースト転送またはデマンド転送とし
て実行するかどうかを決定する。バーストモード転送の
ためにはＢＭ(５７９)を実行する。バーストモードでは
バーストレディ出力ＲＤＹ(５８１)がバースト長さ入力
ＢＬ(５７８)によって定められた長さの多重バイトデー
タ転送をＰ2(５３９)で実行することができるかどうか
を示す。ＢＭ(５７９)が実行されない場合はＰ2(５３
９)でのデータ転送がデマンド転送モードで行われてい
る。デマンドモードではＲＤＹ(５８１)が実行され、Ｆ
ＩＦＯ(１０)が空でなければＦＩＦＯ(１０)からデータ
を読取ることができ、ＦＩＦＯ(１０)が満杯でなければ
ＦＩＦＯ(１０)に書込むことができる。デマンドモード
ではバースト長さ入力ＢＬ(５７８)が１つの要求中に転
送できる最大バイト数を定める。
【００３５】デマンドモードではＦＩＦＯ(１０)はほぼ
空の出力ＡＥ(５８２)とほぼ満杯の出力ＡＦ(５８３)を
用い、それによってマネージャ(３０)を効率的に別のタ
スクに切替えることができる。ＦＩＦＯ(１０)からの読
取り中はＦＩＦＯ(１０)に１データバイトしかない場
合、ほぼ空の出力ＡＥ(５８２)がマネージャ(３０)に信
号を送る。したがって、マネージャ(３０)はＦＩＦＯ
(１０)が実際に空になる前にどのデマンド転送を終了し
なければならないかの信号を受ける。これによって、マ
ネージャ(３０)を効率的に別のタスクに切替えることが
できる。あと１データバイト分の空間しかない場合はＦ
ＩＦＯ(１０)への書込み中にほぼ満杯のＡＦ(５８３)が
マネージャ(３０)に出される。したがって、マネージャ
(３０)はＦＩＦＯが実際に満杯になる前に信号を受け
る。こうして、マネージャ(３０)は効率的に別のタスク
に切り替わることができる。これらの各信号はワードで
はなくバイトで構成されている。したがってデータ幅が
考慮される。
【００３６】本発明の新しい特徴の一つはバースト長さ
をプログラムまたは選択できることである。すなわち、
マネージャ(３０)はｍラインバス(１２８)経由でバース
ト長さを選ぶことができる。たとえば、ｍ＝２である場
合はＦＩＦＯ(１０)は４種類の異なるバースト長さのう
ちの１つについてプログラムすることができる。バース
ト長さがプログラム可能であることによって装置(１)の
要求への対応の遅れを最小限にするよう ＦＩＦＯ(１
０)を「合わせる」ことができる。
【００３７】データが何もない場合に、ＦＩＦＯ(１０)
が読取り中に空になることがある。この場合はデータを
それ以上読取ることはできずＦＩＦＯ(１０)は空信号Ｅ
(５６１)を出す。ＦＩＦＯ(１０)への書込み中には満杯
入力Ｆ(５６２)が実行され各Ｓレジスタにデータがある
ことを示す。その結果、データをそれ以上ＦＩＦＯ(１
０)に書込むことはできない。
【００３８】空Ｅ(５６１)信号及び満杯Ｆ(５６２)信号
を出すためにＦＩＦＯ(１０)は独特のデジタルヒステリ
シス法を用いる。すなわち、ＦＩＦＯ(１０)状態の経過
をＦＩＦＯ(１０)によって追跡する。本発明のデジタル
ヒステリシスは「ほぼ満杯」及び「ほぼ空」の状態を用
いる。これについては以下の説明の中でさらに詳しく述
べる。
【００３９】本発明の詳細な構成図を図５に示す。マネ
ージャ(３０)はＦＩＦＯ(１０)に制御信号を出し、双方
向ポートＰ2(５３９)を通してｘラインバス(１１９)経
由でデータを転送する。装置(１)は、双方向ポートＰ1
(５３８)を通してｙラインバス(１１８)経由でデータを
転送する。レジスタメモリ(５３０)はｘビット及びｙビ
ットデータをＳ内部レジスタに記憶する。各レジスタの
幅は、ｙ＋１ビットである。各レジスタは各ｙビットを
用いてｘビット及びｙビットデータを記憶し、１幅ビッ
トを用いて各レジスタ内のデータ幅を追跡する。リード
ポインタ(５００)には、読取るＳレジスタを１つ選ぶ第
１ポインタＰ(５０５)がある。ライトポインタ(５１５)
には、書込むＳレジスタを１つ選ぶ第２ポインタＰ(５
２０)がある。リードポインタ(５００)とライトポイン
タ(５１５)にはまた、データを読取り、書込むための、
第３及び第４ポインタＰ＋１(５０８)とＰ＋１(５２３)
及びクロック信号がある。減算器(５４５)は、バースト
レディ・ロジック（BurstReady Logic）(５７５)に第１
ポインタと第２ポインタの差を与え、ＦＩＦＯ(１０)の
データワード数を決定する。Ｐ2(５３９)でのページモ
ード転送が実行できる場合は、バーストレディ・ロジッ
ク(５７５)がマネージャ(３０)に信号を送る。ＦＩＦＯ
(１０)が「空」または「満杯」である場合は、満杯／空
ロジック(５６０)がマネージャ(３０)とバーストレディ
・ロジック(５７５)に信号を送る。
【００４０】図５では、ライトポインタ(５１５)がクロ
ック信号ＣＫＬＯ(５２１)とＣＫＨＩ(５２２)をレジス
タメモリ５３０に送っている。ＣＫＬＯ(５２１)はライ
ン(１０６)経由で入力ＷＲＬＯ(５３３)に結合されてい
る。ＣＫＨＩ(５２２)はライン(１０５)経由で入力ＷＲ
ＨＩ(５３４)に結合されている。ｎビット出力Ｐ(５２
０)はｎラインバス(１０７)経由でｎラインバス(１３
６)に結合されている。ｎビット出力Ｐ＋１(５２３)は
ｎラインバス(１３４)経由で満杯／空ロジック(５６０)
入力ＷＰ＋１(５６５)に結合されている。出力ＷＨＩＮ
(５２４)はライン(１３８)を通してバーストレディ・ロ
ジック(５７５)の入力ＷＨＩＮ(５８７)に結合されてい
る。
【００４１】マネージャ(３０)の出力ディレクション
(３１)は、ディレクション入力Ｄ(５１８にライン(１０
３)を通して結合されている。ライト１（Write One）
(３２)は、ライン(１０１)を通してＷＣＫ1(５１６)に
結合されている。ライト２（Write Two）(３３)は、ラ
イン(１０２)を通してＷＣＫ2(５１７)入力に結合され
ている。マネージャ(３０)の出力幅イン（Widh In）(３
４)は、ライン(１０４)を通して入力Ｗ(５１９)に結合
されている。
【００４２】リードポインタ(５００)は、クロック信号
ＣＫＬＯ(５０６)とＣＫＨＩ(５０７)をレジスタメモリ
(５３０)に送る。ＣＫＬＯ(５０６)は、ライン(１１２)
を通して入力ＲＤＬＯ(５３１)に結合されている。ＣＫ
ＨＩ(５０７)は、ライン(１１３)を通してＲＤＨＩ(５
３２)に結合されている。ｎビット出力Ｐ(５０５)はｎ
ラインバス(１１１)を通してｎラインバス(１１４)に結
合されている。もう一つのｎビット出力Ｐ＋１(５０８)
はｎラインバス(１３５) を通して満杯／空ロジック(５
６０)のＲＰ＋１入力(５６６)に結合されている。出力
ＲＨＩＮ(５０９)はライン(１３９)を通してバーストレ
ディ・ロジック(５７５)の入力ＲＨＩＮ(５８６)に結合
されている
【００４３】マネージャ(３０)の出力信号ディレクショ
ン(３１)は入力Ｄ(５０３)にライン(１００を通して結
合されている。リード１（Read One）(３５)はライン
(１０８を通してＲＣＫ1(５０１)に結合され、リード２
（Read Two）(３６)はライン(１０９を通してＲＣＫ
2(５０２)入力に結合されている。リードポインタ幅入
力Ｗ(５０４)は、ライン(１１０)を通して、レジスタメ
モリ(５３０)の出力ＷＯ(５３７)に結合されている。
【００４４】レジスタメモリ(５３０)はライン(１１５)
を通して入力Ｄ(５３６でマネージャ(３０)のディレク
ション(３１)出力に結合されている。入力ＷＩ(５３５)
はライン(１１６)を通してマネージャ(３０)の出力幅イ
ン(３４)に結合されている。出力ＷＯ(５３７)はライン
(１１７)を通してマネージャ(３０)の幅アウト（Width
Out）(３７)に結合されている。入力ＷＰ(５４０)とＲ
Ｐ(５４１)はそれぞれｎビットで構成され、それぞれｎ
ラインバス(１３６)と(１１４)に結合されている。ｙビ
ット双方向ポートＰ1(５３８)はｙラインバス(１１８)
を通して装置(１)のポート(１４７)に結合されている。
双方向ポートＰ2(５３９)はｘビットで構成され、ｘラ
インバス(１１９)を通してマネージャ(３０)のポート
(２４６)に結合されている。
【００４５】減算器（Subtractor）(５４５)はバースト
レディ・ロジック(５７５)に出力ＣＮＴ(５４８)を送
る。ＣＮＴ(５４８)はｎラインバス(１２０)を通してバ
ーストレディ・ロジック(５７５)の入力ＣＮＴ(５７６)
に結合されている。減算器入力ＷＰ(５４６)はｎライン
バス(１３６)に結合され、入力ＲＰ(５４７)はｎライン
バス(１１４)に結合されている。
【００４６】満杯／空ロジック（Full/Empty Logic）
(５６０)はＦＩＦＯ(１０)が満杯または空であるときマ
ネージャ(３０)に信号を送る。満杯／空ロジック(５６
０)の出力Ｆ(５６２)はライン(１２４)を通してマネー
ジャ(３０)の入力満杯（Full）(３８に結合され、出力
Ｅ(５６１)はライン(１２３)を通して入力空（Empty）
(３９に結合されている。満杯／空ロジック(５６０)は
ｎラインバス(１２１)を通してｎラインバス(１１４)に
結合されている ＲＰ(５６３)を通して入力を受ける。
入力ＷＰ(５６４)は、ｎラインバス(１２２)を通してｎ
ラインバス(１３６)に結合されている。
【００４７】バーストレディ・ロジック(５７５)はマネ
ージャ(３０)によって、いつバーストを行うことができ
るか定める。ＲＤＹ出力(５８１)はマネージャ(３０)の
バーストレディ(４２)入力にライン(１３１))を通して
結合されている。出力ＡＥ(５８２)とＡＦ(５８３)はマ
ネージャ(３０)の入力「ほぼ空（Almost Empty）」(４
１)と「ほぼ満杯（Almost Full）」(４０)にそれぞれラ
イン(１３２)と(１３３)によって結合されている。バー
ストレディ・ロジック(５７５)の入力Ｆ(５８４)はライ
ン(１２６を通して満杯／空ロジック(５６０)の出力Ｆ
(５６２)に結合されている。入力Ｅ(５８５)はライン
(１２５)を通して満杯／空ロジック(５６０)の出力Ｅ
(５６１)に結合されている。入力Ｄ(５７７)はライン
(１２７)を通してマネージャ(３０)の出力ディレクショ
ン(３１)に結合されている。Ｍビット入力ＢＬ(５７８)
はｍラインバス(１２８)を通してマネージャ(３０)のバ
ースト長さ(４３)出力に結合されている。入力ＢＭ(５
７９)はライン(１２９を通してマネージャ(３０)の出力
バーストモード（Burst Mode）(４４)に結合され、入力
ＢＷ(５８０はライン(１３０を通してマネージャ(３０)
のバースト幅（Burst Width）出力(４５)に結合されて
いる。入力ＷＩ(５８９)はライン(１３７)を通してマネ
ージャ(３０)出力幅ｎ(３４)に結合されている。入力Ｗ
Ｏ(５８８はライン(１４０)を通してライン(１１０)に
結合されている。
【００４８】図５によれば、ライトポインタ(５１５)は
主に１個のｎビットカウンタによって構成されている。
出力Ｐ(５２０)はｎラインバス(１１１)を通してカウン
タの状態を送信する。カウンタ出力Ｐ(５２０)はＳレジ
スタの１つを選んでレジスタメモリ(５３０)内に書込
む。出力Ｐ＋１(５２３)はｎラインバス(１３４)を通し
て満杯／空ロジック(５６０)にすぐ次のｎビットカウン
タの値を与える。たとえば、好ましい実施例では、３ビ
ットのグレイコードカウンタを用いている。したがっ
て、Ｐ＝００１であればＰ＋１＝０１１となる。Ｐ＋１
(５２３)を用いて、ＦＩＦＯ(１０)の満杯及び空状態を
定める。
【００４９】ライトポインタ(５１５)のｎビットカウン
タはディレクション入力Ｄ(５１８)に基づいてＷＣＫ
1(５１６)またはＷＣＫ2(５１７)のどちらかによってク
ロックされる。Ｄ(５１８)がＷＣＫ2(５１７)を使用中
であると示している場合は、ＦＩＦＯ(１０)は双方向ポ
ートＰ2(５３９)を通して書込み用に適合される。この
場合では、ｙビットデータをｘラインバス(１１９)上に
転送するよう入力Ｗ(５１９)が示している場合には、次
の２つのクロック信号ＣＫＬＯ(５２１)とＣＫＨＩ(５
２２)がレジスタメモリ(５３０)に送られる。図６ａに
よれば、ＷＣＫ2(５１７)の第１クロックパルス(６０
０)によってＣＫＬＯ出力(５２１)にパルス(６０１)が
発生する。ＷＣＫ2(５１７)の次のパルス(６０２)から
は出力ＣＫＨＩ(５２２)にパルス(６０３)が発生する。
第２のＷＣＫ2(５１７)パルス(６０４)の立下りエッジ
でｎビットカウンタは増加するため、出力Ｐ(５２０)は
次のレジスタを選び、レジスタメモリ(５３０)内に書込
む。
【００５０】双方向ポートＰ2(５３９)はＦＩＦＯ(１
０)にｘビットデータを書込むために用いられる。この
場合にもＷＣＫ2(５１７)を選ぶが、Ｗ(５１９)がｘビ
ットデータを書込むよう指示する。ｘビットデータはｘ
ラインバス経由で書込むべきであるため、クロック信号
ＣＫＬＯ(５２１)とＣＫＨＩ(５２２) がレジスタメモ
リ(５３０)に出力される。図６ｂはこの状況を示してい
る。パルス(６１０)はＣＫＬＯ(５２１)のパルス(６１
１)とＣＫＨＩ(５２２)のパルス６１２)を同時にトリガ
ーする。パルス(６１３)，(６１４)及び(６１５)が立下
るとき、ライトポインタ(５１５)のｎビットカウンタは
増加する。Ｐ(５２０)は次のレジスタを選び、レジスタ
メモリ(５３０)内に書込む。
【００５１】双方向ポートＰ1(５３８)を通してＦＩＦ
Ｏ(１０)に書込むために、ＣＫＬＯ(５２１)及びＣＫＨ
Ｉ(５２２)を図６ｃに示すように出力する。ｙビットま
たはｘビットデータをポートＰ1(５３８)を通して書込
むべきかどうかに関係なく、ＷＣＫ1(５１６)のパルス
(６１６)とＣＫＬＯ(５２１)及びＣＫＨＩ(５２２)のパ
ルス(６１７)と(６１８)を同時に発生する。カウンタ出
力Ｐ(５２０)は(６１９)，(６２０)及び(６２１)の立ち
下がりで増加され、レジスタメモリ(５３０)へ書込むた
めに次のレジスタを選ぶ。これらの各状況では、次のカ
ウンタ出力Ｐ＋１(５２３)が満杯／空ロジック(５６０)
へ送られる。
【００５２】リードポインタ(５００)の機能はライトポ
インタ(５１５)と同様である。リードポインタ(５００)
は主にｎビットカウンタからなり、出力Ｐ(５０５)をｎ
ラインバス(１１１)を通して送りカウンタの状態を示
す。次のカウンタ出力Ｐ＋１(５０８)がｎラインバス
(１３５)を通して満杯／空ロジック(５６０)に送られ、
ＦＩＦＯ(１０)の満杯及び空条件を定める。
【００５３】リードポインタ(５００)は入力ＲＣＫ1(５
０１)またはＲＣＫ2(５０２)によってクロックされる。
ディレクション入力Ｄ(５０３)はＲＣＫ1(５０１)また
はＲＣＫ2(５０２)のいずれかが選ばれていることを示
す。ポートＰ1(５３８)を通してＦＩＦＯ(１０)から装
置(１)へデータを読取るにはＲＣＫ1(５０１)を選択す
る。ポートＰ2(５３９)を通してＦＩＦＯ(１０)からマ
ネージャ(３０)への読取りにはＲＣＫ2(５０２)を選択
する。レジスタメモリ(３０)の出力ＷＯ(５３７)からと
った入力Ｗ(５０４)は、ライトポインタ(５１５)への入
力Ｗ(５１９)として同様の機能を果たす。したがって、
Ｗ(５０４)はＦＩＦＯ(１０)から読取られているデータ
の幅を示す。その結果、Ｗ(５０４)はＣＫＬＯ(５０６)
とＣＫＨＩ(５０７)が（図６ａと同様の）ＲＣＫ2(５０
２)によって、または（図６ｂと同様の）次のＲＣＫ
2(５０２)パルスによって同時にパルスが発生されてい
るかどうかを制御する。同時クロックパルスは、ポート
Ｐ1(５３８)経由のｙビットまたはｘビット読取りがあ
るとき、またポートＰ2(５３９)経由のｘビット読取り
があるときにも発生する。これらの場合には、出力Ｐ
(５０５)はパルスの立下がりエッジ上でインクリメント
とされる。ポートＰ2(５３９)を通してｙビットデータ
読取りが起きると、ＲＣＫ2(５０２)の第２パルスがＣ
ＫＨＩ(５０７)に送られる間にＲＣＫ2(５０２)の第１
パルスがＣＫＬＯ(５０６)に送られる。出力Ｐ(５０５)
はＲＣＫ2(５０２)の第２パルスの立下がりエッジ上で
インクリメントされる。これらの各場合には、出力Ｐ
(５０５)はレジスタメモリ(５３０)内に読取る次のレジ
スタを示す。それぞれの場合にＰ＋１(５０８)が満杯／
空ロジック(５６０)に次のカウンタ状態を供給する。
【００５４】好ましい実施例では、リードポインタ(５
００)及びライトポインタ(５１５)のｎビットカウンタ
は３ビットのグレイコードカウンタである。グレイコー
ドカウンタは満杯／空ロジック信号Ｅ(５６１)とＦ(５
６２)を定めるときに問題が起こらないようにする。し
たがって、グレイコードカウンタは比較的容易にＦＩＦ
Ｏ(１０)の空及び満杯条件を定め危険や競合条件がない
ようにする。
【００５５】先に述べたように、本発明のＦＩＦＯ(１
０)はｘビット及びｙビットデータを受取り、出力し、
記憶する。レジスタメモリ(５３０)はＦＩＦＯ(１０)の
ためのデータ記憶領域を与える。レジスタメモリ(５３
０)は複数のレジスタＲ（１）からＲ（Ｓ）までを用い
て、ＳバイトまたはワードあるいはＳバイトとワードの
何らかの組合せを記憶する。各レジスタＲはｎラインを
用いて選択される。したがって、各Ｓレジスタを選ぶた
めにはＳは２ｎ未満かまたはそれに等しい。ＦＩＦＯ
(１０)からの読取り中にＲＰ(５４１)はデータを読取る
Ｓレジスタを１つ選ぶ。ＷＰ(５４０)はＦＩＦＯの書込
み中に書込むＳレジスタを１つ選ぶ。
【００５６】本発明によって、ｘビットまたはｙビット
データをＦＩＦＯ(１０)のレジスタＲ（１）からＲ
（Ｓ）までに同時に記憶することができる。たとえば、
レジスタＲ（１）はｘビットデータを記憶することがで
き、レジスタＲ（２）及びＲ（３）はｙビットデータを
記憶することができる。ｘビットデータの場合にはレジ
スタのロワーｘビットを用いてデータを記憶する。レジ
スタの幅はデータの幅ｘ及びｙによって異なる。ｙは２
ｘ未満かまたはそれに等しいため、各レジスタの幅は少
なくともｙに等しくなければならない。データの幅は各
種の操作や計算に入力される。したがって、データの幅
を追跡しなければならない。本発明はデータ幅を追跡す
る新しい方法を提供する。すなわち、レジスタ内のデー
タの幅を追跡するために各レジスタに１ビットを追加す
る。それによって、各レジスタはレジスタ内の現在のデ
ータ幅を追跡するのに関連して１ビットを有することに
なる。したがって、各レジスタＲの幅は、ｙ＋１であ
る。
【００５７】１つの実施例では、本発明のＦＩＦＯをデ
ィスクコントローラに用い、そのディスクコントローラ
をＩＢＭ−ＡＴシステムで用いている。ホストバスイン
ターフェースはＡＴＡスタンダードによって定められて
おり、１６ビット及び８ビットデータ転送を必要とす
る。ＡＴバス上の通常のデータ転送の幅は１６ビットで
ある。しかし、リードロングコマンド及びライトロング
コマンドにはデータのブロックに加える８ビットのエラ
ーチェックデータが通常必要である。
【００５８】したがって、この実施例では８個のレジス
タを用いて８ビット及び１６ビットデータを記憶する。
３ビットのグレイコードカウンタの状態が３つのライン
を通して出力され８個の各レジスタを選択する。各レジ
スタの幅は１７ビットである。各１６個のビットが８ビ
ット及び１６ビットデータを記憶する。各レジスタの幅
ビットはレジスタの内容が１６ビットまたは８ビットで
あることを示している。この幅ビットによってホストへ
転送するためのＩＢＭ−ＡＴホストバスインターフェー
スＩＯＣＳ１６＿信号を適切に制御することができる。
ＩＯＣＳ１６＿はホストに８ビットデータが転送されて
いるか、１６ビットデータが転送されているかを知らせ
る。
【００５９】レジスタメモリ(５３０)のレジスタＲ
（１）からＲ（Ｓ）までを図４ａのブロック(４０５)に
示す。各ＳレジスタがＲ（１）(４１０)とＲ（２）(４
１１)で始まっていることがわかる。番号は連続してＲ
（Ｓ）(４１２)まで続いている。
【００６０】Ｐ(５０５)からとったＲＰ(５４１)入力は
データを読取るＳレジスタを１つ選ぶ。図４ａではレジ
スタＲ（１）(４１０)が選ばれている。Ｐ(５０５)出力
はまた減算器(５４５)と満杯／空ロジック(５６０)にも
供給される。さらに、次のカウンタ出力Ｐ＋１(５０８)
は図でわかるようにＰ(５０５)と関係している。したが
って、データをＦＩＦＯ(１０)から読取る場合には次の
カウンタ出力Ｐ＋１(５０８)はＰ(５０５)の次の値を示
す。その結果、データをＲ（１）(４１０)から読取ると
次にデータはＲ（２）(４１１)から読取られる。
【００６１】Ｐ(５２０)からとったＷＰ(５４０)入力は
データを書込むＳレジスタを１つ選ぶ。図４ａではＲ
（Ｓ−２）(４０６)が選ばれている。出力Ｐ(５２０)は
また減算器(５４５)と満杯／空ロジック(５６０)にも供
給される。次のカウンタ出力Ｐ＋１(５２３)も供給さ
れ、図からわかるようにこれはＰ(５２０)と関係してい
る。したがって、データをＦＩＦＯ(１０)に書込むと次
のカウンタ出力Ｐ＋１(５２３)はＰ(５２０)の次の値を
示す。その結果、データがＲ（Ｓ−２）(４０６）に書
込まれると、データは次にＲ（Ｓ−１）（４０７)に書
込まれる。
【００６２】図５に戻って、入力Ｄ(５３６)はデータ転
送のディレクションを選択する。対応するライトポイン
タ(５１５)の入力ＷＣＫ1(５１６)またはＷＣＫ2(５１
７)はＦＩＦＯのライトシーケンスをクロックする。入
力ＷＰ(５４０)はデータを受取るＳレジスタを１つ選
ぶ。ポートＰ2(５３９)経由でのｙビット書込みの場合
には、データワードを記憶するのに２個のクロック信号
が必要となる。データのロワーｘビットがｘラインバス
(１１９)上に来た後パルスがＣＫＬＯ(５２１)からＷＲ
ＬＯ(５３３)に供給される。ＷＲＬＯ(５３３)上のパル
スによってデータのｘビットが選択レジスタに記憶され
る。また、データワードに関連した幅は幅入力ＷＩ(５
３５)からとられ、選択レジスタの幅ビットに記憶され
る。次に、残りのｙ−ｘビットのデータはｘラインバス
(１１９)上に入れられる。ＣＫＨＩ(５２２)から入力Ｗ
ＲＨＩ(５３４)へ送られたパルスによって、残りのｙ−
ｘビットのデータが選択レジスタに記憶される。
【００６３】ポートＰ1(５３８)経由のｙビット書込み
のため、ＷＲＬＯ(５３３)とＷＲＨＩ(５３４)は同時に
パルスを発生することによってｙラインバス(１１８)上
にあるｙビットデータワードが選択レジスタに書込まれ
る。これらの信号はそれぞれＣＫＬＯ(５２１)とＣＫＨ
Ｉ(５２２)出力から受ける。したがって、装置１がデー
タのソースであることをディレクション入力Ｄ(５３６)
が示し、また幅入力ＷＩ(５３５)がｙビットデータを示
している場合は、ＷＲＬＯ(５３３)とＷＲＨＩ(５３４)
は同時にパルスを発生して、選択したレジスタにｙビッ
トデータを書込む。またこのときＷＩ(５３５)の値が選
択レジスタの対応する幅ビットに記憶される。
【００６４】Ｐ1(５３８)またはＰ2(５３９)を通して書
込まれたｘビットデータの場合はデータは選択したレジ
スタの低い方のｘビットに記憶される。したがって、Ｗ
ＲＬＯ(５３３)だけを用いて選択レジスタにデータバイ
トを書込む。選択レジスタのための幅ビットもこのとき
ＷＩ(５３５)からクロックされる。
【００６５】ＦＩＦＯ(１０)からの読取り操作も同様に
行われる。入力ＲＰ(５４１)がデータを読取るＳレジス
タを１つ選び、ディレクション入力Ｄ(５３６)がデータ
のディレクションを示す。各レジスタ内の関連データ幅
が幅出力ＷＯ(５３７)で出力され、これは読取り操作中
ずっとライン上に残る。ＲＤＬＯ(５３１)上のパルスに
よって、データのロワーｘビットが選択レジスタから読
取られる。パルス発生中のＲＤＨＩ(５３１)によって残
りのｙ−ｘビットが読取られる。
【００６６】Ｄ(５３６)及びＷＯ(５３７)が、ｙビット
データがＰ2(５３９)を通してＦＩＦＯ(１０)から読取
られていることを示すと、ｙビットデータがｘラインバ
ス(１１９)を経て転送される。したがって、データのロ
ワーｘビットが発信中のＲＤＬＯ(５３１)によって選択
レジスタから読取られる。マネージャ(３０)が低い方の
ｘビットを受取った後ＲＤＨＩ(５３２)が発信されて残
りのｙ−ｘビットを読取る。幅出力ＷＯ(５３７)はその
間ずっとライン(１１７)上にある。
【００６７】Ｐ1(５３８)を通してｙビットデータを読
取る場合は、ディレクション入力Ｄ(５３６)及びＷＯ
(５３７)によって示されるとおり、ＲＤＬＯ(５３１)と
ＲＤＨＩ(５３２)は同時にパルスを発生することによっ
てデータのｙビットを読取ることができる。幅出力ＷＯ
(５３７)はこのときも読取り中ずっとライン(１１７)上
にある。Ｐ1(５３８)またはＰ2(５３９)経由のｘビット
データ読取りは選択レジスタのロワーｘビットから行わ
れる。これらの場合ＲＤＬＯ(５３１)とＲＤＨＩ(５３
２)は両方ともパルスを発生させるが、ＲＤＬＯ(５３
１)だけが用いられる。
【００６８】減算器(５４５)は与えられた時点における
ＦＩＦＯ(１０)内のデータワード数を定めるために用い
る。減算器(５４５)はライトポインタ(５１５)のカウン
タ出力Ｐ(５２０)とリードポインタ(５００)のカウンタ
出力Ｐ(５０５)と間の差を定める。カウンタ出力の差は
ＣＮＴ(５４８)を通してバーストレディロジック(５７
５)へ供給される。好ましい実施例ではＣＮＴ(５４８)
は２進法で出力される。
【００６９】ＦＩＦＯ(１０)が満杯または空の場合、満
杯／空ロジック(５６０)がマネージャ(３０)へ信号を送
る。満杯及び空条件はリードポインタ(５００)のカウン
タ出力Ｐ(５０５)とＰ＋１(５０８)によって、またライ
トポインタ(５１５)のカウンタ出力Ｐ(５２０)とＰ＋１
(５２３)によって定まる。各ポインタの機能について
は、先に図４ａを参照しながら述べた。
【００７０】図４ｂはＦＩＦＯ(１０)が空のときのポイ
ンタの関係を示している。ＦＩＦＯ(１０)が空のときは
どのＳレジスタにもデータ素子がない。したがって、空
状態ではＦＩＦＯ(１０)からデータを読取ることはでき
ない。この図ではＷＰ(５６４)によって選択された書込
まれるべき次のレジスタはレジスタＲ（１）(４１０)で
ある。空条件ではＷＰ(５６４)はＲＰ(５６３)に等し
い。空条件はＥ(５６１)によってマネージャ(３０)に出
力される。
【００７１】ＦＩＦＯ(１０)の満杯条件を図４（ｄ）に
示す。各レジスタ内における「×」はレジスタがｘビッ
トまたはｙビットデータを含むことを示している。ＦＩ
ＦＯ(１０)の満杯状態では各Ｓレジスタにデータが含ま
れておりその結果、データをそれ以上ＦＩＦＯ(１０)に
書込むことができない。また、ＷＰ(５６４)はＲＰ(５
６３)に等しい。図４ｄでわかるように、ＷＰ(５６４)
とＲＰ(５６３)は両方ともレジスタＲ（１）(４１０)を
指している。満杯状態はＦ(５６２)によってマネージャ
(３０)に知らされる。
【００７２】ＷＰ(５６４)がＲＰ(５６３)に等しいとき
に空及び満杯条件がマネージャ(３０)に知らされるた
め、２つの状態を区別する方法が必要となる。本発明は
ＦＩＦＯ(１０)の空及び満杯条件を定めるために新しい
方法を用いている。それは、デジタルヒステリシス、す
なわち過去の状態の経過を用いる方法である。
【００７３】ＦＩＦＯ(１０)の空状態を定めるために本
発明は満杯／空ロジック(５６０)によって計算される
「ほぼ空」条件を用いる。ＦＩＦＯ(１０)からさらにも
う１つのデータワードを読取ることによってＲＰ(５６
３)がＷＰ(５６４)に等しくなった場合ほぼ空状態が発
生する。この場合は、図４ｃでわかるようにＲＰ＋１
(５６５)がＷＰ(５６４)に等しい。この図ではＲ（１）
(４１０)がデータを含む唯一のレジスタである。したが
って、リードポインタＲＰ(５６３)はこのデータがＦＩ
ＦＯ(１０)からの次の読取りとなることを示している。
このほぼ空条件においてライトポインタＷＰ(５６４)
は、Ｒ（２）(４１１)がＦＩＦＯ(１０)に書込まれる次
のレジスタであることを示す。レジスタＲ（１）(４１
０)内のデータが読取られた場合は、リードポインタの
ＲＰ(５６３)はレジスタＲ（２）(４１１)を指すようイ
ンクリメントされる。したがって、ＷＰ(５６４)とＲＰ
(５６３)は等しくなる。本発明はレジスタＲ（１）(４
１０)からのこの読取りを予定し、レジスタＲ（２）(４
１１)がデータが読取られる次のレジスタとなるよう指
示する。この指示はＲＰ＋１(５６５)によって行われ
る。したがって、ＲＰ＋１(５６５)がＷＰ(５６４)に等
しいときには、ＦＩＦＯ(１０)がほぼ空である。さらに
ＷＰ(５６４)がＲＰ(５６３)に等しくＦＩＦＯ(１０)が
それ以前にほぼ空であったときにはＦＩＦＯ(１０)は空
である。そこで、ＦＩＦＯ(１０)の過去の状態をもとに
マネージャ(３０)はＦＩＦＯ(１０)が空であることをＥ
(５６１)を通じて信号を送ることができる。
【００７４】ＦＩＦＯ(１０)の満杯条件も空条件と同様
に定める。満杯条件を定めるため本発明は満杯／空ロジ
ック(５６０)によって計算される「ほぼ満杯」状態を用
いる。ほぼ満杯条件は、ＦＩＦＯ(１０)にさらにもう１
つのデータワードを書込むことによってＷＰ(５６４)が
ＲＰ(５６３)に等しくなったときに生じる。したがっ
て、ほぼ満杯はＷＰ＋１(５６６)がＲＰ(５６３)に等し
いときに起きる。ほぼ満杯条件では図４ｅでわかるとお
りレジスタＲ（１）(４１０)からＲ（Ｓ−１）(４０７)
がそれぞれ「×」によって示されるようにデータを含ん
でいる。ライトポインタＷＰ(５６４)はレジスタＲ
（Ｓ）(４１２)を指して、ＦＩＦＯ(１０)に書込む次の
レジスタを示す。続くライトポインタＷＰ＋１(５６６)
は、リードポインタＲＰ(５６３)と同様にＲ（１）(４
１０)を指す。したがって、ＷＰ＋１(５６６)がＲＰ(５
６３)に等しいときＦＩＦＯ(１０)は「ほぼ満杯」とな
る。Ｒ（Ｓ）(４１２)への書込みの後、ＷＰ(５６４)は
Ｒ（１）(４１０)を指すようインクリメントされる。し
たがって、ＷＰ(５６４)はＲＰ(５６３)に等しくなる。
次に、ＷＰ(５６４)がＲＰ(５６３)に等しくまたＦＩＦ
Ｏ(１０)のそれ以前の状態がほぼ満杯であったとき、Ｆ
ＩＦＯ(１０)の信号Ｆ(５６２)がマネージャ(３０)に出
力される。このように、ＦＩＦＯ(１０)の過去の状態を
用いて満杯条件を定めることができる。
【００７５】本発明では、マネージャ(３０)のデータ記
憶領域(６０)をＤＲＡＭ内に設けてもよい。この場合に
は、スループットを増大するためにポートＰ2(５３９)
でのデータ転送をページモードで行う。ページモードで
はバースト及びデマンド転送モードを支援する。バース
トモード入力ＢＭ(５７９)は転送をバーストモードにす
るかデマンドモードにするか選択する。どちらのモード
でもバースト長さＢＬの入力(５７８)はバースト長さを
与え転送が可能であるかどうかを定める。先行技術のデ
ータ転送の遅延を克服するため本発明ではバースト長さ
をプログラムできるようにした。図５でわかるようにマ
ネージャ(３０)がｍラインバス(１２８)を通してＦＩＦ
Ｏ(１０)をプログラムする。たとえば、好ましい実施例
ではｍ＝２でありしたがって、４種類のバースト長さを
プログラムすることができる。好ましい実施例ではまた
マネージャ(３０)はＬ＝１，２，４または８バイトのバ
ースト長さを選択することができる。
【００７６】ページモードデータ転送をポートＰ2(５３
９)で行うことができる場合、バーストレディ・ロジッ
ク(５７５)がマネージャ(３０)にＲＤＹ(５８１)を出力
する。ＲＤＹ(５８１)はＦＩＦＯ(１０)の条件と構成を
分析した後にだけ出力される。
【００７７】ＦＩＦＯ(１０)へのバースト書込みではＦ
ＩＦＯ(１０)内に完全なバーストのために充分な空きス
ペースがある場合に、ＲＤＹ(５８１)がマネージャ(３
０)に出力する。バーストモード入力ＢＭ(５７９)はペ
ージモードバースト転送のためのＦＩＦＯ(１０)を構成
する。ディレクション入力(５７７)はポートＰ2(５３
９)を通してＦＩＦＯ(１０)に書込むようＦＩＦＯ(１
０)を構成する。ＣＮＴ(５７６)はＰ(５０５)とＰ(５２
０)の差を受入れる。ＦＩＦＯ(１０)内の空きスペース
が選択したバースト長さＬ以上又は同等である場合は、
バーストレディ・ロジック(５７５)がマネージャ(３０)
にＲＤＹ(５８１)を出力しＦＩＦＯ(１０)へのバースト
書込みが可能であることを示す。
【００７８】バーストレディ・ロジック(５７５)は、Ｂ
Ｌ(５７８)（バースト長さ），ＢＷ(５８０)（バースト
幅），Ｅ(５８５)（空），Ｆ(５８４)（満杯），ＣＮＴ
(５７６（減算器(５４５)によって定められたＦＩＦＯ
内のワード数），ＷＨＩＮ(５８７)（ライト・ハイ・ネ
クスト）入力を用いて、バースト書込みに充分な空スペ
ースがＦＩＦＯ(１０)内にあることを確認する。ＷＨＩ
Ｎ(５８７) はポート(２４６)経由の次の書込みがレジ
スタメモリ(５３０)のハイバイトになる（すなわち、Ｗ
ＲＨＩ(５３４)がパルス出力される）ときに出力され
る。ＢＷ(５８０)はマネージャ(３０)によって出され、
マネージャ(３０)が書込みを予定するデータの幅を示
す。すなわち、ＢＷ(５８０は書込まれるべきデータが
１６ビットになるか８ビットになるかを示す。幅の混合
（バースト内に８ビットデータと１６ビットデータがあ
る）がある場合は、バーストするのに必要な空きスペー
スの条件がさらに厳しくなるため、（ＢＷを用いること
によって）マネージャ(３０)はバーストが８ビットデー
タになることを示す。
【００７９】バーストレディ・ロジック(５７５)はＦＩ
ＦＯ(１０)内の空きスペースの数がバースト長さ以上ま
たは同等であるかどうか確認する。たとえば、バースト
長さが４バイトでありバースト幅が１６ビットデータを
示している場合には、ＣＮＴ(５７６)が７に等しくな
く、ＣＮＴ(５７６)が６に等しくなく、ＷＨＩＮ(５８
７)が出力されており、Ｆ(５８４)が出力されていなけ
れば、ＲＤＹ(５８１)が出力される。またデュアル条件
を用いることもできる。すなわち、ＣＮＴ(５７６)の値
が１〜５に等しく、またはＣＮＴ(５７６)が６に等し
く、ＷＨＩＮ(５８７)が出力されていないか、またはＥ
(５８５)が出力されていれば、ＲＤＹ(５８１)を出力す
ることができる。バースト長さが４バイトでありバース
ト幅が８ビットデータを示している場合に、ＣＮＴ(５
７６)が７，６または５に等しくなく、Ｆ(５８４)が出
力されていなければ、ＲＤＹ(５８１)が出力される。８
ビットデータの書込みにはレジスタメモリの高いバイト
を使用しないためＷＨＩＮ(５８７)は考慮しなくてよ
い。
【００８０】ＦＩＦＯ(１０)からのバースト読取りで
は、全バーストを行うのに充分なデータがＦＩＦＯ(１
０)に書込まれている場合にＲＤＹ(５８１)がマネージ
ャ(３０)に送信される。バーストモードＢＭの入力(５
７９)はバースト転送としてページモードを実行するよ
うＦＩＦＯ(１０)を構成する。ディレクション入力Ｄ
(５７７)はＦＩＦＯ(１０)からの読取り用にＦＩＦＯ
(１０)を構成する。ＦＩＦＯ(１０)内のバイト数が選択
したバースト長さＬ以上である場合は、ポート２のＰ
2(５３９)を通してＦＩＦＯ(１０)からのバースト読取
りを行うことができ、ＲＤＹ(５８１)がマネージャ(３
０)に送信される。
【００８１】バーストレディ・ロジックはＢＬ(５７
８)，ＢＷ(５８０)，Ｅ(５８５)，Ｆ(５８４)，ＣＮＴ
(５７６)及びＲＨＩＮ(５８６)入力を用いて、バースト
読取りに充分なデータがＦＩＦＯ(１０)内にあることを
確認する。ＲＨＩＮ(５８６)はポート(２４６)経由の次
の読取りがレジスタメモリ(５３０)の高いバイトになる
（すなわち、ＲＨＩＮ(５８６)が送られる）ときに出力
される。ＢＷ(５８０)はマネージャ(３０)によって出さ
れ、マネージャ(３０)が読取りを予定するデータの幅を
示す。すなわち、ＢＷ(５８０は読取られるデータが１
６ビットになるか８ビットになるかを示す。幅の混合
（バースト内に８ビットデータと１６ビットデータがあ
る）がある場合は、バーストするのに必要なデータの条
件がさらに厳しくなるため（ＢＷを用いることによっ
て）マネージャ(３０)はバーストが８ビットデータにな
ることを示す。
【００８２】バーストレディ・ロジック(５７５)は読取
られるデータバイト数がバースト長さ以上であるかどう
か確認する。たとえば、バースト長さが４バイトであり
バースト幅が１６ビットデータを示している場合に、Ｃ
ＮＴ(５７６)が１に等しくなく、ＣＮＴ(５７６)が２に
等しくなく、ＲＨＩＮ(５８６)が出力されており、Ｅ
(５８５)が出力されていなければ、ＲＤＹ(５８１)が出
力される。デュアル条件を用いることもできる。すなわ
ち、ＣＮＴ(５７６)の値が３〜７に等しくまたはＣＮＴ
(５７６)が２に等しく、ＲＨＩＮ(５８１)が出力されて
いないか、またはＦ(５８４)が出力されていれば、ＲＤ
Ｙ(５８１)を出力することができる。バースト長さが４
バイトでありバースト幅が８ビットデータを示している
場合に、ＣＮＴ(５７６)が１，２または３に等しくな
く、Ｅ(５８５)が出力されていなければ、ＲＤＹ(５８
１)が出力される。８ビットデータの読取りにはレジス
タメモリのハイバイトを用いないため、ＲＨＩＮ(５８
６)は考慮しなくてよい。
【００８３】バースト書込み及び読取り中ＦＩＦＯ(１
０)が満杯または空になることがある。いずれの場合に
も、ＣＮＴ(５７６）は０に等しく、バーストを行うこ
とができるかどうかを確認するため満杯入力Ｆ(５８４)
及び空入力Ｅ(５８３)がバーストレディ・ロジック(５
７５)によって考慮される。図３の表は考えられる４つ
の状況を示している。ＦＩＦＯ(１０)が満杯の場合には
ＦＩＦＯ(１０)への書込みはできない。したがって、Ｃ
ＮＴ(５７６)が０に等しく、ＦＩＦＯ(１０)が満杯であ
ることをＦ(５８４)が示している場合は、ＦＩＦＯ(１
０)へのバースト書込みは起こらず、ＲＤＹ(５８１)は
マネージャ(３０)に出力されない。しかしＣＮＴ(５７
６)が０に等しく、ＦＩＦＯ(１０)が空であるとＥ(５８
５)が示している場合には、ＦＩＦＯ(１０)へのバース
ト書込みが起こり、ＲＤＹ(５８１)がマネージャ(３０)
に出力される。ＦＩＦＯ(１０)からの読取りでは、ＣＮ
Ｔ(５７６)が０に等しく、ＦＩＦＯ(１０)が空であるこ
とをＥ(５８５)が示している場合は、ＦＩＦＯ(１０)か
らのバースト読取りは起こらない。しかし、ＣＮＴ(５
７６)が０に等しく、ＦＩＦＯ(１０)が満杯であるとＦ
(５８４)が示している場合には、バースト読取りを行う
ことができ、ＲＤＹ(５８１)がマネージャ(３０)に出力
される。
【００８４】ポートＰ2(５３９)を通してのページモー
ドデータ転送は、デマンド転送としても行われる。デマ
ンド転送にはマネージャ(３０)は転送できる最大バイト
数として選択されたバースト長さＬを用いる。デマンド
転送によるＦＩＦＯ(１０)への書込みにはＦＩＦＯ(１
０)が満杯でない場合ＲＤＹ出力(５８１)がマネージャ
(３０)に信号を送る。バーストモードＢＭ入力(５７９)
はデマンドモードを選びディレクションＤ(５７７)はＦ
ＩＦＯ(１０)への書込み用にＦＩＦＯ(１０)を構成す
る。満杯入力Ｆ(５８４)がＦＩＦＯ(１０)が満杯でない
ことを示している場合はデマンド転送の書込みはできな
い。デマンド書込みではＦＩＦＯ(１０)へ書き込まれる
バイト数は、フリーレジスタの数または選択したバース
ト長さＬのどちらか小さい方に等しい。
【００８５】ＦＩＦＯ(１０)からのデマンド転送読取り
ではＦＩＦＯ(１０)が空でない場合、ＲＤＹ出力(５８
１)がマネージャ(３０)に信号を送る。この場合はバー
ストモードＢＭ入力(５７９)がデマンド転送用にＦＩＦ
Ｏ(１０)を構成し、ディレクションＤ入力(５７７)は読
取り用にＦＩＦＯ(１０)を構成する。空入力Ｅ(５８５)
がＦＩＦＯ(１０)が空であることを示していれば、デマ
ンド読取りを行うことができる。デマンド読取りではＦ
ＩＦＯ(１０)から読取られるバイト数がＦＩＦＯ(１０)
のバイト数または選択したバースト長さＬのどちらか小
さい方に等しい。
【００８６】
【発明の効果】本発明のＦＩＦＯはデマンド転送を中止
するべき時機を予定することができる。ＦＩＦＯ(１０)
への書込みでは、ＦＩＦＯ内にあと１データバイト分の
空間だけがあるかどうかを「ほぼ満杯」出力ＡＦ(５８
３)がマネージャ(３０)に知らせる。ＣＮＴ(５７６)が
７に等しく、ＷＩ(５８９（幅イン）入力が１６ビット
データを示し、ＷＨＩＮ(５８７)（ライト・ハイ・ネク
スト）が出力されているとき、あるいは、ＣＮＴ(５７
６が７に等しく、ＷＩ(５８９)が８ビットデータを示し
ているとき、バーストレディ・ロジック(５７５)はＡＦ
(５８３)（ほぼ満杯）を出力する。「ほぼ満杯」信号
(５８３)によって、マネージャ(３０)は、ＦＩＦＯ(１
０)へのデマンド転送を終了しなければならない時を事
前に知ることができる。したがって、マネージャ(３０)
は別のタスクに効率的に切替えることができる。ＦＩＦ
Ｏ(１０)からの読取りでは、ＦＩＦＯ(１０)内に１バイ
トだけが残っている場合に、「ほぼ空」ＡＥ(５８２)が
マネージャ(３０)に出力される。ＣＮＴ(５７６)が１に
等しく、ＷＯ(５８８)（幅アウト）入力が１６ビットデ
ータを示し、ＲＨＩＮ(５８６)（リード・ハイ・ネクス
ト）が出力されているとき、あるいは、ＣＮＴ(５７６)
が１に等しく、ＷＯ(５８８)が８ビットデータを示して
いるとき、バーストレディ・ロジック(５７５)はＡＥ
(５８２)（ほぼ空）を出力する。「ほぼ満杯」信号と同
様、マネージャ(３０)は、ＦＩＦＯ(１０)からのデマン
ド転送を中止しなければならない時を予定することがで
きる。これによって、マネージャ(３０)を別のタスクに
効率的に切替えることができる。これらの各信号は、バ
イトで構成されている。したがって、データ幅が考慮に
入れられる。
【００８７】以上述べた改良点の他に、本発明のバース
ト長さがプログラム可能であることは、次の２点で有利
である。第１は、性能目標（すなわち、転送速度）をホ
スト側とディスク側とで指定されるときは、固定したバ
ースト長さでは与えられた性能目標及びＦＩＦＯオーバ
ーフロー／アンダーフロー制約条件のための最適のもの
ではないかもしれない。その結果、ディスクドライブの
設計者がより速いＤＲＡＭ（すなわち、アクセス時間の
短いＤＲＡＭ）を使用しなければならないことになり費
用がかさむ。プログラム可能であることによって最適な
バースト長さを選ぶことができ、したがって性能目標に
合致する最低速のＤＲＡＭを用いることができる。第２
は、ホスト側に待機状態が生じるため性能目標がディス
ク側についてだけ指定される場合、与えられたＤＲＡＭ
アクセス時間では、ホスト転送速度を最大にし、ホスト
の待機状態を最小にして、ディスクがＦＩＦＯのオーバ
ーフロー／アンダーフロー制約条件に合うようにバース
ト長さを選ぶことができる。以上、幅が選択可能な、バ
ースト可能先入れ先出し法について説明した。
【図面の簡単な説明】
【図１】ＦＩＦＯの動作説明図。
【図２】本発明のマネージャ及び装置に関する概要図。
【図３】バーストレディ・ロジックの考えられる４つの
状況の説明図。
【図４】ＦＩＦＯ 状態を変えるためのリード及びライ
トポインタ位置の説明図。
【図５】本発明の詳細なブロック構成図。
【図６】データを双方向ポートに書込むときに発生する
各種クロック及びパルス出力の波形図。
【図７】典型的なコンピュータシステムのブロック構成
図。
【図８】コンピュータシステムに用いたときのディスク
コントローラの簡略化したブロック構成図。
【符号の説明】
５００ リードポインタ ５１５ ライトポインタ ５３０ レジスタメモリ ５４５ 減算器 ５６０ 満杯／空ロジック ５７５ バーストレディ・ロジック ＣＫＨＩ，ＣＫＬＯ クロック信号 ＷＣＫ1，ＷＣＫ2 ライトクロック信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デヴィッド ブラウニング アメリカ合衆国 92686 カリフォルニア 州 ヨーバ リンダ， ラ カデナ サー クル 4342 (72)発明者 マイケル ホルト アメリカ合衆国 92692 カリフォルニア 州 ミッション ヴィージョ ルースナー 27815

Claims (59)

    【特許請求の範囲】
  1. 【請求項１】 記憶手段に最初に与えられたデータが前
    記記憶手段から最初に取出されるデータとなるようにデ
    ータを受取り、データを送出するための記憶手段と；複
    数のバースト長さからのデータの最大バースト長さＬを
    指定するための第１入力信号と；前記第１入力信号を受
    けるための、また前記長さＬのバーストを前記記憶手段
    に与え、前記記憶手段から取出すことのできる時機を制
    御するための第１ロジック手段とによって構成される先
    入れ先出し装置。
  2. 【請求項２】 前記複数バースト長さが、１，２，４及
    び８バイトを含むことを特徴とする請求項１記載の先入
    れ先出し装置。
  3. 【請求項３】 前記第１ロジック手段がまた、前記先入
    れ先出し装置が第１条件にあるとき第１出力信号を出
    し、また前記先入れ先出し装置が第２条件にあるとき第
    ２出力信号を出すことを特徴とする請求項１記載の先入
    れ先出し装置。
  4. 【請求項４】 前記第１条件が、前記先入れ先出し装置
    に１ｘビットバイトだけ残っているときに存在すること
    を特徴とする請求項３記載の先入れ先出し装置。
  5. 【請求項５】 前記第２状態が、前記先入れ先出し装置
    に１ｘビットバイト分の空間だけが残っているときに存
    在することを特徴とする請求項３記載の先入れ先出し装
    置。
  6. 【請求項６】 前記記憶手段内へ、また前記記憶手段か
    らデータをクロックするための、また前記記憶手段のメ
    モリ位置を選択するためのクロック／ポインター手段
    を、さらに含むことを特徴とする請求項１記載の先入れ
    先出し装置。
  7. 【請求項７】 前記記憶手段のメモリ位置を選択するた
    めに、第１及び第２ｎビットカウンターを使用すること
    を特徴とする請求項６記載の先入れ先出し装置。
  8. 【請求項８】 前記第１及び前記第２ｎビットカウンタ
    ーが、３ビットのグレイコードカウンターであることを
    特徴とする請求項７記載の先入れ先出し装置。
  9. 【請求項９】 前記記憶手段が、複数のレジスタを含む
    ことを特徴とする請求項１記載の先入れ先出し装置。
  10. 【請求項１０】 前記複数レジスタの数が、８であるこ
    とを特徴とする請求項９記載の先入れ先出し装置。
  11. 【請求項１１】 前記複数の各レジスタの幅がｙ＋１ビ
    ットであり、ｙビットが前記ｘビットデータまたは前記
    ｙビットデータを記憶し、前記複数の各レジスタが前記
    ｘビットデータまたは前記ｙビットデータを含むかどう
    かを幅ビットが追跡することを特徴とする請求項９記載
    の先入れ先出し装置。
  12. 【請求項１２】 ｘ＝８であることを特徴とする請求項
    ９記載の先入れ先出し装置。
  13. 【請求項１３】 ｙ＝１６であることを特徴とする請求
    項９記載の先入れ先出し装置。
  14. 【請求項１４】 前記先入れ先出し装置が、第１条件に
    あるときに第１信号を送るための、また前記先入れ先出
    し装置が第２条件にあるときに第２信号を送るための第
    ２ロジック手段をさらに含むことを特徴とする請求項１
    記載の先入れ先出し装置。
  15. 【請求項１５】 前記第１条件が、前記先入れ先出し装
    置が空であるときに存在することを特徴とする請求項１
    ４記載の先入れ先出し装置。
  16. 【請求項１６】 前記第２条件が、前記先入れ先出し装
    置が満杯であるときに存在することを特徴とする請求項
    １４記載の先入れ先出し装置。
  17. 【請求項１７】 前記記憶手段により最初に受取られる
    データが前記記憶手段によって最初に送出されるデータ
    となるように、データを受取り、送出するための複数の
    記憶素子を有する記憶手段と；複数のビット幅ｚを有す
    る複数のワードを含む前記データと；最大ビット幅を有
    するワードがビット幅ｗを有するような前記データと；
    １つの素子が少なくともｗ＋ｙビット幅であり、ここで
    ２ｙ≧ｚであり、ｗビットを用いて前記データを記憶
    し、ｙビットを用いて前記素子に記憶された前記データ
    の幅を表示するような前記複数の記憶素子とを含むこと
    を特徴とする先入れ先出し装置。
  18. 【請求項１８】 前記複数の記憶素子が、複数のレジス
    タを含むことを特徴とする請求項１７記載の先入れ先出
    し装置。
  19. 【請求項１９】 前記複数の各レジスタの幅がｗ＋１ビ
    ットであり、ｗビットを用いてｘビットデータ及びｗビ
    ットデータを記憶し、１ビットを用いて各レジスタ内の
    データの幅を追跡することを特徴とする請求項１８記載
    の先入れ先出し装置。
  20. 【請求項２０】 前記複数のレジスタの数が、８である
    ことを特徴とする請求項１８記載の先入れ先出し装置。
  21. 【請求項２１】 ｗ＝１６であることを特徴とする請求
    項１９記載の先入れ先出し装置。
  22. 【請求項２２】 ｘ＝８であることを特徴とする請求項
    １９記載の先入れ先出し装置。
  23. 【請求項２３】 複数のバースト長さからのデータの最
    大バースト長さＬを指定するための第１入力信号と；前
    記第１入力信号を受取るための、また前記長さＬのバー
    ストを前記記憶手段によって受取られ、前記記憶手段に
    よって送出することのできる時を制御するための第１ロ
    ジック手段とを含むことを特徴とする請求項１７記載の
    先入れ先出し装置。
  24. 【請求項２４】 前記複数のバースト長さが、１，２，
    ４及び８バイトであることを特徴とする請求項２３記載
    の先入れ先出し装置。
  25. 【請求項２５】 前記第１ロジック手段もまた、前記先
    入れ先出し装置が第１条件にあるとき第１出力信号を出
    し、前記先入れ先出し装置が第２条件にあるとき第２出
    力信号を出すことを特徴とする請求項２１記載の先入れ
    先出し装置。
  26. 【請求項２６】 前記第１条件が、前記先入れ先出し装
    置内に１ｘビットバイトだけ残っているときに存在する
    ことを特徴とする請求項２５記載の先入れ先出し装置。
  27. 【請求項２７】 前記第２条件が、前記先入れ先出し装
    置内に１ｘビットバイト分の空間だけが残っているとき
    に存在することを特徴とする請求項２５記載の先入れ先
    出し装置。
  28. 【請求項２８】 前記記憶手段内に、また前記記憶手段
    からデータをクロックするための、また前記記憶手段内
    のメモリ位置を選択するためのクロック／ ポインタ手
    段を含むことを特徴とする請求項１７記載の先入れ先出
    し装置。
  29. 【請求項２９】 前記記憶手段内のメモリ位置を選択す
    るために第１及び第２ｎビットカウンタを用いることを
    特徴とする請求項２８記載の先入れ先出し装置。
  30. 【請求項３０】 前記第１及び前記第２ｎビットカウン
    タが、３ビットのグレイコードカウンタであることを特
    徴とする請求項２９記載の先入れ先出し装置。
  31. 【請求項３１】 前記先入れ先出し装置が、第１条件に
    あるときに第１信号を送り、前記先入れ先出し装置が第
    ２条件にあるときは第２信号を送るための第１ロジック
    手段をさらに含むことを特徴とする請求項１７記載の先
    入れ先出し装置。
  32. 【請求項３２】 前記第１条件が、前記先入れ先出し装
    置が空のときに存在することを特徴とする請求項３１記
    載の先入れ先出し装置。
  33. 【請求項３３】 前記第２条件が、前記先入れ先出し装
    置が満杯のときに存在することを特徴とする請求項３１
    記載の先入れ先出し装置。
  34. 【請求項３４】 第１ポインタと第２ポインタを比較
    し、前記第１ポインタが前記第２ポインタに等しい場合
    に第３条件を発生させる段階と；第３ポインタと第４ポ
    インタを比較し、前記第３ポインタが前記第４ポインタ
    に等しい場合に第４条件を発生させる段階と；前記第１
    ポインタと前記第３ポインタを比較し、前記第１ポイン
    タが前記第３ポインタに等しく前記第３条件が存在する
    場合に第１条件を発生させ、前記第１ポインタが前記第
    ３ポインタに等しく前記第４条件が存在する場合に前記
    第２条件を発生させる段階とによって構成されることを
    特徴とする先入れ先出し方法の第１及び第２条件を定め
    るための方法。
  35. 【請求項３５】 第１カウンタ状態にするために第１ｎ
    ビットカウンタをクロックする段階と；前記第１カウン
    タ状態から第２カウンタ状態を定める段階と； 第３
    カウンタ状態にするために第２ｎビットカウンタをクロ
    ックする段階と；前記第３カウンタ状態から第４カウン
    タ状態を定める段階と；前記第１、第２、第３及び第４
    カウンタ状態を前記第１，第２及び第３ポインターとす
    る段階とによって前記第１，第２，第３及び第４ポイン
    タが実行されることを特徴とする請求項３４記載の方
    法。
  36. 【請求項３６】 複数のカウンタ出力を出すためのクロ
    ック／ポインタ手段と；前記複数のカウンタ出力を受け
    るための、また前記複数のカウンタ出力のうちの最初の
    ものが前記第２カウンタ出力のうちの２番目のものに等
    しい場合に第３条件を発生させるための、また前記複数
    のカウンタ出力のうちの３番目のものが前記複数のカウ
    ンタ出力のうちの４番目のものに等しい場合に第４条件
    を発生させるための、また前記第１カウンタ出力が前記
    第３カウンタ出力に等しく前記第３条件が存在する場合
    に前記第１条件を発生させるための、また前記第１カウ
    ンタ出力が前記第３カウンタ出力に等しく前記第４条件
    が存在する場合に前記第２条件を発生させるための状況
    手段とを含むことを特徴とする先入れ先出し装置の第１
    または第２条件を定めるための装置。
  37. 【請求項３７】 前記カウンタ出力の最初の数が、第１
    ｎビットカウンタを含むリードポインタによって与えら
    れることを特徴とする請求項３６記載の装置。
  38. 【請求項３８】 前記第１ｎビットカウンタが、３ビッ
    トのグレイコードカウンタであることを特徴とする請求
    項３７記載の装置。
  39. 【請求項３９】 前記カウンタ出力の２番目の数が、第
    ２ｎビットカウンタを含むライトポインタによって与え
    られることを特徴とする請求項３７記載の装置。
  40. 【請求項４０】 前記第２ｎビットカウンタが３ビット
    のグレイコードカウンタであることを特徴とする請求項
    ３９記載の装置。
  41. 【請求項４１】 前記第１条件が、前記先入れ先出し装
    置が空のときに存在することを特徴とする請求項３６記
    載の装置。
  42. 【請求項４２】 前記第２条件が、前記先入れ先出し装
    置が満杯のときに存在することを特徴とする請求項３６
    記載の装置。
  43. 【請求項４３】 前記第３条件が、前記先入れ先出し装
    置がほぼ空のときに存在することを特徴とする請求項３
    ６記載の装置。
  44. 【請求項４４】 前記第４条件が、前記先入れ先出し装
    置がほぼ満杯のときに存在することを特徴とする請求項
    ３６記載の装置。
  45. 【請求項４５】 前記記憶手段によって最初に受取られ
    たデータが前記記憶手段によって最初に送出されるデー
    タとなるようにデータを受取り、送出するための記憶手
    段と；前記記憶手段がデータを受取っているときに前記
    記憶手段にクロック信号を出すための、また複数の第１
    カウンタ出力を出すための第１手段と；前記記憶手段が
    データを送出しているときに前記記憶手段にクロック信
    号を出すための、また複数の第２カウンタ出力を出すた
    めの第２手段と；前記第１及び第２カウンタ出力を受け
    るためと、前記先入れ先出し装置が第１条件にあるとき
    に第１出力信号を出し、前記先入れ先出し装置が第２条
    件にあるときは第２出力信号を出すための第１ロジック
    手段と；前記第１及び第２カウンタ出力を受けるため
    の、また第３カウンタ出力を出すための第２ロジック手
    段と；複数のバースト長さからのデータの最大バースト
    長さＬを指定するための第１入力信号と；前記第１入力
    信号、前記第３カウンタ出力、さらに前記第１及び第２
    出力信号を受けるための、また前記長さＬのバーストが
    前記記憶手段に与え、前記記憶手段から送出することの
    できる時を制御するための第３ロジック手段とを含むこ
    とを特徴とする先入れ先出し装置。
  46. 【請求項４６】 前記第３ロジック手段がまた、前記先
    入れ先出し装置が第３条件にあるとき第３出力信号を出
    し、前記先入れ先出し装置が第４条件にあるとき第４出
    力信号を出すことを特徴とする請求項４５記載の先入れ
    先出し装置。
  47. 【請求項４７】 前記第３条件が、前記先入れ先出し装
    置内に１ｘビットバイトだけが残っているときに存在す
    ることを特徴とする請求項４６記載の先入れ先出し装
    置。
  48. 【請求項４８】 前記第４条件が、前記先入れ先出し装
    置内に１ｘビットバイト分の空間だけが残っているとき
    に存在することを特徴とする請求項４６記載の先入れ先
    出し装置。
  49. 【請求項４９】 前記第３カウンタ出力が、２進法によ
    って得られることを特徴とする請求項４５記載の先入れ
    先出し装置。
  50. 【請求項５０】 前記第１条件が、第３条件が存在し前
    記第１カウンタ出力のうちの最初のものが前記第２カウ
    ンタ出力のうちの最初のものに等しいとき存在し、また
    前記第２条件が、第４条件が存在し前記第１カウンタ出
    力のうちの前記最初のものが前記第２カウンタ出力のう
    ちの前記最初のものに等しいとき存在することを特徴と
    する請求項４５記載の先入れ先出し装置。
  51. 【請求項５１】 前記第３条件が、前記第１カウンタ出
    力のうちの前記最初のものが前記第２カウンタ出力のう
    ちの２番目のものに等しいとき存在し、また前記第４条
    件が、前記第２カウンタ出力のうちの前記最初のものが
    前記第１カウンタ出力のうちの２番目のものに等しいと
    き存在することを特徴とする請求項５０記載の先入れ先
    出し装置。
  52. 【請求項５２】 前記第１条件が、前記先入れ先出し装
    置が空であるとき存在し、また前記第２条件が、前記先
    入れ先出し装置が満杯であるとき存在することを特徴と
    する請求項４５記載の先入れ先出し装置。
  53. 【請求項５３】 前記第１及び第２手段が、それぞれ第
    １及び第２ｎビットカウンタを含むことを特徴とする請
    求項５０記載の先入れ先出し装置。
  54. 【請求項５４】 前記第１及び第２ｎビットカウンタ
    が、３ビットのグレイコードカウンタであることを特徴
    とする請求項５３記載の先入れ先出し装置。
  55. 【請求項５５】 前記複数のバースト長さが、１，２，
    ４及び８バイトを含むことを特徴とする請求項４５記載
    の先入れ先出し装置。
  56. 【請求項５６】 前記記憶手段が複数の記憶素子を含
    み：複数のビット幅ｚを有する複数のワードを含む前記
    データと；最大ビット幅を有するワードがビット幅ｗを
    有するような前記データと；１つの素子の幅が少なくと
    もｗ＋ｙビットであり、ここで２ｙ≧ｚであり、ｗビッ
    トを用いて前記データを記憶し、ｙビットを用いて前記
    素子に記憶する前記データの幅を表示するような前記複
    数の記憶素子とを含むことを特徴とする請求項４５記載
    の先入れ先出し装置。
  57. 【請求項５７】 前記複数の記憶素子が複数レジスタを
    含むことを特徴とする請求項５６記載の先入れ先出し装
    置。
  58. 【請求項５８】 ｚ＝２、ｗ＝１６及びｙ＝１であるこ
    とを特徴とする請求項５６記載の先入れ先出し装置。
  59. 【請求項５９】 前記複数レジスタの数が８であること
    を特徴とする請求項５７記載の先入れ先出し装置。
JP24233292A 1991-09-10 1992-09-10 先入れ先出し装置及び先入れ先出し方法 Expired - Fee Related JP3434837B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/757,476 US5469398A (en) 1991-09-10 1991-09-10 Selectable width, brustable FIFO
US07/757,476 1991-09-10

Publications (2)

Publication Number Publication Date
JPH0793127A true JPH0793127A (ja) 1995-04-07
JP3434837B2 JP3434837B2 (ja) 2003-08-11

Family

ID=25047975

Family Applications (1)

Application Number Title Priority Date Filing Date
JP24233292A Expired - Fee Related JP3434837B2 (ja) 1991-09-10 1992-09-10 先入れ先出し装置及び先入れ先出し方法

Country Status (5)

Country Link
US (1) US5469398A (ja)
JP (1) JP3434837B2 (ja)
KR (1) KR100311076B1 (ja)
DE (1) DE4230195A1 (ja)
GB (1) GB2259592A (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3106872B2 (ja) * 1994-09-02 2000-11-06 株式会社日立製作所 画像処理プロセッサ及びそれを用いたデータ処理システム
US5673396A (en) * 1994-12-16 1997-09-30 Motorola, Inc. Adjustable depth/width FIFO buffer for variable width data transfers
US5826093A (en) * 1994-12-22 1998-10-20 Adaptec, Inc. Dual function disk drive integrated circuit for master mode and slave mode operations
US5696990A (en) * 1995-05-15 1997-12-09 Nvidia Corporation Method and apparatus for providing improved flow control for input/output operations in a computer system having a FIFO circuit and an overflow storage area
US5638535A (en) * 1995-05-15 1997-06-10 Nvidia Corporation Method and apparatus for providing flow control with lying for input/output operations in a computer system
US5623449A (en) * 1995-08-11 1997-04-22 Lucent Technologies Inc. Flag detection for first-in-first-out memories
US5809280A (en) * 1995-10-13 1998-09-15 Compaq Computer Corporation Adaptive ahead FIFO with LRU replacement
KR970029070A (ko) * 1995-11-04 1997-06-26 김광호 입출력데이타의 크기를 달리하는 선입선출메모리장치 및 그 방법
US5715476A (en) * 1995-12-29 1998-02-03 Intel Corporation Method and apparatus for controlling linear and toggle mode burst access sequences using toggle mode increment logic
US6058439A (en) * 1997-03-31 2000-05-02 Arm Limited Asynchronous first-in-first-out buffer circuit burst mode control
US6185637B1 (en) * 1998-04-15 2001-02-06 Advanced Micro Devices, Inc. System for implementing an adaptive burst length for burst mode transactions of a memory by monitoring response times for different memory regions
US6052745A (en) * 1998-06-12 2000-04-18 International Business Machines Corporation System for asserting burst termination signal and burst complete signal one cycle prior to and during last cycle in fixed length burst transfers
JP4182575B2 (ja) * 1998-11-09 2008-11-19 ソニー株式会社 記憶装置および画像データ処理装置
US6529945B1 (en) * 1999-07-26 2003-03-04 International Business Machines Corporation Data buffer management between two different systems
DE10108922B4 (de) * 2001-02-23 2013-01-31 Rohde & Schwarz Gmbh & Co. Kg Elektronische Speicheranordnung
US6950887B2 (en) * 2001-05-04 2005-09-27 Intel Corporation Method and apparatus for gathering queue performance data
DE10204369A1 (de) * 2002-02-02 2003-08-14 Leica Microsystems Verfahren zur Datenverarbeitung in einem Scanmikroskop mit schnellem Scanner und Scanmikroskop mit schnellem Scanner
US20050188125A1 (en) * 2004-02-20 2005-08-25 Lim Ricardo T. Method and apparatus for burst mode data transfers between a CPU and a FIFO
FR2889328B1 (fr) * 2005-07-26 2007-09-28 Atmel Nantes Sa Sa Dispositif d'interfacage unidirectionnel de type fifo entre un bloc maitre et un bloc esclave, bloc maitre et bloc esclave correspondants
US20150378812A1 (en) * 2014-06-26 2015-12-31 Emulex Corporation System and Method for Error Recovery in an Asynchronous FIFO
KR102412609B1 (ko) 2017-11-03 2022-06-23 삼성전자주식회사 내부 커맨드에 따른 어드레스에 대한 저장 및 출력 제어를 수행하는 메모리 장치 및 그 동작방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3763480A (en) * 1971-10-12 1973-10-02 Rca Corp Digital and analog data handling devices
US4258418A (en) * 1978-12-28 1981-03-24 International Business Machines Corporation Variable capacity data buffer system
ATE173348T1 (de) * 1989-10-03 1998-11-15 Advanced Micro Devices Inc Speichervorrichtung

Also Published As

Publication number Publication date
GB9218304D0 (en) 1992-10-14
US5469398A (en) 1995-11-21
JP3434837B2 (ja) 2003-08-11
KR930006554A (ko) 1993-04-21
DE4230195A1 (de) 1993-03-11
GB2259592A (en) 1993-03-17
KR100311076B1 (ko) 2002-02-19

Similar Documents

Publication Publication Date Title
JP3434837B2 (ja) 先入れ先出し装置及び先入れ先出し方法
US6012106A (en) Prefetch management for DMA read transactions depending upon past history of actual transfer lengths
US7415567B2 (en) Memory hub bypass circuit and method
EP2472403B1 (en) Memory arbitration system and method having an arbitration packet protocol
US6604179B2 (en) Reading a FIFO in dual clock domains
US5465343A (en) Shared memory array for data block and control program storage in disk drive
US5526508A (en) Cache line replacing system for simultaneously storing data into read and write buffers having multiplexer which controls by counter value for bypassing read buffer
US8099567B2 (en) Reactive placement controller for interfacing with banked memory storage
US5448709A (en) Disk array controller having command descriptor blocks utilized by bus master and bus slave for respectively performing data transfer operations
JP3290650B2 (ja) メモリ制御装置
US20020184453A1 (en) Data bus system including posted reads and writes
JPH04287261A (ja) データ転送制御装置および磁気ディスク制御装置
US7165126B2 (en) Direct memory access device
US6502173B1 (en) System for accessing memory and method therefore
JPH02120960A (ja) データを転送するためのおよびデータ転送周期の期間を減少させるための方法
JPS5832417B2 (ja) デ−タ転送制御方式
JPS6226055B2 (ja)
US5829043A (en) Coupler circuit and its use in a card and process
JP3151416B2 (ja) データ転送制御装置および磁気ディスク装置
EP0718771B1 (en) DMA logic unit architecture
JPH02158824A (ja) ディスク装置の記憶制御装置
JPH0743668B2 (ja) アクセス制御装置
JPS6269347A (ja) ダイレクトメモリアクセスコントロ−ラ
JPH05143524A (ja) カウンタ制御方式
JPH02103655A (ja) リクエストバッファ制御方式

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080530

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090530

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090530

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100530

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees