JP2786184B2 - 基板バイアス発生装置 - Google Patents
基板バイアス発生装置Info
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は基板バイアス発生装置に関するものである。
従来の技術
従来、大規模集積回路装置（以下、LSIと略す）にお
いては、特性を改善するため、自己の基板電位を保持す
る、いわゆる、自己基板バイアス発生手段を搭載するこ
とが多くある。しかし、近年、低消費電力化が要望され
ることが多くなってきている中で、基板バイアス発生手
段自身の消費電力の低減が大きな課題となっている。と
りわけ、最近では、能力の異なる２つの基板バイアス発
生手段を有し、一方には連続的な動作機能を持たせ、他
方には、LSIの動作状態に応じて、前記基板バイアス発
生手段の能力の大きな方を制御回路によりオン／オフし
て、総じて、消費電力を低減するという機能をもった基
板バイアス発生装置が注目されている。 以下図面を参照しながら、上述した従来の複数の基板
バイアス発生手段をもつ基板のバイアス発生装置を、ダ
イナミック・ランダムアクセスメモリー（以下、DRAMと
略す）に応用した例について説明する。 第３図は前述した従来の基板バイアス発生装置の構成
を示すブロック図である。１は第１の基板バイアス発生
手段、２は第１の基板バイアス発生手段１よりも能力の
大きな第２の基板バイアス発生手段、３は第２の基板バ
イアス発生手段２の動作を制御する制御回路、４は制御
回路３の動作を決める信号（DRAMの動作状態を示す▲
▼信号に同期した信号）の入力端子である。 以上のように構成された基板バイアス発生装置につい
て、以下、その動作を説明する。 まず、第１の基板バイアス発生手段１は制御回路３の
動作に無関係に連続的に動作する。第２の基板バイアス
発生手段２は、制御回路３により、動作するか停止する
かのいずれかの機能が選択されるように制御される。制
御回路３の動作は入力端子４に加わる信号により決定さ
れる。この例の場合、入力信号（▲▼信号）がハ
イレベルのとき、すなわち、DRAMがスタンバイ状態であ
るとき、第２の基板バイアス発生手段２の動作を停止さ
せる。なお、第１の基板バイアス発生手段１は、第２の
基板バイアス発生手段にくらべて、能力は小さいが、DR
AMのスタンバイ状態で特性改善に必要な最小限の能力を
備えているものである。入力信号（▲▼信号）が
ローレベルのとき、すなわち、DRAMが動作状態であると
きには、第２の基板バイアス発生手段２を動作させて、
基板電位がプラス方向に変化するのを抑える。 以上の動作により、DRAMのスタンバイ時に、能力の大
きな第２の基板バイアス発生手段２を停止させることに
より、無駄な消費電流を抑えることができる。 発明が解決しようとする問題点 しかしながら上記のような構成では、電源投入時に、
入力端子４に加わる信号（▲▼信号）がハイレベ
ルであると、能力の大きな第２の基板バイアス発生手段
２は停止の状態を保持しており、能力の小さな方のみの
動作になるから、基板電位が一定値に達するまでに時間
が長くかかってしまう、すなわち、電源を投入してから
正常な動作が行えるまでの時間が長くかかってしまう。 本発明は、上記問題点に鑑み、電源投入時に入力端子
４に加わる信号（▲▼信号）がハイレベルであっ
ても、能力の大きな第２の基板バイアス発生手段２を動
作させて、素早く基板電位を一定値にさせる機能をもっ
た基板バイアス発生装置を提供するものである。 問題点を解決するための手段 上記問題点を解決するために、本発明の基板バイアス
発生装置は、半導体集積回路の動作状態を決める第１の
信号により制御され、前記第１の信号が第１の論理レベ
ルのときスタンバイ状態となる半導体集積回路に搭載さ
れた基板バイアス発生装置であって、第１の基板バイア
ス発生手段と、第２の基板バイアス発生手段と、前記第
１の信号及び前記第１の信号と異なる第２の信号を入力
とし、前記第２の信号が前記第１の論理レベルか、また
は前記第１の論理レベルと異なる第２の論理レベルかの
いずれかの所定の論理レベルであれば、前記第１の信号
に応答し、前記第１の信号が前記第１の論理レベルのと
き前記第２の基板バイアス発生手段の動作を停止させ、
また、前記第２の信号が前記所定の論理レベルと異なる
論理レベルであれば、前記第１の信号の論理レベルにか
かわらず前記第２の基板バイアス発生手段が常に動作す
るようにして、前記第２の基板バイアス発生手段の動作
を制御する制御手段と、リセット信号を入力とし、前記
第２の信号を出力とし、電源投入後、前記リセット信号
が入力されるまでの間、前記第２の信号を前記所定の論
理レベルと異なる論理レベルに保持し、前記リセット信
号の入力後は、前記第２の信号を前記所定の論理レベル
に保持して、電源投入時の前記制御手段の動作を制限す
る制限手段とをそなえたものである。 作用 本発明は、上記構成によって、電源投入時から前記制
限手段にリセット信号が加わるまでの間、前記制御手段
の動作を抑え、能力の大きな自己基板バイアス発生手段
を動作させることにより、基板のバイアス電位を素早く
一定値にすることができる。 実施例 以下、本発明の一実施例の基板バイアス発生装置を、
DRAM・LSIに応用した例について、図面を参照しながら
説明する。 第１図は実施例基板バイアス発生装置の構成を示すブ
ロック図である。１は第１の基板バイアス発生手段、２
は第１の基板バイアス発生手段１よりも能力の大きな第
２の基板バイアス発生手段、３は第２の基板バイアス発
生手段２の動作を制御する制御回路、４は制御回路３の
動作を決める信号（DRAMの動作状態を示す▲▼信
号に同期した信号）の入力端子で従来例と同じものであ
る。５は電源投入時に常に制御回路３の動作を抑えるよ
うに設計された制限回路、６は制限回路５の動作を停止
させるリセット信号の入力端子である。 第２図は前述の制限回路５の一実施例の回路図であ
る。７はリセット信号の入力トランジスタ、８はコンテ
ンサ、９は負荷トランジスタ、10は駆動トランジスタ、
11は出力端子である。 以上のように構成された基板バイアス発生手段につい
て、以下、その動作を説明する。 まず、第１の基板バイアス発生手段１は制御回路３の
動作に無関係に動作する。第２の基板バイアス発生手段
２は制御回路３により動作するか停止するかを制御され
る。制御回路３の動作は入力端子４に加わる信号により
決定される。本実施例の場合、入力端子４への入力信号
（▲▼信号）がハイレベルのとき、すなわち、DR
AMがスタンバイ状態であるとき、第２の基板バイアス発
生手段２の動作を停止させる。入力端子４の信号（▲
▼信号）がローレベルのとき、すなわち、DRAMが動
作状態であるときには、第２の基板バイアス発生回路２
を動作させて、基板電位がプラス方向に変化するのを抑
える。ここまでの動作は従来例と同じであるが、制限回
路５は、電源投入時に、常に、制御回路３の動作を抑え
るように設計されているため、電源投入時には、能力の
大きな第２の基板バイアス発生手段２が動作する。 次に、第２図の制限回路の動作について説明する。電
源投入時に入力端子６のリセット信号がローレベルであ
れば、トランジスタ７はオフしているため、トランジス
タ10のゲートはローレベルとなり、トランジスタ10はオ
フとなり、出力端子11はハイレベルとなる。また、コン
デンサ８は充電されない。ここで、入力端子６がハイレ
ベルになれば、トランジスタ７はオンし、トランジスタ
10のゲートがハイレベルになり、トランジスタ10がオン
し、出力端子11はローレベルとなる。この時、コンデン
サ８は充電されるため、以後、入力端子６がローレベル
となっても、トランジスタ10のゲートがハイレベルを保
持し、出力端子11はローレベルを保持し続ける。この
時、制御回路３の動作は、出力端子11がハイレベルのと
きに抑えられるように設計されているものとする。した
がって、この回路構成で、自己基板のバイアス電位が所
定値未満のとき、入力端子６をローレベルに設定すれば
よく、この入力信号は、直接、基板バイアス電位から得
ればよい。 以上のように本実施例によれば、電源投入時において
も、制限回路５の動作により、能力の大きな第２の基板
バイアス発生手段を動作させることができ、これによっ
て、基板電位を素早く一定値にすることができる。 本実施例では能力の異なる２つの基板バイアス発生手
段と１つの制限回路を使用して、本体のLSIの状態がス
タンバイ時と動作時との２つの動作状態をもつものの場
合しか述べていないが、２つ以上の動作状態が存在する
LSIに応用して、その消費電力を効果的に低減すること
ができることはいうまでもない。 発明の効果 以上のように、本発明によると、能力の異なる２つの
基板バイアス発生手段と、前記２つの基板バイアス発生
手段のうち、能力の大きな基板バイアス発生手段の動作
を、本体部のLSIの動作状態に応じて制御する制御回路
と、前記制御回路の動作を、基板バイアス電位の所定値
未満で適切に抑える制限回路とをそなえたことにより、
基板バイアス発生装置の消費電力を効果的に低減すると
共に、必要に応じて、電源投入時から直ちに、前記制御
回路の動作を抑えて、能力の大きな基板バイアス発生手
段を動作させることにより素早く基板電位を一定値にす
ることができる。
いては、特性を改善するため、自己の基板電位を保持す
る、いわゆる、自己基板バイアス発生手段を搭載するこ
とが多くある。しかし、近年、低消費電力化が要望され
ることが多くなってきている中で、基板バイアス発生手
段自身の消費電力の低減が大きな課題となっている。と
りわけ、最近では、能力の異なる２つの基板バイアス発
生手段を有し、一方には連続的な動作機能を持たせ、他
方には、LSIの動作状態に応じて、前記基板バイアス発
生手段の能力の大きな方を制御回路によりオン／オフし
て、総じて、消費電力を低減するという機能をもった基
板バイアス発生装置が注目されている。 以下図面を参照しながら、上述した従来の複数の基板
バイアス発生手段をもつ基板のバイアス発生装置を、ダ
イナミック・ランダムアクセスメモリー（以下、DRAMと
略す）に応用した例について説明する。 第３図は前述した従来の基板バイアス発生装置の構成
を示すブロック図である。１は第１の基板バイアス発生
手段、２は第１の基板バイアス発生手段１よりも能力の
大きな第２の基板バイアス発生手段、３は第２の基板バ
イアス発生手段２の動作を制御する制御回路、４は制御
回路３の動作を決める信号（DRAMの動作状態を示す▲
▼信号に同期した信号）の入力端子である。 以上のように構成された基板バイアス発生装置につい
て、以下、その動作を説明する。 まず、第１の基板バイアス発生手段１は制御回路３の
動作に無関係に連続的に動作する。第２の基板バイアス
発生手段２は、制御回路３により、動作するか停止する
かのいずれかの機能が選択されるように制御される。制
御回路３の動作は入力端子４に加わる信号により決定さ
れる。この例の場合、入力信号（▲▼信号）がハ
イレベルのとき、すなわち、DRAMがスタンバイ状態であ
るとき、第２の基板バイアス発生手段２の動作を停止さ
せる。なお、第１の基板バイアス発生手段１は、第２の
基板バイアス発生手段にくらべて、能力は小さいが、DR
AMのスタンバイ状態で特性改善に必要な最小限の能力を
備えているものである。入力信号（▲▼信号）が
ローレベルのとき、すなわち、DRAMが動作状態であると
きには、第２の基板バイアス発生手段２を動作させて、
基板電位がプラス方向に変化するのを抑える。 以上の動作により、DRAMのスタンバイ時に、能力の大
きな第２の基板バイアス発生手段２を停止させることに
より、無駄な消費電流を抑えることができる。 発明が解決しようとする問題点 しかしながら上記のような構成では、電源投入時に、
入力端子４に加わる信号（▲▼信号）がハイレベ
ルであると、能力の大きな第２の基板バイアス発生手段
２は停止の状態を保持しており、能力の小さな方のみの
動作になるから、基板電位が一定値に達するまでに時間
が長くかかってしまう、すなわち、電源を投入してから
正常な動作が行えるまでの時間が長くかかってしまう。 本発明は、上記問題点に鑑み、電源投入時に入力端子
４に加わる信号（▲▼信号）がハイレベルであっ
ても、能力の大きな第２の基板バイアス発生手段２を動
作させて、素早く基板電位を一定値にさせる機能をもっ
た基板バイアス発生装置を提供するものである。 問題点を解決するための手段 上記問題点を解決するために、本発明の基板バイアス
発生装置は、半導体集積回路の動作状態を決める第１の
信号により制御され、前記第１の信号が第１の論理レベ
ルのときスタンバイ状態となる半導体集積回路に搭載さ
れた基板バイアス発生装置であって、第１の基板バイア
ス発生手段と、第２の基板バイアス発生手段と、前記第
１の信号及び前記第１の信号と異なる第２の信号を入力
とし、前記第２の信号が前記第１の論理レベルか、また
は前記第１の論理レベルと異なる第２の論理レベルかの
いずれかの所定の論理レベルであれば、前記第１の信号
に応答し、前記第１の信号が前記第１の論理レベルのと
き前記第２の基板バイアス発生手段の動作を停止させ、
また、前記第２の信号が前記所定の論理レベルと異なる
論理レベルであれば、前記第１の信号の論理レベルにか
かわらず前記第２の基板バイアス発生手段が常に動作す
るようにして、前記第２の基板バイアス発生手段の動作
を制御する制御手段と、リセット信号を入力とし、前記
第２の信号を出力とし、電源投入後、前記リセット信号
が入力されるまでの間、前記第２の信号を前記所定の論
理レベルと異なる論理レベルに保持し、前記リセット信
号の入力後は、前記第２の信号を前記所定の論理レベル
に保持して、電源投入時の前記制御手段の動作を制限す
る制限手段とをそなえたものである。 作用 本発明は、上記構成によって、電源投入時から前記制
限手段にリセット信号が加わるまでの間、前記制御手段
の動作を抑え、能力の大きな自己基板バイアス発生手段
を動作させることにより、基板のバイアス電位を素早く
一定値にすることができる。 実施例 以下、本発明の一実施例の基板バイアス発生装置を、
DRAM・LSIに応用した例について、図面を参照しながら
説明する。 第１図は実施例基板バイアス発生装置の構成を示すブ
ロック図である。１は第１の基板バイアス発生手段、２
は第１の基板バイアス発生手段１よりも能力の大きな第
２の基板バイアス発生手段、３は第２の基板バイアス発
生手段２の動作を制御する制御回路、４は制御回路３の
動作を決める信号（DRAMの動作状態を示す▲▼信
号に同期した信号）の入力端子で従来例と同じものであ
る。５は電源投入時に常に制御回路３の動作を抑えるよ
うに設計された制限回路、６は制限回路５の動作を停止
させるリセット信号の入力端子である。 第２図は前述の制限回路５の一実施例の回路図であ
る。７はリセット信号の入力トランジスタ、８はコンテ
ンサ、９は負荷トランジスタ、10は駆動トランジスタ、
11は出力端子である。 以上のように構成された基板バイアス発生手段につい
て、以下、その動作を説明する。 まず、第１の基板バイアス発生手段１は制御回路３の
動作に無関係に動作する。第２の基板バイアス発生手段
２は制御回路３により動作するか停止するかを制御され
る。制御回路３の動作は入力端子４に加わる信号により
決定される。本実施例の場合、入力端子４への入力信号
（▲▼信号）がハイレベルのとき、すなわち、DR
AMがスタンバイ状態であるとき、第２の基板バイアス発
生手段２の動作を停止させる。入力端子４の信号（▲
▼信号）がローレベルのとき、すなわち、DRAMが動
作状態であるときには、第２の基板バイアス発生回路２
を動作させて、基板電位がプラス方向に変化するのを抑
える。ここまでの動作は従来例と同じであるが、制限回
路５は、電源投入時に、常に、制御回路３の動作を抑え
るように設計されているため、電源投入時には、能力の
大きな第２の基板バイアス発生手段２が動作する。 次に、第２図の制限回路の動作について説明する。電
源投入時に入力端子６のリセット信号がローレベルであ
れば、トランジスタ７はオフしているため、トランジス
タ10のゲートはローレベルとなり、トランジスタ10はオ
フとなり、出力端子11はハイレベルとなる。また、コン
デンサ８は充電されない。ここで、入力端子６がハイレ
ベルになれば、トランジスタ７はオンし、トランジスタ
10のゲートがハイレベルになり、トランジスタ10がオン
し、出力端子11はローレベルとなる。この時、コンデン
サ８は充電されるため、以後、入力端子６がローレベル
となっても、トランジスタ10のゲートがハイレベルを保
持し、出力端子11はローレベルを保持し続ける。この
時、制御回路３の動作は、出力端子11がハイレベルのと
きに抑えられるように設計されているものとする。した
がって、この回路構成で、自己基板のバイアス電位が所
定値未満のとき、入力端子６をローレベルに設定すれば
よく、この入力信号は、直接、基板バイアス電位から得
ればよい。 以上のように本実施例によれば、電源投入時において
も、制限回路５の動作により、能力の大きな第２の基板
バイアス発生手段を動作させることができ、これによっ
て、基板電位を素早く一定値にすることができる。 本実施例では能力の異なる２つの基板バイアス発生手
段と１つの制限回路を使用して、本体のLSIの状態がス
タンバイ時と動作時との２つの動作状態をもつものの場
合しか述べていないが、２つ以上の動作状態が存在する
LSIに応用して、その消費電力を効果的に低減すること
ができることはいうまでもない。 発明の効果 以上のように、本発明によると、能力の異なる２つの
基板バイアス発生手段と、前記２つの基板バイアス発生
手段のうち、能力の大きな基板バイアス発生手段の動作
を、本体部のLSIの動作状態に応じて制御する制御回路
と、前記制御回路の動作を、基板バイアス電位の所定値
未満で適切に抑える制限回路とをそなえたことにより、
基板バイアス発生装置の消費電力を効果的に低減すると
共に、必要に応じて、電源投入時から直ちに、前記制御
回路の動作を抑えて、能力の大きな基板バイアス発生手
段を動作させることにより素早く基板電位を一定値にす
ることができる。
【図面の簡単な説明】
第１図は本発明の一実施例の構成を示すブロック図、第
２図は同実施例中の要部（制限回路）の回路図、第３図
は従来例の構成を示すブロック図である。 1,2……基板バイアス発生手段、３……制御回路、４…
…入力端子、５……制限回路、６……リセット端子。
２図は同実施例中の要部（制限回路）の回路図、第３図
は従来例の構成を示すブロック図である。 1,2……基板バイアス発生手段、３……制御回路、４…
…入力端子、５……制限回路、６……リセット端子。
Claims (1)
- (57)【特許請求の範囲】 １．半導体集積回路の動作状態を決める第１の信号によ
り制御され、前記第１の信号が第１の論理レベルのとき
スタンバイ状態となる半導体集積回路に搭載された基板
バイアス発生装置であって、第１の基板バイアス発生手
段と、第２の基板バイアス発生手段と、前記第１の信号
及び前記第１の信号と異なる第２の信号を入力とし、前
記第２の信号が前記第１の論理レベルか、または前記第
１の論理レベルと異なる第２の論理レベルかのいずれか
の所定の論理レベルであれば、前記第１の信号に応答
し、前記第１の信号が前記第１の論理レベルのとき前記
第２の基板バイアス発生手段の動作を停止させ、また、
前記第２の信号が前記所定の論理レベルと異なる論理レ
ベルであれば、前記第１の信号の論理レベルにかかわら
ず前記第２の基板バイアス発生手段が常に動作するよう
にして、前記第２の基板バイアス発生手段の動作を制御
する制御手段と、リセット信号を入力とし、前記第２の
信号を出力とし、電源投入後、前記リセット信号が入力
されるまでの間、前記第２の信号を前記所定の論理レベ
ルと異なる論理レベルに保持し、前記リセット信号の入
力後は、前記第２の信号を前記所定の論理レベルに保持
して、電源投入時の前記制御手段の動作を制限する制限
手段とをそなえた基板バイアス発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61282528A JP2786184B2 (ja) | 1986-11-27 | 1986-11-27 | 基板バイアス発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61282528A JP2786184B2 (ja) | 1986-11-27 | 1986-11-27 | 基板バイアス発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63136556A JPS63136556A (ja) | 1988-06-08 |
| JP2786184B2 true JP2786184B2 (ja) | 1998-08-13 |
Family
ID=17653630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61282528A Expired - Fee Related JP2786184B2 (ja) | 1986-11-27 | 1986-11-27 | 基板バイアス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2786184B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2724218B2 (ja) * | 1989-09-27 | 1998-03-09 | 株式会社東芝 | 半導体集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58119228A (ja) * | 1982-01-11 | 1983-07-15 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路 |
| JPH0618249B2 (ja) * | 1984-10-17 | 1994-03-09 | 富士通株式会社 | 半導体集積回路 |
-
1986
- 1986-11-27 JP JP61282528A patent/JP2786184B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63136556A (ja) | 1988-06-08 |
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