JPS6328058A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPS6328058A JPS6328058A JP61172076A JP17207686A JPS6328058A JP S6328058 A JPS6328058 A JP S6328058A JP 61172076 A JP61172076 A JP 61172076A JP 17207686 A JP17207686 A JP 17207686A JP S6328058 A JPS6328058 A JP S6328058A
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- JP
- Japan
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- substrate bias
- bias generation
- circuit
- generation circuit
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- Prior art date
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- Pending
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- 239000000758 substrate Substances 0.000 claims abstract description 52
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、基板バイアス発生回路をそなえた集積回路装
置に関する。
置に関する。
従来の技術
従来、ＬＳＩ回路において、接合容量を減らす等の特性
を改善するため、基板バイアス発生回路を搭載すること
が多くある。しかし、近年、低消費電力化の要望が多い
中で、基板バイアス発生回路自身の消費電力を低減させ
ることが大きな課題となっている。従来、そのような性
能をもたせたものとして、能力の異なる二つの基板バイ
アス発生回路を有し、本体ＬＳＩ回路の動作状態に応じ
て、前記二つの基板バイアス発生回路のうちの能力の大
きな一方を、制御回路により、オン、オフすることによ
り、消費電力を低減した基板バイアス発生回路がある。
を改善するため、基板バイアス発生回路を搭載すること
が多くある。しかし、近年、低消費電力化の要望が多い
中で、基板バイアス発生回路自身の消費電力を低減させ
ることが大きな課題となっている。従来、そのような性
能をもたせたものとして、能力の異なる二つの基板バイ
アス発生回路を有し、本体ＬＳＩ回路の動作状態に応じ
て、前記二つの基板バイアス発生回路のうちの能力の大
きな一方を、制御回路により、オン、オフすることによ
り、消費電力を低減した基板バイアス発生回路がある。
以下図面を参照しながら、上述した従来の基板バイアス
発生回路をダイナミックメモリに適用した例について説
明する。
発生回路をダイナミックメモリに適用した例について説
明する。
第２図は、従来の基板バイアス発生回路の構成を示すブ
ロック図である。１は第一の基板バイアス発生回路、２
は第二の基板バイアス発生回路、３は制御回路、４は入
力端子であり、以下、その動作について説明する。
ロック図である。１は第一の基板バイアス発生回路、２
は第二の基板バイアス発生回路、３は制御回路、４は入
力端子であり、以下、その動作について説明する。
まず、第一の基板バイアス発生回路１は制御回路３の動
作に無関係に動作する。第二の基板バイアス発生回路２
は、第一の基板バイアス回路１よりも能力の大きいもの
で、制御回路３により動作するか停止するかを制御され
る。制御回路３は入力端子４に加わる信号によりその動
作が決定される。ここでは、本体ＬＳＩ回路がダイナミ
ックメモリとして、入力端子４の信号がそのダイナミッ
クメモリの動作状態を決める行番地活性信号（以下、Ｒ
ＡＳ信号と略し、ＲＡＳ信号はその反転信号）に同期し
たものである例をのべる。入力信号＜ＲＡＳ信号は）が
ハイレベルの場合、すなわちダイナミックメモリがスタ
ンバイ状態である時、第二の基板バイアス発生回路２の
動作を停止させる。この時、第一の基板バイアス発生回
路１はスタンバイ状態で特性改善に必要な最小限の能力
を備えているものである。入力信号（ＲＡＳ信号）がロ
ーレベルの場合、すなわち、ダイナミックメモリが動作
状態である時には、第二の基板バイアス発生回路２を動
作させて基板電位が浅くなるのを抑える。
作に無関係に動作する。第二の基板バイアス発生回路２
は、第一の基板バイアス回路１よりも能力の大きいもの
で、制御回路３により動作するか停止するかを制御され
る。制御回路３は入力端子４に加わる信号によりその動
作が決定される。ここでは、本体ＬＳＩ回路がダイナミ
ックメモリとして、入力端子４の信号がそのダイナミッ
クメモリの動作状態を決める行番地活性信号（以下、Ｒ
ＡＳ信号と略し、ＲＡＳ信号はその反転信号）に同期し
たものである例をのべる。入力信号＜ＲＡＳ信号は）が
ハイレベルの場合、すなわちダイナミックメモリがスタ
ンバイ状態である時、第二の基板バイアス発生回路２の
動作を停止させる。この時、第一の基板バイアス発生回
路１はスタンバイ状態で特性改善に必要な最小限の能力
を備えているものである。入力信号（ＲＡＳ信号）がロ
ーレベルの場合、すなわち、ダイナミックメモリが動作
状態である時には、第二の基板バイアス発生回路２を動
作させて基板電位が浅くなるのを抑える。
以上の動作により、この従来例のダイナミックメモリで
は、スタンバイ時に能力の大きな第二の基板バイアス発
生回路を停止させることにより、無駄な消費電流を抑え
ることが出来る。
は、スタンバイ時に能力の大きな第二の基板バイアス発
生回路を停止させることにより、無駄な消費電流を抑え
ることが出来る。
発明が解決しようとする問題点
しかしながら上記のような構成では、電源投入 。
時に、入力端子４に加わる信号（ＲＡＳ信号）がハイレ
ベルであると、第二の能力の大きな基板バイアス発生回
路２が停止しており、基板電位が一定値に達するまでの
時間が長くかかってしまう。
ベルであると、第二の能力の大きな基板バイアス発生回
路２が停止しており、基板電位が一定値に達するまでの
時間が長くかかってしまう。
すなわち、従来のＬＳＩ回路では、電源を投入してから
正常な動作状態になるまでの時間が長くかかってしまう
と言う問題点を有していた。
正常な動作状態になるまでの時間が長くかかってしまう
と言う問題点を有していた。
本発明は上記問題点に鑑み、電源投入時に入力端子４に
加わる信号（ＲＡＳ信号）がハイレベルであっても、第
二の能力の大きな基板バイアス発生回路を動作させて素
早く基板電位を一定値にさせるものである。
加わる信号（ＲＡＳ信号）がハイレベルであっても、第
二の能力の大きな基板バイアス発生回路を動作させて素
早く基板電位を一定値にさせるものである。
問題点を解決するための手段
上記問題点を解決するために、本発明は、基板バイアス
発生回路およびその動作を制御するための制御回路に付
加して、電源投入時に、前記制御回路の動作を規制し得
るフリップフロップを設けたものである。
発生回路およびその動作を制御するための制御回路に付
加して、電源投入時に、前記制御回路の動作を規制し得
るフリップフロップを設けたものである。
作用
本発明によって、電源投入時からフリップフロップにそ
の状態を変えるリセット信号が加わるまでの間、前記制
御回路の動作を抑え、能力の大きな基板バイアス発生回
路を動作させることにより、基板電位を素早く一定値に
することができる。
の状態を変えるリセット信号が加わるまでの間、前記制
御回路の動作を抑え、能力の大きな基板バイアス発生回
路を動作させることにより、基板電位を素早く一定値に
することができる。
実施例
以下、本発明の一実施例の基板バイアス発生回路を、ダ
イナミックメモリに応用した例で、図面を参照しながら
説明する。
イナミックメモリに応用した例で、図面を参照しながら
説明する。
第１図は本発明実施例基板バイアス発生回路の構成を示
すブロック図である。１は第一の基板バイアス発生回路
、２は能力の大きな第二の基板バイアス発生回路、３は
制御回路、４は入力端子で、これらは従来例と同じもの
である。５はフリップフロップ、６はリセット端子であ
る。この基板バイアス発生回路について、以下、その動
作について説明する。
すブロック図である。１は第一の基板バイアス発生回路
、２は能力の大きな第二の基板バイアス発生回路、３は
制御回路、４は入力端子で、これらは従来例と同じもの
である。５はフリップフロップ、６はリセット端子であ
る。この基板バイアス発生回路について、以下、その動
作について説明する。
まず、第一の基板バイアス発生回路１は制御回路３の動
作に無関係に動作する。第二の基板バイアス発生回路２
は制御回路３により動作するか停止するかを制御される
。制御回路３は、入力端子４に加わる信号によりその動
作が決定される。本実施例の場合、入力端子４に加えら
れた入力信号（ＲＡＳ信号）がハイレベルの場合、すな
わち、ダイナミックメモリがスタンバイ状態である時、
制御回路３は、第二の基板バイアス発生回路２の動作を
停止させるように動作する。この時、第一の基板バイア
ス発生回路１はスタンバイ状、態で特性改善に必要な最
小限の能力を備えているものである。入力端子４への入
力信号（ＲＡＳ信号）がローレベルの場合、すなわち、
ダイナミックメモリが動作状態である時には、制御回路
３は動作せず、第二の基板バイアス発生回路２が動作状
態になり、これによって、基板電位が浅くなるのを抑え
る。ここまでの動作は従来例と同じであるが、フリップ
フロップ５は、その初期状態を、制御回路３が動作しな
いように設計されているため、電源投入時には、フリッ
プフロップ５のリセット端子６にリセット信号が加わる
まで、能力の大きな第二の基板バイアス発生回路２は動
作することができる。したがって、本実施例によれば、
電源投入時においても、フリップフロップ５の初期状態
により、能力の大きな第二の基板バイアス発生回路を動
作させることができ、これによって、基板電位を素早く
一定値にすることができる。
作に無関係に動作する。第二の基板バイアス発生回路２
は制御回路３により動作するか停止するかを制御される
。制御回路３は、入力端子４に加わる信号によりその動
作が決定される。本実施例の場合、入力端子４に加えら
れた入力信号（ＲＡＳ信号）がハイレベルの場合、すな
わち、ダイナミックメモリがスタンバイ状態である時、
制御回路３は、第二の基板バイアス発生回路２の動作を
停止させるように動作する。この時、第一の基板バイア
ス発生回路１はスタンバイ状、態で特性改善に必要な最
小限の能力を備えているものである。入力端子４への入
力信号（ＲＡＳ信号）がローレベルの場合、すなわち、
ダイナミックメモリが動作状態である時には、制御回路
３は動作せず、第二の基板バイアス発生回路２が動作状
態になり、これによって、基板電位が浅くなるのを抑え
る。ここまでの動作は従来例と同じであるが、フリップ
フロップ５は、その初期状態を、制御回路３が動作しな
いように設計されているため、電源投入時には、フリッ
プフロップ５のリセット端子６にリセット信号が加わる
まで、能力の大きな第二の基板バイアス発生回路２は動
作することができる。したがって、本実施例によれば、
電源投入時においても、フリップフロップ５の初期状態
により、能力の大きな第二の基板バイアス発生回路を動
作させることができ、これによって、基板電位を素早く
一定値にすることができる。
本実施例は２つの能力の異なる基板バイアス発生回路と
１つのフリップフロップを使用しＬＳＩ回路の状態はス
タンバイ時と動作時との２つの動作状態について述べた
が、一般的には、２つ以上の基板バイアス発生回路を使
用し、２つ以上の動作状態が存在するＬＳＩ回路に応用
し、効果的に消費電力を低減することができることはい
うまでもない。
１つのフリップフロップを使用しＬＳＩ回路の状態はス
タンバイ時と動作時との２つの動作状態について述べた
が、一般的には、２つ以上の基板バイアス発生回路を使
用し、２つ以上の動作状態が存在するＬＳＩ回路に応用
し、効果的に消費電力を低減することができることはい
うまでもない。
発明の効果
以上のように本発明は能力の異なる２つの基板バイアス
発生回路と、前記２つの基板バイアス発生回路の内の能
力の大きな基板バイアス発生回路の動作を、本体ＬＳＩ
回路の動作状態に応じて、制御する制御回路と、前記制
御回路の動作を抑えるフリップフロップとからなり、電
源投入時からリセット信号が加わるまでの間、フリップ
フロップの所定初期状態によって、前記制御回路の動作
を抑え、それとともに、能力の大きな基板バイアス発生
回路を動作させることにより、電源投入時に素早（基板
電位を一定値にすることができる。
発生回路と、前記２つの基板バイアス発生回路の内の能
力の大きな基板バイアス発生回路の動作を、本体ＬＳＩ
回路の動作状態に応じて、制御する制御回路と、前記制
御回路の動作を抑えるフリップフロップとからなり、電
源投入時からリセット信号が加わるまでの間、フリップ
フロップの所定初期状態によって、前記制御回路の動作
を抑え、それとともに、能力の大きな基板バイアス発生
回路を動作させることにより、電源投入時に素早（基板
電位を一定値にすることができる。
第１図は本発明の一実施例の基板バイアス回路を示すブ
ロック図、第２図は従来例の構成を示すブロック図であ
る。 １．２・・・・・・第一、第二の基板バイアス発生回路
、３・・・・・・制御回路、４・・・・・・入力端子、
５・・・・・・フリップフロップ、６・・・・・・リセ
ット端子。
ロック図、第２図は従来例の構成を示すブロック図であ
る。 １．２・・・・・・第一、第二の基板バイアス発生回路
、３・・・・・・制御回路、４・・・・・・入力端子、
５・・・・・・フリップフロップ、６・・・・・・リセ
ット端子。
Claims (1)
- 基板バイアス発生回路と、前記基板バイアス発生回路
の動作を制御する制御回路と、電源投入時からリセット
信号が加わるまでの間、前記制御回路の動作を抑えるフ
リップフロップとをそなえたことを特徴とする集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61172076A JPS6328058A (ja) | 1986-07-22 | 1986-07-22 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61172076A JPS6328058A (ja) | 1986-07-22 | 1986-07-22 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6328058A true JPS6328058A (ja) | 1988-02-05 |
Family
ID=15935094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61172076A Pending JPS6328058A (ja) | 1986-07-22 | 1986-07-22 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6328058A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0512861A (ja) * | 1991-07-04 | 1993-01-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5469099A (en) * | 1992-06-17 | 1995-11-21 | Mitsubishi Denki Kabushiki Kaisha | Power-on reset signal generator and operating method thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS599729A (ja) * | 1982-07-07 | 1984-01-19 | Mitsubishi Electric Corp | 半導体装置 |
| JPS6195561A (ja) * | 1984-10-17 | 1986-05-14 | Fujitsu Ltd | 半導体集積回路 |
-
1986
- 1986-07-22 JP JP61172076A patent/JPS6328058A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS599729A (ja) * | 1982-07-07 | 1984-01-19 | Mitsubishi Electric Corp | 半導体装置 |
| JPS6195561A (ja) * | 1984-10-17 | 1986-05-14 | Fujitsu Ltd | 半導体集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0512861A (ja) * | 1991-07-04 | 1993-01-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5469099A (en) * | 1992-06-17 | 1995-11-21 | Mitsubishi Denki Kabushiki Kaisha | Power-on reset signal generator and operating method thereof |
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