JPH05225360A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 半導体集積回路の消費電力を低減と誤動作の
防止をする。 【構成】 電源端子ＶＣＣ１と電源端子ＶＣＣ２が、そ
れぞれ独立の電源ライン４，７に接続される。５、８は
それぞれ入力端子ＩＮ１，ＩＮ２の内部信号ライン、６
はＧＮＤライン、１１１は切り換え回路、及びＣＮＴ１
は制御信号端子を示し、電源系統の切り替えにより、消
費電力及び発熱量を低減する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】複数の回路を１チップ化した半導
体集積回路に関し、特に、半導体集積回路の省電力を達
成する複数電源型半導体集積回路に関する。

【０００２】

【従来の技術】従来技術の半導体集積回路は、例えば、
「日立高速ＣＭＯＳゲートアレイ ＨＧ62Ｅシリーズ
デザインマニュアル」（ＡＤＪ-806-001） １５３頁に
記載されている入力バッファ ＴＴＬレベル Ｐｕｌｌ
−ｕｐ抵抗付きとして示されている入力バッファがあ
る。これは、５Ｖ（ボルト）の単一系統の電源で動作す
る。

【０００３】

【発明が解決しようとする課題】従来技術に係る上記半
導体集積回路を図３に示す。従来技術の単一電源で動作
する、この半導体集積回路を用いた情報処理機器をレジ
ュ−ム状態（プログラム実行途中の状態、例えばＣＰＵ
のレジスタの状態やメモリの内容などを保持し、他の不
要回路の電源を切り、節電を行う状態）にすると、入力
信号端子ＩＮ１、ＩＮ２が接地状態（以下ＧＮＤ）とな
る。

【０００４】そのため、半導体集積回路９の電源端子Ｖ
ＣＣ１に、例えば、５ボルトが給電されていると、プル
アップ抵抗付入力バッファ２３、２４のプルアップ抵抗
２１、２２を通し、電源端子ＶＣＣ１から入力端子ＩＮ
１，ＩＮ２に電流（５ボルト／（プルアップ抵抗２１の
抵抗値＋５ボルト／プルアップ抵抗２２の抵抗値））が
流れ出てしまい、上記半導体集積回路９の消費電力が多
くなってしまうという問題があった。

【０００５】これを解決するために、例えば、特開平２
−４０９３４号公報記載のように１チップ内の回路を複
数の電源系統に分けて、レジューム時等のパワーセーブ
時には、その内のいくつかの電源系統には、電源を付加
しないことにより、電力の節約を図るものがある。

【０００６】しかし、この方法を用いた場合には、以下
の図６に示すような問題がある。

【０００７】図６は、電源の出力を切り換えて、負荷し
ないようにした時における電圧波形である。電源電圧が
今５ボルトのとき、電源を遮断すると、外部の電源が有
するコンデンサにある電荷を放電するため電圧はのよ
うに徐々に降下する。また、５ボルトから、３．３ボル
トに効果するときには、のような波形になる。のよ
うに徐々に電圧が降下すると、半導体集積回路内部の回
路が誤動作する可能性や内部素子が破壊される可能性が
ある。

【０００８】本発明の目的は、上記半導体集積回路の消
費電力を低減し、また、上記半導体集積回路を用いた情
報処理機器全体の消費電力をも低減しながら、回路の誤
動作を防ぐことにある。

【０００９】

【課題を解決するための手段】上記目的は、複数の回路
を１チップ化した半導体集積回路において、複数の電源
端子と、上記電源端子にそれぞれ接続された独立な電源
系統を有し、上記内部の回路のうち少なくとも１つに上
記電源系統を印加するかどうかの制御信号を受付ける制
御信号端子と、上記制御信号により、上記内部回路に上
記電源系統を印加する切り換え手段とを有すること達成
できる。

【００１０】また、複数の回路を１チップ化した半導体
集積回路において、電源端子の電圧により駆動され、さ
らに、上記内部の回路のうち少なくとも１つに上記電源
系統を印加するかどうかの情報を受付ける書き込み信号
端子と、上記情報を記憶するレジスタと、上記情報によ
り、上記内部回路に上記電源系統を印加する切り換え手
段とを有することにより、達成できる。

【００１１】また、電源端子からの１種類のみの電圧で
動作する半導体集積回路において、上記電源端子からの
電圧を上記半導体集積回路内部で同一電圧または異なる
電圧で２つ以上の電源系統に分割して、上記内部の回路
のうち少なくとも１つに上記電源系統を印加するかどう
かの制御信号を受付ける制御信号端子と、上記制御信号
により、上記内部回路に上記電源系統を印加する切り換
え手段とを有することにより、達成できる。

【００１２】また、電源端子からの１種類のみの電圧で
動作する半導体集積回路において、上記電源端子からの
電圧を上記半導体集積回路内部で同一電圧または異なる
電圧で２つ以上の電源系統に分割して、上記内部の回路
のうち少なくとも１つに上記電源系統を印加するかどう
かの情報を受付ける書き込み信号端子と、上記情報を記
憶するレジスタと、上記情報により、上記内部回路に上
記電源系統を印加する切り換え手段とを有することによ
り、達成できる。

【００１３】

【作用】複数の回路を１チップ化した半導体集積回路に
おいて、電源端子の電圧により駆動される内部回路を、
上記内部の回路のうち少なくとも１つに上記電源系統を
印加するかどうかの制御信号により、電圧を付加しない
ことにより、消費電力の低減及び熱量発生による温度上
昇の防止が達成できる。また、切り換え手段を設けるこ
とにより、電源ラインの出力電圧は図７のようになり、
瞬時にたとえば５ボルトレベルからＧＮＤレベルに、ま
たは５ボルトレベルからたとえば、３．３ボルトレベル
に切り換えることができる。

【００１４】複数の回路を１チップ化した半導体集積回
路において、電源端子の電圧により駆動される内部回路
を、上記内部の回路のうち少なくとも１つに上記電源系
統を印加するかどうかの情報により、付加しないこと
で、消費電力の低減及び熱量発生による温度上昇の防止
が達成できる。

【００１５】複数の回路を１チップ化し、電源端子から
の１種類のみの電圧で動作する半導体集積回路におい
て、上記電源端子からの電圧を上記半導体集積回路内部
で同一電圧または異なる電圧で２つ以上の電源系統に分
割して、上記内部の回路のうち少なくとも１つに上記電
源系統を印加するかどうかの制御信号で、各電源系統へ
の電圧の付加を制御することにより、消費電力の低減及
び熱量発生による温度上昇の防止が達成できる。

【００１６】複数の回路を１チップ化し、電源端子から
の１種類のみの電圧で動作する半導体集積回路におい
て、上記電源端子からの電圧を上記半導体集積回路内部
で同一電圧または異なる電圧で２つ以上の電源系統に分
割して、上記内部の回路のうち少なくとも１つに上記電
源系統を印加するかどうかの情報で各電源系統への電圧
の付加を制御することにより、消費電力の低減及び熱量
発生による温度上昇の防止が達成できる。

【００１７】

【実施例】本発明の一実施例を図５により説明する。図
５は図１の本発明のメモリ制御ＬＳＩ（半導体集積回
路）１０２を用いた情報処理システムの全体ブロック図
である。１００はＣＰＵで、５ボルトで動作する。１０
１はデ−タ及びアドレスのバスである。１０２は本発明
を用いたメモリ制御ＬＳＩ（半導体集積回路）で、内部
回路は５ボルト電源１０７０及び３．３ボルト電源１０
７１により駆動される。１０３はメインメモリであり、
３．３ボルト電源１０７１により駆動され、メモリ制御
ＬＳＩ（半導体集積回路）１０２から出力される制御信
号１０２０（３．３ボルト）で制御される。１０４は表
示制御ＬＳＩ（半導体集積回路）であり、５ボルト電源
１０７０で駆動される。１０４０は、表示メモリ１０６
へのデ−タ及び表示メモリからのデ−タである。１０４
１は表示メモリを制御するための制御信号である。１０
５はＣＲＴディスプレイである。１０７は５ボルト電源
１０７０及び３．３ボルト電源１０７１を生成する電源
回路である。１０２１はＣＰＵ１００とメモリ制御ＬＳ
Ｉ（半導体集積回路）１０２間の制御信号である。

【００１８】次に、本発明の動作について説明する。通
常動作時、５ボルト電源１０７０及び３．３ボルト電源
１０７１は通電され、ＣＰＵ１００とメモリ制御ＬＳＩ
（半導体集積回路）１０２、メインメモリ１０３、表示
制御ＬＳＩ（半導体集積回路）１０４、ＣＲＴディスプ
レイ１０５は動作している。一方、レジュ−ム時にはメ
モリ制御ＬＳＩ（半導体集積回路）１０２、メインメモ
リ１０３にだけ、３．３ボルト電源１０７１が通電され
るので動作するが、ＣＰＵ１００、表示メモリ１０６等
の他のデバイスなどは、５ボルト電源１０７０が通電さ
れないので、動作しない。

【００１９】本発明では、メモリ制御ＬＳＩ（半導体集
積回路）１０２では、５ボルト電源１０７０で動作する
のが、図１の入力バッファ２３及びインバ−タ３１であ
り、３．３ボルト電源１０７１で動作するのが、図１の
入力バッファ２４及びインバ−タ３２である。従来技術
では、レジュ−ム中に図１の入力バッファ２４及びイン
バ−タ３２を５ボルト電源１０７０で駆動させないこと
ができなかった。しかし、本発明では、レジュ−ム中に
５ボルト電源１０７０のかわりに、別電源の３．３ボル
ト電源１０７１で図１の入力バッファ２４及びインバ−
タ３２を駆動できる。そのため、従来技術に比べ、省電
力化を図れる。

【００２０】本発明の別の実施例を図７、図１で説明す
る。本実施例は、図１のように半導体集積回路内部で、
電源電圧ＶＣＣ２の電源ライン７とＧＮＤライン６とを
切り換える。

【００２１】その構成と動作を説明する。本回路１Ａ
は、インバ−トゲ−ト３１，３２と、インバ−トゲ−ト
３１の電源ライン４と、インバ−トゲ−ト３２の電源ラ
イン７と、電源端子ＶＣＣ１と、電源端子ＶＣＣ２と、
入力端子ＩＮ１，ＩＮ２の内部信号ライン５，８と、Ｇ
ＮＤライン６とを有する。

【００２２】インバ−トゲ−ト３１、３２は図２の
（ｂ）に等価回路を示す。

【００２３】電源ライン４、７は、独立の電源系統であ
る。電源端子ＶＣＣ１と電源端子ＶＣＣ２が、それぞれ
電源ラインに接続される。

【００２４】本発明では、単一電源以外の１つ以上の別
電源を設け、別電源に電源端子ＶＣＣ２が接続され、別
電源により、半導体集積回路１内部の入力バッファ２４
やインバ−トゲ−ト３２の内部論理回路を駆動する。こ
れにより、本発明の半導体集積回路１を用いた情報処理
機器をレジュ−ム状態にしたときに、図１のように半導
体集積回路１の電源端子ＶＣＣ２に給電しないので、プ
ルアップ抵抗付入力バッファのプルアップ抵抗を通し、
電源端子ＶＣＣ２から入力端子ＩＮ２に電流（５ボルト
／プルアップ抵抗２２の抵抗値）が流れ出ることはな
い。また、インバ−トゲ−ト３２が動作しないので、そ
の分の消費電流も低減できる。

【００２５】そのため、本発明の半導体集積回路は、従
来技術の半導体集積回路に比べ、消費電力を低減するこ
とが出来る。また、本発明の半導体集積回路を用いた情
報処理機器全体の消費電力をも低減することが出来る。

【００２６】いま、電源電圧ＶＣＣ１に３．３ボルト
が、電源電圧ＶＣＣ２に５ボルトが通電されているとす
る。システムが通常に動作している時（通常動作時）
は、電源ライン１１１２に電源ライン７が接続するよう
制御信号線１１１１で切り換え手段１１１を制御し、Ｃ
ＭＯＳ型インバ−タ３１、３２を電源電圧ＶＣＣ２で動
作させる。また、レジュ−ム時やパワ−セ−ブモ−ド時
（キ−入力やマウスの移動などがなかった場合には、Ｃ
ＰＵの動作周波数を遅くしたりして、省電力化を図るモ
−ド）に、不必要な回路に通電しないため、電源ライン
１１１２にＧＮＤライン６が接続するよう切り換え手段
１１１を制御信号線１１１１で制御する。そうすれば、
レジュ−ム時やパワ−セ−ブモ−ド時にＣＭＯＳ型イン
バ−タ３２を動作するための電力を削減でき、省電力化
を図れる。また、切り換え手段１１１を設けることによ
り、電源ライン１１１２の出力電圧は図７のようにな
り、瞬時に５ボルトレベルからＧＮＤレベルに、または
５ボルトレベルから３．３ボルトレベルに切り換えるこ
とができる。

【００２７】図９は、ＣＭＯＳ型インバ−タ３１、３２
の替わりに、バイポ−ラトランジスタ型インバ−タ３
３、３４を用いた半導体集積回路１Ｂである。この場合
の動作も図１と同様であり、同等の省電力効果を得るこ
とができる。

【００２８】本発明の別の実施例を図１０で説明する。
１Ｃは本発明を用いた半導体集積回路である。４は電源
電圧ＶＣＣ１の電源ラインである。６はＧＮＤラインで
ある。１１１は電源ライン４とＧＮＤライン６とを切り
換える切り換え手段であり、その切り換えは、制御信号
線１１１１で行う。１１１２は電源ラインであり、出力
電圧は電源電圧ＶＣＣ１レベルかＧＮＤレベルである。
３１はＣＭＯＳ型インバ−タで、電源電圧ＶＣＣ１で駆
動する。３２もＣＭＯＳ型インバ−タで、電源ライン１
１１２の電圧で駆動する。

【００２９】通常動作時は、切り換え手段１１１を電源
ライン１１１２に電源ライン４が接続されるように切り
換え、ＣＭＯＳ型インバ−タ３１、３２を動作させる。
また、レジュ−ム時やパワ−セ−ブモ−ド時には、電源
ライン１１１２にＧＮＤラインが接続するよう切り換え
手段１１１を制御信号線１１１１で制御する。 そうす
れば、レジュ−ム時やパワ−セ−ブモ−ド時にＣＭＯＳ
型インバ−タ３２を動作するための電力を削減でき、省
電力化を図れる。

【００３０】図１１は、ＣＭＯＳ型インバ−タ３１、３
２の替わりに、バイポ−ラトランジスタ型インバ−タ３
３、３４を用いた半導体集積回路１Ｄである。この場合
の動作も図１０と同様であり、同等の省電力効果を得る
ことができる。

【００３１】本発明の別の実施例を図１２で説明する。
１Ｅは本発明を用いた半導体集積回路である。４は電源
電圧ＶＣＣ１の電源ラインである。６はＧＮＤラインで
ある。７は電源電圧ＶＣＣ２の電源ラインである。１１
０は電源ライン４とＧＮＤライン６とを切り換える切り
換え手段であり、その切り換えの制御は、制御信号線１
１０１で行う。１１１は電源ライン７とＧＮＤライン６
とを切り換える切り換え手段であり、その切り換えの制
御は、制御信号線１１１１で行う。１１０２は電源ライ
ンであり、出力電圧は電源電圧ＶＣＣ１レベルかＧＮＤ
レベルである。１１１２は電源ラインであり、出力電圧
は電源電圧ＶＣＣ２レベルかＧＮＤレベルである。３１
はＣＭＯＳ型インバ−タで、電源ライン１１０２で駆動
する。３２もＣＭＯＳ型インバ−タで、電源ライン１１
１２で駆動する。

【００３２】通常動作時は、切り換え手段１１０を電源
ライン１１０２に電源ライン４が接続されるように切り
換える。同様に、切り換え手段１１１を電源ライン１１
１２に電源ライン７が接続されるように切り換える。こ
のようにして、ＣＭＯＳ型インバ−タ３１を電源電圧Ｖ
ＣＣ１で駆動し、ＣＭＯＳ型インバ−タ３２を電源電圧
ＶＣＣ２で駆動動作させる。

【００３３】また、パワ−セ−ブモ−ド時には、例え
ば、切り換え手段１１１を電源ライン１１１２にＧＮＤ
ライン６が接続されるように切り換える。このようにし
て、ＣＭＯＳ型インバ−タ３１は、そのまま電源電圧Ｖ
ＣＣ１で駆動し、ＣＭＯＳ型インバ−タ３２を電源電圧
ＶＣＣ２で駆動することを停止し、省電力化を図る。

【００３４】さらに、レジュ−ム時には、例えば、切り
換え手段１１０を電源ライン１１０２にＧＮＤライン６
が接続されるように切り換える。同様に、切り換え手段
１１１を電源ライン１１１２に電源ライン７が接続され
るように切り換える。このようにして、ＣＭＯＳ型イン
バ−タ３２を電源電圧ＶＣＣ２で駆動し、ＣＭＯＳ型イ
ンバ−タ３１を電源電圧ＶＣＣ１で駆動することを停止
し、省電力化を図る。

【００３５】図１３は、ＣＭＯＳ型インバ−タ３１、３
２の替わりに、バイポ−ラトランジスタ型インバ−タ３
３、３４を用いた半導体集積回路１Ｆである。この場合
の動作も図１２と同様であり、同等の省電力効果を得る
ことができる。

【００３６】本発明の別の実施例を図１４で説明する。
１Ｇは本発明を用いた半導体集積回路である。４は電源
電圧ＶＣＣ１の電源ラインである。６はＧＮＤラインで
ある。７は電源電圧ＶＣＣ２の電源ラインである。１１
１２は電源ラインであり、出力電圧は電源電圧ＶＣＣ２
レベルかＧＮＤレベルである。３１はＣＭＯＳ型インバ
−タで、電源ライン４で駆動する。３２もＣＭＯＳ型イ
ンバ−タで、電源ライン１１１２で駆動する。１１１は
電源ライン７とＧＮＤライン６とを切り換える切り換え
手段であり、その切り換えの制御は、制御信号線１１１
１で行う。制御信号線１１１１はレジスタ１１１３で保
持している情報で生成し、そのレジスタ１１１３への情
報の設定は、書き込み信号線１１１４により、行う。

【００３７】通常動作時は、レジスタ１１１３に書き込
み信号線１１１４で所定の値を設定して、切り換え手段
１１１が電源ライン１１１２に電源ライン７を接続し、
ＣＭＯＳ型インバ−タ３２を電源電圧ＶＣＣ２で駆動す
る。

【００３８】レジュ−ム時やパワ−セ−ブモ−ド時は、
レジスタ１１１３に書き込み信号線１１１４で所定の値
を設定して、制御信号線１１１１で、電源ライン１１１
２にＧＮＤライン６を接続し、ＣＭＯＳ型インバ−タ３
２を電源電圧ＶＣＣ２で駆動することを停止し、省電力
化を図る。

【００３９】図１５は、ＣＭＯＳ型インバ−タ３１、３
２の替わりに、バイポ−ラトランジスタ型インバ−タ３
３、３４を用いた半導体集積回路１Ｈである。この場合
の動作も図１４と同様であり、同等の省電力効果を得る
ことができる。

【００４０】本発明の別の実施例を図１６で説明する。
１Ｋは本発明を用いた半導体集積回路である。４は電源
電圧ＶＣＣ１の電源ラインである。６はＧＮＤラインで
ある。１１１２は電源ラインであり、出力電圧は電源電
圧ＶＣＣ１レベルかＧＮＤレベルである。３１はＣＭＯ
Ｓ型インバ−タで、電源ライン４で駆動する。３２もＣ
ＭＯＳ型インバ−タで、電源ライン１１１２で駆動す
る。１１１は電源ライン４とＧＮＤライン６とを切り換
える切り換え手段であり、その切り換えの制御は、制御
信号線１１１１で行う。制御信号線１１１１はレジスタ
１１１３で保持している情報で生成し、そのレジスタ１
１１３への情報の設定は、書き込み信号線１１１４によ
り行う。

【００４１】通常動作時は、レジスタ１１１３に書き込
み信号線１１１４で所定の値を設定して、切り換え手段
１１１が電源ライン１１１２に電源ライン４を接続し、
ＣＭＯＳ型インバ−タ３２を電源電圧ＶＣＣ１で駆動す
る。

【００４２】レジュ−ム時やパワ−セ−ブモ−ド時は、
レジスタ１１１３に書き込み信号線１１１４で所定の値
を設定して、制御信号線１１１１で電源ライン１１１２
にＧＮＤライン６を接続し、ＣＭＯＳ型インバ−タ３２
を電源電圧ＶＣＣ１で駆動することを停止し、省電力化
を図る。

【００４３】図１７は、ＣＭＯＳ型インバ−タ３１、３
２の替わりに、バイポ−ラトランジスタ型インバ−タ３
３、３４を用いた半導体集積回路１Ｌである。この場合
の動作も図１６と同様であり、同等の省電力効果を得る
ことができる。

【００４４】本発明の別の実施例を図１８で説明する。
１Ｍは本発明を用いた半導体集積回路である。４は電源
電圧ＶＣＣ１の電源ラインである。６はＧＮＤラインで
ある。１１１２は電源ラインであり、出力電圧は電源ラ
イン１１１６（本実施例では３．３ボルト）のレベルか
ＧＮＤレベルである。３１はＣＭＯＳ型インバ−タで、
電源ライン４で駆動する。３２もＣＭＯＳ型インバ−タ
で、電源ライン１１１２で駆動する。１１１は電源ライ
ン１１１６とＧＮＤライン６とを切り換える切り換え手
段であり、その切り換えの制御は、制御信号線１１１１
で行う。１１１５は降圧手段であり、電源電圧ＶＣＣ１
の電圧（本実施例では５ボルト）を３．３ボルトに降圧
し、電源ライン１１１６に出力する。

【００４５】通常動作時は、切り換え手段１１１を電源
ライン１１１２に電源ライン１１１６が接続されるよう
に切り換える。このようにして、ＣＭＯＳ型インバ−タ
３１を５ボルトで駆動し、ＣＭＯＳ型インバ−タ３２を
３．３ボルトで駆動動作させることができる。

【００４６】また、パワ−セ−ブモ−ド時やレジュ−ム
時には、切り換え手段１１１を電源ライン１１１２にＧ
ＮＤライン６が接続されるように制御信号線１１１１で
制御して切り換える。このようにして、ＣＭＯＳ型イン
バ−タ３２を電源ライン１１１６で駆動することを停止
し、省電力化を図る。

【００４７】図１９は、図１８の降圧手段１１１５の替
わりに電圧変換手段である昇圧手段１１１７を用いた半
導体集積回路１Ｎである。この場合の動作も図１８と同
様であり、ＣＭＯＳ型インバ−タ３２を動作させるため
の電力を低減できる。

【００４８】図２０は、図１８でＣＭＯＳ型インバ−タ
３１、３２のかわりに、バイポ−ラトランジスタ型イン
バ−タ３３、３４を用い、外部から与えられた電圧を昇
圧または降圧し駆動する場合の実施例である。１Ｐは本
発明を用いた半導体集積回路である。４Ｂは電源電圧Ｖ
ＣＣ１の電源ラインである。６ＢはＧＮＤラインであ
る。１１１２Ｂは電源ラインであり、出力電圧は電源ラ
イン１１１９１のレベルかＧＮＤレベルである。３３は
バイポ−ラトランジスタ型インバ−タ３３で、電源ライ
ン４Ｂで駆動する。３４もバイポ−ラトランジスタ型イ
ンバ−タで、電源ライン１１１２Ｂで駆動する。１１１
Ｂは電源ライン１１１９１とＧＮＤライン６Ｂとを切り
換える切り換え手段であり、その切り換えの制御は、制
御信号線１１１１Ｂで行う。１１１９は昇圧／降圧手段
であり、電源ライン４Ｂの電源電圧ＶＣＣ１を昇圧また
は降圧し、電源ライン１１１９１に出力する。

【００４９】通常動作時は、切り換え手段１１１Ｂを制
御信号線１１１１Ｂで制御し、電源ライン１１１２Ｂに
電源ライン４Ｂの電源電圧ＶＣＣ１を昇圧／降圧手段１
１１９で昇圧または降圧した電圧の電源ライン１１１９
１を電源ライン１１１２Ｂに接続する。

【００５０】また、パワ−セ−ブモ−ド時やレジュ−ム
時には、切り換え手段１１１Ｂを電源ライン１１１２Ｂ
にＧＮＤライン６Ｂが接続されるように制御信号線１１
１１Ｂで制御して切り換える。このようにして、バイポ
−ラトランジスタ型インバ−タ３４を電源ライン１１１
６で駆動することを停止し、省電力化を図る。

【００５１】図２１は、図２０での切り換え手段１１１
Ｂの切り換え制御を外部からの情報のかわりに、レジス
タ１１１３で保持している情報で行う実施例である。

【００５２】１Ｑは本発明を用いた半導体集積回路であ
る。４は電源電圧ＶＣＣ１の電源ラインである。６はＧ
ＮＤラインである。１１１２は電源ラインであり、出力
電圧は電源ライン１１１６（本実施例では３．３ボル
ト）のレベルかＧＮＤレベルである。３１はＣＭＯＳ型
インバ−タで、電源ライン４で駆動する。３２もＣＭＯ
Ｓ型インバ−タで、電源ライン１１１２で駆動する。１
１１は電源ライン１１１６とＧＮＤライン６とを切り換
える切り換え手段であり、その切り換えの制御は、制御
信号線１１１１で行う。１１１５は降圧手段であり、電
源電圧ＶＣＣ１の電圧（本実施例では５ボルト）を３．
３ボルトに降圧し、電源ライン１１１６に出力する。１
１１２は電源ラインであり、出力電圧は電源電圧ＶＣＣ
１レベルかＧＮＤレベルである。制御信号線１１１１は
レジスタ１１１３で保持している情報で生成し、そのレ
ジスタ１１１３への情報の設定は、書き込み信号線１１
１４により行う。

【００５３】通常動作時は、レジスタ１１１３に書き込
み信号線１１１４で所定の値を設定して、切り換え手段
１１１が電源ライン１１１２に電源ライン１１１６を接
続し、ＣＭＯＳ型インバ−タ３２を電源ライン１１１６
の電圧（３．３ボルト）で駆動する。

【００５４】レジュ−ム時やパワ−セ−ブモ−ド時は、
レジスタ１１１３に書き込み信号線１１１４で所定の値
を設定して、制御信号線１１１１で電源ライン１１１２
にＧＮＤライン６を接続し、ＣＭＯＳ型インバ−タ３２
を電源ライン１１１６の電圧（３．３ボルト）で駆動す
ることを停止し、省電力化を図る。

【００５５】図２２は、降圧手段１１１５のかわりに、
昇圧手段１１１７を用いた実施例である。

【００５６】１Ｒは本発明を用いた半導体集積回路であ
る。４は電源電圧ＶＣＣ１の電源ラインである。６はＧ
ＮＤラインである。１１１２は電源ラインであり、出力
電圧は電源ライン１１１８（本実施例では５ボルト）の
レベルかＧＮＤレベルである。３１はＣＭＯＳ型インバ
−タで、電源ライン４で駆動する。３２もＣＭＯＳ型イ
ンバ−タで、電源ライン１１１２で駆動する。１１１は
電源ライン１１１６とＧＮＤライン６とを切り換える切
り換え手段であり、その切り換えの制御は、制御信号線
１１１１で行う。１１１７は昇圧手段であり、電源電圧
ＶＣＣ１の電圧（本実施例では３．３ボルト）を５ボル
トに昇圧し、電源ライン１１１６に出力する。制御信号
線１１１１はレジスタ１１１３で保持している情報で生
成し、そのレジスタ１１１３への情報の設定は、書き込
み信号線１１１４により行う。

【００５７】通常動作時は、レジスタ１１１３に書き込
み信号線１１１４で所定の値を設定して、切り換え手段
１１１が電源ライン１１１２に電源ライン１１１８を接
続し、ＣＭＯＳ型インバ−タ３２を電源ライン１１１６
の電圧（５ボルト）で駆動する。 レジュ−ム時やパワ
−セ−ブモ−ド時は、レジスタ１１１３に書き込み信号
線１１１４で所定の値を設定して、制御信号線１１１１
で電源ライン１１１２にＧＮＤライン６を接続し、ＣＭ
ＯＳ型インバ−タ３２を電源ライン１１１８の電圧（５
ボルト）で駆動することを停止し、省電力化を図る。

【００５８】図２３は、図２１、２２でＣＭＯＳ型イン
バ−タ３１、３２の替わりに、バイポ−ラトランジスタ
型インバ−タ３３、３４を用いた半導体集積回路１Ｓで
ある。この場合の動作も図２１、２２と同様であり、同
等の省電力効果を得ることができる。

【００５９】図２４は、ＣＭＯＳ型インバ−タ３１、３
２を電源電圧ＶＣＣ１または電源電圧ＶＣＣ２で駆動す
る場合の実施例である。１Ｔは本発明を用いた半導体集
積回路である。４は電源電圧ＶＣＣ１の電源ラインであ
る。７は電源電圧ＶＣＣ２の電源ラインである。６はＧ
ＮＤラインである。３１はＣＭＯＳ型インバ−タで、電
源ライン１１０２で駆動する。３２もＣＭＯＳ型インバ
−タで、電源ライン１１１２で駆動する。１１０２は電
源ラインであり、出力電圧は電源ライン４レベルか電源
ライン７レベルである。１１１２は電源ラインであり、
出力電圧は電源ライン４レベルか電源ライン７レベルで
ある。１１０は電源ライン４と電源ライン７とを切り換
える切り換え手段であり、その切り換えの制御は、制御
信号１１０１で行う。１１１は電源ライン４と電源ライ
ン７とを切り換える切り換え手段であり、その切り換え
の制御は、制御信号線１１１１で行う。

【００６０】通常動作時は、切り換え手段１１０を制御
信号線１１０１で制御し、電源ライン１１０２に電源ラ
イン４の電源電圧ＶＣＣ１（５ボルト）に接続し、ま
た、切り換え手段１１１を制御信号線１１１１で制御
し、電源ライン１１１２に電源ライン４の電源電圧ＶＣ
Ｃ１（５ボルト）に接続する。そして、ＣＭＯＳ型イン
バ−タ３１、３２を５ボルトで高速に動作させる。

【００６１】また、パワ−セ−ブモ−ド時には、切り換
え手段１１０を制御信号線１１０１で制御し、電源ライ
ン１１０２に電源ライン４の電源電圧ＶＣＣ１（５ボル
ト）に接続し、また、切り換え手段１１１を制御信号線
１１１１で制御し、電源ライン１１１２に電源ライン４
の電源電圧ＶＣＣ２（３．３ボルト）に接続する。この
ようにして、ＣＭＯＳ型インバ−タ３２を３．３ボルト
で駆動し、省電力化を図る。 さらに、レジュ−ム時に
は、切り換え手段１１０を制御信号線１１０１で制御
し、電源ライン１１０２に電源ライン４の電源電圧ＶＣ
Ｃ２（３．３ボルト）に接続し、また、切り換え手段１
１１を制御信号線１１１１で制御し、電源ライン１１１
２に電源ライン４の電源電圧ＶＣＣ２（３．３ボルト）
に接続する。このようにして、ＣＭＯＳ型インバ−タ３
１、３２を３．３ボルトで駆動し、省電力化を図る。

【００６２】図２５は、バイポ−ラトランジスタ型イン
バ−タ３３、３４を電源電圧ＶＣＣ１または電源電圧Ｖ
ＣＣ２で駆動する場合の実施例である。１Ｗは本発明を
用いた半導体集積回路である。４Ｂは電源電圧ＶＣＣ１
の電源ラインである。７Ｂは電源電圧ＶＣＣ２の電源ラ
インである。６ＢはＧＮＤラインである。３３はバイポ
−ラトランジスタ型インバ−タで、電源ライン１１０２
で駆動する。３４もバイポ−ラトランジスタ型インバ−
タで、電源ライン１１１２Ｂで駆動する。１１０２Ｂは
電源ラインであり、出力電圧は電源ライン４Ｂレベルか
電源ライン７Ｂレベルである。１１１２Ｂは電源ライン
であり、出力電圧は電源ライン４Ｂレベルか電源ライン
７Ｂレベルである。１１０Ｂは電源ライン４Ｂと電源ラ
イン７Ｂとを切り換える切り換え手段であり、その切り
換えの制御は、制御信号線１１０１Ｂで行う。１１１Ｂ
は電源ライン４Ｂと電源ライン７Ｂとを切り換える切り
換え手段であり、その切り換えの制御は、制御信号線１
１１１Ｂで行う。

【００６３】通常動作時は、切り換え手段１１０Ｂを制
御信号線１１０１Ｂで制御し、電源ライン１１０２Ｂに
電源ライン４Ｂの電源電圧ＶＣＣ１（５ボルト）に接続
し、また、切り換え手段１１１Ｂを制御信号線１１１１
Ｂで制御し、電源ライン１１１２Ｂに電源ライン４Ｂの
電源電圧ＶＣＣ１（５ボルト）に接続する。そして、バ
イポ−ラトランジスタ型インバ−タ３３、３４を５ボル
トで高速に動作させる。

【００６４】また、パワ−セ−ブモ−ド時には、切り換
え手段１１０Ｂを制御信号線１１０１Ｂで制御し、電源
ライン１１０２Ｂに電源ライン４の電源電圧ＶＣＣ１
（５ボルト）に接続し、また、切り換え手段１１１Ｂを
制御信号線１１１１Ｂで制御し、電源ライン１１１２Ｂ
に電源ライン４Ｂの電源電圧ＶＣＣ２（３．３ボルト）
に接続する。このようにして、バイポ−ラトランジスタ
型インバ−タ３３を３．３ボルトで駆動し、省電力化を
図る。

【００６５】さらに、レジュ−ム時には、切り換え手段
１１０Ｂを制御信号線１１０１Ｂで制御し、電源ライン
１１０２Ｂに電源ライン４Ｂの電源電圧ＶＣＣ２（３．
３ボルト）に接続し、また、切り換え手段１１１Ｂを制
御信号線１１１１Ｂで制御し、電源ライン１１１２Ｂに
電源ライン４Ｂの電源電圧ＶＣＣ２（３．３ボルト）に
接続する。このようにして、バイポ−ラトランジスタ型
インバ−タ３３、３４を３．３ボルトで駆動し、省電力
化を図る。

【００６６】図２６は、ＣＭＯＳ型インバ−タ３１、３
２を電源電圧ＶＣＣ１または電源電圧ＶＣＣ２で駆動す
る場合の実施例である。１Ｘは本発明を用いた半導体集
積回路である。４は電源電圧ＶＣＣ１の電源ラインであ
る。７は電源電圧ＶＣＣ２の電源ラインである。６はＧ
ＮＤラインである。３１はＣＭＯＳ型インバ−タで、電
源ライン１１０２で駆動する。３２もＣＭＯＳ型インバ
−タで、電源ライン１１１２で駆動する。１１０２は電
源ラインであり、出力電圧は電源ライン４レベルか電源
ライン７レベルである。１１１２は電源ラインであり、
出力電圧は電源ライン４レベルか電源ライン７レベルで
ある。１１０は電源ライン４と電源ライン７とを切り換
える切り換え手段であり、その切り換えの制御は制御信
号線１１０１で行う。１１１は電源ライン４と電源ライ
ン７とを切り換える切り換え手段であり、その切り換え
の制御は制御信号線１１１１で行う。制御信号線１１０
１はレジスタ１１０３で保持している情報で生成し、そ
のレジスタ１１０３への情報の設定は、書き込み信号線
１１０４により行う。制御信号線１１１１はレジスタ１
１１３で保持している情報で生成し、そのレジスタ１１
１３への情報の設定は、書き込み信号線１１１４により
行う。

【００６７】通常動作時は、レジスタ１１０３に書き込
み信号線１１０４で所定の値を設定し、さらにレジスタ
１１１３に書き込み信号線１１１４で所定の値を設定
し、切り換え手段１１０が電源ライン１１０２に電源ラ
イン４の電源電圧ＶＣＣ１（５ボルト）に接続し、切り
換え手段１１１が電源ライン１１１２に電源ライン４の
電源電圧ＶＣＣ１（５ボルト）に接続する。そして、Ｃ
ＭＯＳ型インバ−タ３１、３２を５ボルトで高速に動作
させる。

【００６８】また、パワ−セ−ブモ−ド時にはレジスタ
１１０３に書き込み信号線１１０４で所定の値を設定
し、さらにレジスタ１１１３に書き込み信号線１１１４
で所定の値を設定し、切り換え手段１１０が電源ライン
１１０２に電源ライン４の電源電圧ＶＣＣ１（５ボル
ト）に接続し、切り換え手段１１１が電源ライン１１１
２に電源ライン４の電源電圧ＶＣＣ２（３．３ボルト）
に接続する。このようにして、ＣＭＯＳ型インバ−タ３
２を３．３ボルトで駆動し、省電力化を図る。

【００６９】さらに、レジュ−ム時にはレジスタ１１０
３に書き込み信号線１１０４で所定の値を設定し、さら
にレジスタ１１１３に書き込み信号線１１１４で所定の
値を設定し、切り換え手段１１０が電源ライン１１０２
に電源ライン４の電源電圧ＶＣＣ２（３．３ボルト）に
接続し、切り換え手段１１１が、電源ライン１１１２に
電源ライン４の電源電圧ＶＣＣ２（３．３ボルト）に接
続する。このようにして、ＣＭＯＳ型インバ−タ３２を
３．３ボルトで駆動し、省電力化を図る。

【００７０】図２７は、バイポ−ラトランジスタ型イン
バ−タ３３、３４を電源電圧ＶＣＣ１または電源電圧Ｖ
ＣＣ２で駆動する場合の実施例である。１Ｙは本発明を
用いた半導体集積回路である。４Ｂは電源電圧ＶＣＣ１
の電源ラインである。７Ｂは電源電圧ＶＣＣ２の電源ラ
インである。６ＢはＧＮＤラインである。３３はバイポ
−ラトランジスタ型インバ−タで、電源ライン１１０２
Ｂで駆動する。３４もバイポ−ラトランジスタ型インバ
−タで、電源ライン１１１２Ｂで駆動する。１１０２Ｂ
は電源ラインであり、出力電圧は電源ライン４Ｂレベル
か電源ライン７Ｂレベルである。１１１２Ｂは電源ライ
ンであり、出力電圧は電源ライン４Ｂレベルか電源ライ
ン７Ｂレベルである。１１０Ｂは電源ライン４Ｂと電源
ライン７Ｂとを切り換える切り換え手段であり、その切
り換えの制御は制御信号線１１０１Ｂで行う。１１１Ｂ
は電源ライン４Ｂと電源ライン７Ｂとを切り換える切り
換え手段であり、その切り換えの制御は制御信号線１１
１１Ｂで行う。制御信号線１１０１Ｂはレジスタ１１０
３Ｂで保持している情報で生成し、そのレジスタ１１０
３Ｂへの情報の設定は、書き込み信号線１１０４Ｂによ
り行う。制御信号線１１１１Ｂはレジスタ１１１３Ｂで
保持している情報で生成し、そのレジスタ１１１３Ｂへ
の情報の設定は、書き込み信号線１１１４Ｂにより行
う。

【００７１】通常動作時は、レジスタ１１０３Ｂに書き
込み信号線１１０４Ｂで所定の値を設定し、さらにレジ
スタ１１１３Ｂに書き込み信号線１１１４Ｂで所定の値
を設定し、切り換え手段１１０Ｂが電源ライン１１０２
Ｂに電源ライン４Ｂの電源電圧ＶＣＣ１（５ボルト）に
接続し、切り換え手段１１１Ｂが電源ライン１１１２Ｂ
に電源ライン４Ｂの電源電圧ＶＣＣ１（５ボルト）に接
続する。そして、バイポ−ラトランジスタ型インバ−タ
３３、３４を５ボルトで高速に動作させる。

【００７２】また、パワ−セ−ブモ−ド時にはレジスタ
１１０３Ｂに書き込み信号線１１０４Ｂで所定の値を設
定し、さらにレジスタ１１１３Ｂに書き込み信号線１１
１４Ｂで所定の値を設定し、切り換え手段１１０Ｂが電
源ライン１１０２Ｂに電源ライン４Ｂの電源電圧ＶＣＣ
１（５ボルト）に接続し、切り換え手段１１１Ｂが電源
ライン１１１２Ｂに電源ライン４Ｂの電源電圧ＶＣＣ２
（３．３ボルト）に接続する。このようにして、バイポ
−ラトランジスタ型インバ−タ３４を３．３ボルトで駆
動し、省電力化を図る。

【００７３】さらに、レジュ−ム時にはレジスタ１１０
３Ｂに書き込み信号線１１０４Ｂで所定の値を設定し、
さらにレジスタ１１１３Ｂに書き込み信号線１１１４Ｂ
で所定の値を設定し、切り換え手段１１０Ｂが電源ライ
ン１１０２Ｂに電源ライン４Ｂの電源電圧ＶＣＣ２
（３．３ボルト）に接続し、切り換え手段１１１Ｂが、
電源ライン１１１２Ｂに電源ライン４Ｂの電源電圧ＶＣ
Ｃ２（３．３ボルト）に接続する。このようにして、バ
イポ−ラトランジスタ型インバ−タ３３、３４を３．３
ボルトで駆動し、省電力化を図る。

【００７４】図２８は、ＣＭＯＳ型インバ−タ３１、３
２を電源電圧ＶＣＣ１または電源電圧ＶＣＣ２で駆動す
るか、駆動を停止することができる場合の実施例であ
る。１Ｚは本発明を用いた半導体集積回路である。４は
電源電圧ＶＣＣ１の電源ラインである。７は電源電圧Ｖ
ＣＣ２の電源ラインである。６はＧＮＤラインである。
３１はＣＭＯＳ型インバ−タで、電源ライン１１２２で
駆動する。３２もＣＭＯＳ型インバ−タで、電源ライン
１１３２で駆動する。１１２２は電源ラインであり、出
力電圧は電源ライン４レベル、電源ライン７レベルまた
はＧＮＤレベルである。１１３２は電源ラインであり、
出力電圧は電源ライン４レベル、電源ライン７レベルま
たはＧＮＤレベルである。１１２は電源ライン４と電源
ライン７とＧＮＤライン６とを切り換える切り換え手段
であり、その切り換えの制御は制御信号線１１０１で行
う。１１１は電源ライン４と電源ライン７とＧＮＤライ
ン６とを切り換える切り換え手段であり、その切り換え
の制御は、制御信号線１１１１で行う。

【００７５】通常動作時は、切り換え手段１１２を制御
信号線１１０１で制御し、電源ライン１１２２に電源ラ
イン４の電源電圧ＶＣＣ１（５ボルト）に接続し、ま
た、切り換え手段１１３を制御信号線１１１１で制御
し、電源ライン１１３２に電源ライン４の電源電圧ＶＣ
Ｃ１（５ボルト）に接続する。そして、ＣＭＯＳ型イン
バ−タ３１、３２を５ボルトで高速に動作させる。

【００７６】また、パワ−セ−ブモ−ド時には、切り換
え手段１１２を制御信号線１１０１で制御し、電源ライ
ン１１２２に電源ライン４の電源電圧ＶＣＣ１（５ボル
ト）に接続し、また、切り換え手段１１３を制御信号線
１１１１で制御し、電源ライン１１３２に電源ライン７
の電源電圧ＶＣＣ２（３．３ボルト）に接続する。この
ようにして、ＣＭＯＳ型インバ−タ３２を３．３ボルト
で駆動し、省電力化を図る。 さらに、レジュ−ム時に
は、切り換え手段１１２を制御信号線１１０１で制御
し、電源ライン１１０２に電源ライン７の電源電圧ＶＣ
Ｃ２（３．３ボルト）に接続し、また、切り換え手段１
１３を制御信号線１１１１で制御し、電源ライン１１１
２にＧＮＤライン６に接続する。このようにして、ＣＭ
ＯＳ型インバ−タ３１を３．３ボルトで駆動し、ＣＭＯ
Ｓ型インバ−タ３２への駆動を停止し、省電力化を図
る。

【００７７】図２９は、バイポ−ラトランジスタ型イン
バ−タ３３、３４を電源電圧ＶＣＣ１または電源電圧Ｖ
ＣＣ２で駆動するか、駆動を停止することができる場合
の実施例である。１ＡＡは本発明を用いた半導体集積回
路である。４Ｂは電源電圧ＶＣＣ１の電源ラインであ
る。７Ｂは電源電圧ＶＣＣ２の電源ラインである。６Ｂ
はＧＮＤラインである。３３はバイポ−ラトランジスタ
型インバ−タで、電源ライン１１２２Ｂで駆動する。３
４もバイポ−ラトランジスタ型インバ−タで、電源ライ
ン１１３２Ｂで駆動する。１１２２Ｂは電源ラインであ
り、出力電圧は電源ライン４Ｂレベル、電源ライン７Ｂ
レベルまたはＧＮＤレベルである。１１３２Ｂは電源ラ
インであり、出力電圧は電源ライン４Ｂレベル、電源ラ
イン７ＢレベルまたはＧＮＤレベルである。１１２Ｂは
電源ライン４Ｂと電源ライン７ＢとＧＮＤライン６Ｂと
を切り換える切り換え手段であり、その切り換えの制御
は制御信号線１１０１Ｂで行う。１１１Ｂは電源ライン
４Ｂと電源ライン７ＢとＧＮＤライン６Ｂとを切り換え
る切り換え手段であり、その切り換えの制御は、制御信
号線１１１１Ｂで行う。

【００７８】通常動作時は、切り換え手段１１２Ｂを制
御信号線１１０１Ｂで制御し、電源ライン１１２２Ｂに
電源ライン４Ｂの電源電圧ＶＣＣ１（５ボルト）に接続
し、また、切り換え手段１１３Ｂを制御信号線１１１１
Ｂで制御し、電源ライン１１３２Ｂに電源ライン４Ｂの
電源電圧ＶＣＣ１（５ボルト）に接続する。そして、バ
イポ−ラトランジスタ型インバ−タ３３、３４を５ボル
トで高速に動作させる。

【００７９】また、パワ−セ−ブモ−ド時には、切り換
え手段１１２Ｂを制御信号線１１０１Ｂで制御し、電源
ライン１１２２Ｂに電源ライン４Ｂの電源電圧ＶＣＣ１
（５ボルト）に接続し、また、切り換え手段１１３Ｂを
制御信号線１１１１Ｂで制御し、電源ライン１１３２Ｂ
に電源ライン７Ｂの電源電圧ＶＣＣ２（３．３ボルト）
に接続する。このようにして、バイポ−ラトランジスタ
型インバ−タ３４を３．３ボルトで駆動し、省電力化を
図る。

【００８０】さらに、レジュ−ム時には、切り換え手段
１１２Ｂを制御信号線１１０１Ｂで制御し、電源ライン
１１０２Ｂに電源ライン７Ｂの電源電圧ＶＣＣ２（３．
３ボルト）に接続し、また、切り換え手段１１３Ｂを制
御信号線１１１１Ｂで制御し、電源ライン１１１２Ｂに
ＧＮＤライン６Ｂに接続する。このようにして、バイポ
−ラトランジスタ型インバ−タ３３を３．３ボルトで駆
動し、ポ−ラトランジスタ型インバ−タ３４への駆動を
停止し、省電力化を図る。

【００８１】図３０は切り換え手段１１０、１１１の内
部構成図である。１１４２、１１４３がＭＯＳＦＥＴで
ある。１１４０は制御信号線であり、電源ライン１１４
４への出力電圧を電源ライン１１４５及び電源ライン１
１４６から選択する。１１４７はインバ−トゲ−トであ
る。いま、制御信号線１１４０が”Ｈ”（ハイ）レベル
では、ＭＯＳＦＥＴ１１４２がＯＮ（導通）、ＭＯＳＦ
ＥＴ１１４３がＯＦＦ（断）し、電源ライン１１４４に
電源ライン１１４６が接続する。一方、制御信号線１１
４０が”Ｌ”（ロ−）レベルでは、ＭＯＳＦＥＴ１１４
２がＯＦＦ（断）し、ＭＯＳＦＥＴ１１４３がＯＮ（導
通）し、電源ライン１１４４に電源ライン１１４６が接
続する。

【００８２】図３１は切り換え手段１１２、１１３の内
部構成図である。１１５１、１１５２、１１５３がＭＯ
ＳＦＥＴである。１１５８が制御信号線であり、電源ラ
イン１１５４への出力電圧を電源ライン１１５５、電源
ライン１１５６及び電源ライン１１５７選択する。１１
５０は制御信号線１１５８をデコ−ドするデコ−ダであ
る。１１５０１はＭＯＳＦＥＴ１１５３のＯＮ、ＯＦＦ
を制御する制御信号線である。１１５０２はＭＯＳＦＥ
Ｔ１１５２のＯＮ、ＯＦＦを制御する制御信号線であ
る。１１５０３はＭＯＳＦＥＴ１１５１のＯＮ、ＯＦＦ
を制御する制御信号線である。制御信号線１１５０１、
１１５０２、１１５０３は同時に２つ以上”Ｈ”（ハ
イ）レベルになって、ＭＯＳＦＥＴ１１５１、１１５
２、１１５３が同時にＯＮ（導通）することはない。

【００８３】図３２は切り換え手段１１０、１１１の別
の内部構成図である。１１６２、１１６３がトランジス
タである。１１６０は制御信号線であり、電源ライン１
１６４への出力電圧を電源ライン１１６５及び電源ライ
ン１１６６から選択する。１１６７はインバ−トゲ−ト
である。いま、制御信号線１１６０が”Ｈ”（ハイ）レ
ベルでは、トランジスタ１１６２がＯＮ（導通）、トラ
ンジスタ１１６３がＯＦＦ（断）し、電源ライン１１６
４に電源ライン１１６６が接続する。一方、制御信号線
１１６０が”Ｌ”（ロ−）レベルでは、トランジスタ１
１６２がＯＦＦ（断）し、トランジスタ１１６３がＯＮ
（導通）し、電源ライン１１６４に電源ライン１１６６
が接続する。

【００８４】図３３は切り換え手段１１２、１１３の別
の内部構成図である。１１７１、１１７２、１１７３が
トランジスタである。１１７８が制御信号線であり、電
源ライン１１７４への出力電圧を電源ライン１１７５、
電源ライン１１７６及びから電源ライン１１７７選択す
る。１１７０は制御信号線１１７８をデコ−ドするデコ
−ダである。１１７０１はトランジスタ１１７３のＯ
Ｎ、ＯＦＦを制御する制御信号線である。１１７０２は
トランジスタ１１７２のＯＮ、ＯＦＦを制御する制御信
号線である。１１７０３はトランジスタ１１７１のＯ
Ｎ、ＯＦＦを制御する制御信号線である。制御信号線１
１７０１、１１７０２、１１７０３は同時に２つ以上”
Ｈ”（ハイ）レベルになって、トランジスタ１１７１、
１１７２、１１７３が同時にＯＮ（導通）することはな
い。

【００８５】図３４は、従来技術に係る各電源系統で駆
動される回路のチップへの配置図である。

【００８６】５００がチップ５０１を封入したパッケ−
ジである。５０２がチップ５０１のボンディングパッド
である。４００、４０１、４０２、４０３は電源電圧Ｖ
ＣＣ１の電源端子である。７００、７０１、７０２、７
０３は電源電圧ＶＣＣ２の電源端子である。本図では、
パッケ−ジにおける電源電圧ＶＣＣ１の電源端子の配置
とチップにおける電源電圧ＶＣＣ１で駆動される回路の
領域（ＶＣＣ１駆動領域）の配置の対応とパッケ−ジに
おける電源電圧ＶＣＣ２の電源端子の配置とチップにお
ける電源電圧ＶＣＣ２で駆動される回路の領域（ＶＣＣ
２駆動領域）の対応がうまくとれていない（ＶＣＣ１駆
動領域から非常に離れた位置に電源端子４０２が配置さ
れているし、ＶＣＣ２駆動領域から非常に離れた位置に
電源端子７００が配置されている）。そのため、電源電
圧ＶＣＣ１で駆動される回路の領域（ＶＣＣ１駆動領
域）に、電源電圧ＶＣＣ２の電源ライン７０００が存在
する。また、逆に電源電圧ＶＣＣ２で駆動される回路の
領域（ＶＣＣ２駆動領域）に、電源電圧ＶＣＣ１の電源
ライン４０２０が存在する。そのため、回路のチップへ
の配置や回路間の結線が難しくなり、電源系統間の電位
差によるノイズが発生し回路が誤動作する可能性があっ
た。

【００８７】図３５は、図３４の問題点を解決するため
の各電源系統で駆動される回路のチップへの配置の一実
施例である。５００Ａがチップ５０１Ａを封入したパッ
ケ−ジである。５０２がチップ５０１Ａのボンディング
パッドである。４００、４０１、４０２、４０３は電源
電圧ＶＣＣ１の電源端子である。７００、７０１、７０
２、７０３は電源電圧ＶＣＣ２の電源端子である。本実
施例では、パッケ−ジにおける電源電圧ＶＣＣ１の電源
端子の配置とチップにおける電源電圧ＶＣＣ１で駆動さ
れる回路の領域（ＶＣＣ１駆動領域）の配置がうまく対
応している。さらに、パッケ−ジにおける電源電圧ＶＣ
Ｃ２の電源端子の配置とチップにおける電源電圧ＶＣＣ
２で駆動される回路の領域（ＶＣＣ２駆動領域）の配置
がうまく対応している。そのため、図３４のように回路
のチップへの配置や回路間の結線が難しくなることはな
いし、電源系統間の電位差によるノイズが発生し回路が
誤動作する可能性も解消できる。

【００８８】図３６も、図３４の問題点を解決するため
の各電源系統で駆動される回路のチップ５０１Ｂへの配
置の一実施例である。本実施例も、図３５の実施例と同
様に、回路のチップへの配置や回路間の結線が難しくな
ることはないし、電源系統間の電位差によるノイズが発
生し回路が誤動作する可能性も解消できる。

【００８９】図３７も、図３４の問題点を解決するため
の各電源系統で駆動される回路のチップ５０１Ｃへの配
置の一実施例である。本実施例も、図３５の実施例と同
様に、回路のチップへの配置や回路間の結線が難しくな
ることはないし、電源系統間の電位差によるノイズが発
生し回路が誤動作する可能性も解消できる。

【００９０】図３８も、図３４の問題点を解決するため
の各電源系統で駆動される回路のチップ５０１Ｄへの配
置の一実施例である。本実施例も、図３５の実施例と同
様に、回路のチップへの配置や回路間の結線が難しくな
ることはないし、電源系統間の電位差によるノイズが発
生し回路が誤動作する可能性も解消できる。

【００９１】図３９も、図３４の問題点を解決するため
の各電源系統で駆動される回路のチップ５０１Ｅへの配
置の一実施例である。本実施例も、図３５の実施例と同
様に、回路のチップへの配置や回路間の結線が難しくな
ることはないし、電源系統間の電位差によるノイズが発
生し回路が誤動作する可能性も解消できる。

【００９２】図４０は、別々の電源系統の電圧で駆動さ
れている回路間の接続に関する一実施例である。例え
ば、図４０での５０１２のインバ−タと５０１３のイン
バ−タ間で、本発明を採用しないと、インバ−タ５０１
３に電源電圧ＶＣＣ２が供給されいない場合、インバ−
タ５０１２の出力信号５０１６からＧＮＤライン５０１
５に対して、大きな電流が流れてしまう。そのために、
インバ−タ５０１２が破壊されたり、大電力を無駄に消
費してしまう。

【００９３】そこで、別々の電源系統の電圧で駆動され
ている回路を接続する場合には、出力側のゲ−トをスリ
−ステ−トゲ−トにし、供給先のゲ−トに電力が供給さ
れていないときには、出力レベルをハイインピ−ダンス
状態か”Ｌ”レベルにする。このような構成にして、素
子の破壊、大電力の消費等を防止する。

【００９４】その動作を説明する。５００Ｆがチップ５
０１Ｆを封入したパッケ−ジである。５０２がチップ５
０１Ｆのボンディングパッドである。４００は電源電圧
ＶＣＣ１の電源端子である。７００は電源電圧ＶＣＣ２
の電源端子である。６００は電源電圧ＶＣＣ１で駆動さ
れる回路の領域（ＶＣＣ１駆動領域）のＧＮＤ端子であ
る。６０１は電源電圧ＶＣＣ２で駆動される回路の領域
（ＶＣＣ２駆動領域）のＧＮＤ端子である。５０１１は
電源電圧ＶＣＣ１の電源ラインである。５０１０は電源
電圧ＶＣＣ２の電源ラインである。５０１２は電源ライ
ン５０１１で駆動されるスリ−ステ−トインバ−タであ
る。５０１３は電源ライン５０１０で駆動されるインバ
−タである。５０１６はスリ−ステ−トインバ−タ５０
１２とインバ−タ５０１３との接続信号である。５０１
４はＧＮＤ端子６００のＧＮＤラインである。５０１５
はＧＮＤ端子６０１のＧＮＤラインである。

【００９５】本実施例では、電源電圧ＶＣＣ２の電源ラ
イン５０１０が電源電圧ＶＣＣ１で駆動される回路の領
域（ＶＣＣ１駆動領域）のスリ−ステ−トインバ−タ５
０１２のアウトプットイネ−ブルに入力されている。そ
のため、スリ−ステ−トインバ−タ５０１２は、電源電
圧ＶＣＣ２の電源ライン５０１０に電圧が供給されてい
るときにのみ接続信号５０１６に出力し、供給されてい
ないときには接続信号５０１６をハイインピ−ダンス状
態か”Ｌ”レベルにする。これにより、素子の破壊、大
電力の消費等を防止できる。

【００９６】図４１は、スリ−ステ−トインバ−タ５０
１２の出力制御を制御信号５０１７で行う場合の実施例
である。この場合も図４０と同様に、素子の破壊、大電
力の消費等を防止できる。

【００９７】図４２は本発明を用いたインバ−タの基本
構造と断面図であり、図４３はその上面図である。８０
００は電源電圧ＶＣＣ１で動作するＣＭＯＳ型インバ−
タである。８００１は電源電圧ＶＣＣ２で動作するＣＭ
ＯＳ型インバ−タである。８００は金属膜で、電源電圧
ＶＣＣ１を接続する（ｐＭＯＳ８２０のソ−ス）。８０
１は金属膜で、入力信号ＩＮ１を接続する（ｐＭＯＳ８
２０のゲ−ト及びｎＭＯＳ８２１のゲ−ト）。８０２は
金属膜で、出力信号ＯＵＴ１を接続する（ｐＭＯＳ８２
０のドレイン及びｎＭＯＳ８２１のソ−ス）。８０３は
金属膜で、接地ＧＮＤを接続する（ｎＭＯＳ８２１のド
レイン）。８０４は金属膜で、電源電圧ＶＣＣ２を接続
する（ｐＭＯＳ８２２２のソ−ス）。８０５は金属膜
で、入力信号ＩＮ２を接続する（ｐＭＯＳ８２２のゲ−
ト及びｎＭＯＳ８２３のゲ−ト）。８０６は金属膜で、
出力信号ＯＵＴ２を接続する（ｐＭＯＳ８２２のドレイ
ン及びｎＭＯＳ８２３のソ−ス）。８０７は金属膜で、
接地ＧＮＤを接続する（ｎＭＯＳ８２３のドレイン）。
８０８は酸化膜である。８０９はｎ型基板である。８１
４、８１９がｐ型基板である。８１０、８１１、８１
５、８１６はｐ＋領域である。８１２、８１３、８１
７、８１８はｎ＋領域である。８２０，８２２がｐＭＯ
Ｓ（ｐ型ＭＯＳ）で、８２１、８２３がｎＭＯＳ（ｎ型
ＭＯＳ）である。ｐＭＯＳ８２０とｎＭＯＳ８２１でＣ
ＭＯＳ型インバ−タ８０００を構成する。ｐＭＯＳ８２
２とｎＭＯＳ８２３でＣＭＯＳ型インバ−タ８００１を
構成する。

【００９８】以上の実施例においては、チップの中に切
り換え回路を有することとしているが、チップの外部に
切り換え回路を設けても誤動作を防ぐことができる。こ
の一実施例を図８により説明する。１は本発明の半導体
集積回路である。本回路は、プルアップ抵抗付入力バッ
ファ２３，２４と、インバ−トゲ−ト３１，３２と、プ
ルアップ抵抗付入力バッファ２３及びインバ−トゲ−ト
３１の電源ライン４と、プルアップ抵抗付入力バッファ
２４及びインバ−トゲ−ト３２の電源ライン７と、電源
端子ＶＣＣ１と、電源端子ＶＣＣ２と、入力端子ＩＮ
１，ＩＮ２の内部信号ライン５，８と、ＧＮＤライン６
とを有する。

【００９９】プルアップ抵抗付入力バッファ２３、２４
は図２の（ａ）に等価回路を示す。インバ−トゲ−ト３
１、３２は図２の（ｂ）に等価回路を示す。

【０１００】電源ライン４、７は、独立の電源系統であ
る。電源端子ＶＣＣ１と電源端子ＶＣＣ２が、それぞれ
電源ラインに接続される。

【０１０１】本発明では、単一電源以外の１つ以上の別
電源を設け、別電源に電源端子ＶＣＣ２が接続され、別
電源により、半導体集積回路１内部の入力バッファ２４
やインバ−トゲ−ト３２の内部論理回路を駆動する。こ
れにより、本発明の半導体集積回路１を用いた情報処理
機器をレジュ−ム状態にしたときに、外部の切り換え回
路により図１のように半導体集積回路１の電源端子ＶＣ
Ｃ２に給電しないので、プルアップ抵抗付入力バッファ
２４のプルアップ抵抗２２を通し、電源端子ＶＣＣ２か
ら入力端子ＩＮ２に電流（５ボルト／プルアップ抵抗２
２の抵抗値）が流れ出ることはない。また、インバ−ト
ゲ−ト３２が動作しないので、その分の消費電流も低減
できる。さらに、誤動作も防げる。

【０１０２】そのため、本発明の半導体集積回路は、従
来技術の半導体集積回路に比べ、消費電力を低減するこ
とが出来る。また、本発明の半導体集積回路を用いた情
報処理機器全体の消費電力をも低減することが出来る。

【０１０３】また、図４のように半導体集積回路１の電
源電圧ＶＣＣ１を５ボルトで、電源電圧ＶＣＣ２を３．
３ボルトで接続し、内部回路をそれぞれ５ボルトと３．
３ボルトで動作させることもできる。

【０１０４】

【発明の効果】以上説明したように、本発明の半導体集
積回路は、従来技術の半導体集積回路に比べ、消費電力
を低減することが出来る。さらに、誤動作を防ぐことが
できる。

【０１０５】また、前記半導体集積回路を用いた情報処
理機器全体の消費電力をも低減することができる。

【０１０６】また、情報処理機器全体の消費電力を低減
できるので、発生する熱量を低減でき、情報処理機器及
び大気の温度上昇を防止できる。

【０１０７】さらに、異なる電源系統で駆動される回路
や切り換え回路を１つの半導体集積回路に集積できるの
で、情報処理機器の部品点数の低減、基板の小型化が図
れ、情報処理機器の小型化を達成できる。

【図面の簡単な説明】

【図１】本発明の別の実施例である２電源型半導体集積
回路のブロック図である。

【図２】本発明の一実施例である２電源型半導体集積回
路の内部構成の入力バッファとインバ−トゲ−トの等価
回路図である。

【図３】従来技術である単一電源型半導体集積回路のブ
ロック図である。

【図４】図１の２電源型半導体集積回路を５ボルト及び
３．３ボルトで駆動した場合のブロック図である。

【図５】本発明の半導体集積回路を用いた情報処理機器
の全体ブロック図である。

【図６】切り換え時における電源の出力電圧波形図であ
る。

【図７】切り換え時における切り換え手段の出力電圧波
形図である。

【図８】本発明の一実施例である２電源型半導体集積回
路のブロック図である。

【図９】本発明の別の実施例である２電源型半導体集積
回路のブロック図である。

【図１０】本発明の別の実施例である１電源型半導体集
積回路のブロック図である。

【図１１】本発明の別の実施例である１電源型半導体集
積回路のブロック図である。

【図１２】本発明の別の実施例である２電源型半導体集
積回路のブロック図である。

【図１３】本発明の別の実施例である２電源型半導体集
積回路のブロック図である。

【図１４】本発明の別の実施例である１電源型半導体集
積回路のブロック図である。

【図１５】本発明の別の実施例である１電源型半導体集
積回路のブロック図である。

【図１６】本発明の別の実施例である１電源型半導体集
積回路のブロック図である。

【図１７】本発明の別の実施例である１電源型半導体集
積回路のブロック図である。

【図１８】本発明の別の実施例である１電源型半導体集
積回路のブロック図である。

【図１９】本発明の別の実施例である１電源型半導体集
積回路のブロック図である。

【図２０】本発明の別の実施例である１電源型半導体集
積回路のブロック図である。

【図２１】本発明の別の実施例である１電源型半導体集
積回路のブロック図である。

【図２２】本発明の別の実施例である１電源型半導体集
積回路のブロック図である。

【図２３】本発明の別の実施例である１電源型半導体集
積回路のブロック図である。

【図２４】本発明の別の実施例である２電源型半導体集
積回路のブロック図である。

【図２５】本発明の別の実施例である２電源型半導体集
積回路のブロック図である。

【図２６】本発明の別の実施例である２電源型半導体集
積回路のブロック図である。

【図２７】本発明の別の実施例である２電源型半導体集
積回路のブロック図である。

【図２８】本発明の別の実施例である２電源型半導体集
積回路のブロック図である。

【図２９】本発明の別の実施例である２電源型半導体集
積回路のブロック図である。

【図３０】切り換え手段の内部構成を示すブロック図で
ある。

【図３１】切り換え手段の内部構成を示すブロック図で
ある。

【図３２】切り換え手段の内部構成を示すブロック図で
ある。

【図３３】切り換え手段の内部構成を示すブロック図で
ある。

【図３４】各電源系統で駆動する回路の回路配置と各電
源系統の電源端子の配置を示す説明図である。

【図３５】各電源系統で駆動する回路の回路配置と各電
源系統の電源端子の配置を示す説明図である。

【図３６】各電源系統で駆動する回路の回路配置と各電
源系統の電源端子の配置を示す説明図である。

【図３７】各電源系統で駆動する回路の回路配置と各電
源系統の電源端子の配置を示す説明図である。

【図３８】各電源系統で駆動する回路の回路配置と各電
源系統の電源端子の配置を示す説明図である。

【図３９】各電源系統で駆動する回路の回路配置と各電
源系統の電源端子の配置を示す説明図である。

【図４０】各電源系統で駆動する回路の回路配置と各電
源系統の電源端子の配置を示す説明図である。

【図４１】各電源系統で駆動する回路の回路配置と各電
源系統の電源端子の配置を示す説明図である。

【図４２】本発明での各電源系統の電圧で駆動するイン
バ−タの基本構造とレイアウトの説明図である。

【図４３】図４２の各電源系統の電圧で駆動するインバ
−タの基本構造とレイアウトを説明図である。

【符号の説明】

１…本発明の２電源型半導体集積回路 ４、７…電源ライン ６…グランド（ＧＮＤ）ライン ９…従来技術の単一電源型半導体集積回路 ２１、２２…プルアップ抵抗 ２３、２４…プルアップ抵抗付き入力バッファ ３１、３２…ＣＭＯＳ型インバ−タ（インバ−トゲ−
ト） ３３、３４…バイポ−ラトランジスタ型インバ−タ １１０、１１１、１１２、１１３…切り換え手段 １１０２、１１１２、１１１６、１１１８…電源ライン １１２２、１１３２、１１１９１…電源ライン １１０１、１１１１…制御信号線 １１０３、１１１３…レジスタ １１０４、１１１４…書き込み信号線 １１１５…降圧手段 １１１７…昇圧手段 １１１９…昇圧／降圧手段 １１４２、１１４３…ＭＯＳＦＥＴ １１５１、１１５２、１１５３…ＭＯＳＦＥＴ １１６２、１１６３…バイポ−ラトランジスタ １１７１、１１７２、１１７３…バイポ−ラトランジス
タ ５０１…本発明を用いた半導体集積回路のチップ ５０１２…スリ−ステ−トインバ−タ ４００、４０１、４０２、４０３…電源端子 ７００、７０１、７０２、７０３…電源端子 ８０７…酸化膜 ８２０、８２２…ｐＭＯＳ ８２１、８２３…ｎＭＯＳ ８０００、８００１…ＣＭＯＳ型インバ−タ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 原 敦 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内

Claims (10)

【特許請求の範囲】
1. 【請求項１】複数の回路を１チップ化した半導体集積回
   路において、 複数の電源端子と、上記電源端子にそれぞれ接続された
   独立な電源系統を有し、 上記半導体集積回路内部の回
   路は、いずれかの電源系統により駆動され、 さらに、上記内部の回路のうち少なくとも１つに上記電
   源系統を印加するかどうかの制御信号を受付ける制御信
   号端子と、上記制御信号により、上記内部回路に上記電
   源系統を印加する切り換え手段とを有することを特徴と
   する半導体集積回路。
2. 【請求項２】複数の回路を１チップ化した半導体集積回
   路において、 複数の電源端子と、上記電源端子にそれぞれ接続された
   独立な電源系統を有し、 半導体集積回路内部の回路
   は、いずれかの電源系統により駆動され、 さらに、上記内部の回路のうち少なくとも１つに上記電
   源系統を印加するかどうかの情報を受付ける書き込み信
   号端子と、上記情報を記憶するレジスタと、上記情報に
   より、上記内部回路に上記電源系統を印加する切り換え
   手段とを有することを特徴とする半導体集積回路。
3. 【請求項３】複数の回路を１チップ化し、電源端子から
   の１種類のみの電圧で動作する半導体集積回路におい
   て、 上記電源端子からの電圧を上記半導体集積回路内部で２
   つ以上の電源系統に分割し、 さらに、上記内部の回路のうち少なくとも１つに上記分
   割された電源系統を印加するかどうかの制御信号を受付
   ける制御信号端子と、上記制御信号により、上記内部回
   路に上記電源系統を印加する切り換え手段とを有するこ
   とを特徴とする半導体集積回路。
4. 【請求項４】複数の回路を１チップ化し、電源端子から
   の１種類のみの電圧で動作する半導体集積回路におい
   て、 上記電源端子からの電圧を異なる電圧に変換する電圧変
   換手段と、上記内部の回路のうち少なくとも１つに、上
   記変換された電圧が供給される電源系統を印加するかど
   うかの制御信号を受付ける制御信号端子と、上記制御信
   号により、上記内部回路に上記電源系統を印加する切り
   換え手段とを有することを特徴とする半導体集積回路。
5. 【請求項５】複数の回路を１チップ化し、電源端子から
   の１種類のみの電圧で動作する半導体集積回路におい
   て、 上記電源端子からの電圧を上記半導体集積回路内部で２
   つ以上の電源系統に分割し、 さらに、上記内部の回路のうち少なくとも１つに上記分
   割された電源系統を印加するかどうかの情報を受付ける
   書き込み信号端子と、上記情報を記憶するレジスタと、
   上記情報により、上記内部回路に上記電源系統を印加す
   る切り換え手段とを有することを特徴とする情報処理シ
   ステム。
6. 【請求項６】複数の回路を１チップ化し、電源端子から
   の１種類のみの電圧で動作する半導体集積回路におい
   て、 上記電源端子からの電圧を複数の異なる電圧に変換する
   電圧変換手段と、上記内部の回路のうち少なくとも１つ
   に、上記変換された電圧が供給される複数の電源系統の
   うちのいずれを印加するかどうかの制御信号を受付ける
   制御信号端子と、上記制御信号により、上記内部回路に
   上記選択された電源系統を印加する切り換え手段とを有
   することを特徴とする半導体集積回路。
7. 【請求項７】請求項１から５のいずれかに記載の半導体
   集積回路において、 各電源系統の電圧を付加された半導体集積回路の内部回
   路を上記電源系統別の領域に配置して、上記電源系統の
   電圧を付加された内部回路が、同一領域に混在して配置
   しないことを特徴とする半導体集積回路。
8. 【請求項８】請求項１から７のいずれかに記載の半導体
   集積回路において、 内部の電源系統毎の電源端子を、各電源系統の電圧を付
   加した内部回路の領域の近い位置に配置して、電源系統
   毎の電源端子が、混在して配置しないことを特徴とする
   半導体集積回路。
9. 【請求項９】請求項１から８のいずれかに記載の半導体
   集積回路において、 ２つ以上の電源系統で駆動される半導体集積回路の内部
   回路間の接続信号について、駆動されない内部回路への
   出力信号をフロ−ティング状態（ハイインピ−ダンス状
   態）、またはＧＮＤ状態（接地状態）信号レベルにする
   レベル変換手段を有することを特徴とする半導体集積回
   路。
10. 【請求項１０】請求項１から９のいずれかに記載の半導
    体集積回路を有することを特徴とする情報処理装置。